JP2003290940A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP2003290940A JP2003290940A JP2002092145A JP2002092145A JP2003290940A JP 2003290940 A JP2003290940 A JP 2003290940A JP 2002092145 A JP2002092145 A JP 2002092145A JP 2002092145 A JP2002092145 A JP 2002092145A JP 2003290940 A JP2003290940 A JP 2003290940A
- Authority
- JP
- Japan
- Prior art keywords
- marking
- wafer
- laser
- yield
- scattered particles
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Laser Beam Processing (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、化学的機械研磨法
を用いた半導体装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device using a chemical mechanical polishing method.
【０００２】[0002]
【従来の技術】一般に半導体装置の製造工程において
は、品質管理や製造上の便宜を図るため、レーザーを用
いてウェハ表面上にマーキングを行う。このようなマー
キングを行う工程はいくつかあり、拡散工程内で行う場
合やＳｉ基板作成時に行う場合などが、提案されてい
る。具体的には、特開２０００−２８６１７３号公報に
示されるように、シリコンウェハ製造工程でマーキング
を行い、その後にウェハ表面の鏡面研磨を行うことによ
り、ウェハ表面への傷つきを防止すると共に、マーキン
グが出来ることが記載されている。2. Description of the Related Art Generally, in the manufacturing process of a semiconductor device, a laser is used to mark the surface of a wafer for the convenience of quality control and manufacturing. There are several steps for performing such marking, and it has been proposed to perform such marking in the diffusion step or when creating a Si substrate. Specifically, as shown in Japanese Unexamined Patent Publication No. 2000-286173, marking is performed in the silicon wafer manufacturing process, and then mirror polishing of the wafer surface is performed to prevent damage to the wafer surface and to perform marking. It is described that it is possible.
【０００３】[0003]
【発明が解決しようとする課題】近年、配線の多層化に
伴い、ウェハにおけるマーキングの視認性が低下してき
た。In recent years, the visibility of markings on a wafer has deteriorated as the number of wiring layers increases.
【０００４】半導体製造工程において、ウェハのマーク
を見えやすくするためには、主に２つの方法が考えられ
る。まず１つ目は、レーザーの出力を上げ、より深いマ
ーキングをすること、２つ目は、レーザ−の出力は変化
させず、ひとつのドットに対して数回に渡りレーザーを
照射しマーキングをすること、である。どちらの方法に
よっても、マークの視認性を向上させることが出来る。In the semiconductor manufacturing process, there are mainly two methods for making the marks on the wafer visible. The first is to increase the laser output and perform deeper marking. The second is to change the laser output without changing it and irradiate the laser several times for marking. That is. Both methods can improve the visibility of the mark.
【０００５】しかしこれらの方法によると、シリコンウ
ェハにレーザーでマーキングする際に、図１（ａ）１５
に示すようにマーク周縁に環状の隆起部、及びＳｉ飛散
粒子５が発生する。そして化学的機械研磨（以下ＣＭ
Ｐ）工程を経た後には、図１（ａ）に示すような傷１６
も発生する。以下では図２を用いて、この現象を引き起
こす従来の半導体装置の製造方法について説明する。However, according to these methods, when a silicon wafer is marked with a laser, as shown in FIG.
As shown in FIG. 5, an annular raised portion and Si scattered particles 5 are generated on the periphery of the mark. And chemical mechanical polishing (CM
After the step P), the scratches 16 as shown in FIG.
Also occurs. A conventional method of manufacturing a semiconductor device that causes this phenomenon will be described below with reference to FIG.
【０００６】まず図２（ａ）は、半導体装置を形成する
ためのＳｉウェハ１であり、品質管理を行うために、レ
ーザー２を用いて、このＳｉウェハ１に対してウェハ毎
にマーキングを行う。First, FIG. 2A shows a Si wafer 1 for forming a semiconductor device. In order to perform quality control, a laser 2 is used to mark the Si wafer 1 for each wafer. .
【０００７】次に図２（ｂ）は、レーザーマーキングを
行った直後の、マークを構成しているいくつかのドット
のうち１つを示したものである。この図のように、マー
キング後のドット３の周縁部には、レーザーにより解け
たシリコンが盛り上がった状態で固まり、マーキング周
縁隆起４が形成される。またドット３の周縁には、レー
ザー照射によって解けたシリコンが飛散してウェハ表面
に付着したＳｉ飛散粒子５が存在する。飛散したシリコ
ン粒子は、溶解した状態でウェハ表面に付着するため、
後工程で洗浄を行っても、簡単には除去出来ない。この
場合、図２（ｂ）より、マーキング周縁隆起４及びＳｉ
飛散粒子５があるため、ウェハの平坦度が低下している
ことが分かる。Next, FIG. 2B shows one of several dots forming the mark immediately after laser marking. As shown in this figure, at the peripheral portion of the dot 3 after marking, the silicon melted by the laser is solidified in a raised state, and a marking peripheral protrusion 4 is formed. Further, on the periphery of the dot 3, there are Si scattered particles 5 which are scattered by the laser irradiation and adhered to the wafer surface. The scattered silicon particles adhere to the wafer surface in a dissolved state,
Even if it is washed in a later process, it cannot be easily removed. In this case, from FIG. 2B, the marking peripheral ridge 4 and the Si
It can be seen that the flatness of the wafer is lowered because of the scattered particles 5.
【０００８】その後図２（ｃ）に示すように、Ｓｉウェ
ハ１は、マーキング後のウェハ洗浄を経て絶縁膜６の成
膜により、ウェハ表面に均一に絶縁膜６（ＳｉＯ2）が
堆積される。Thereafter, as shown in FIG. 2C, the Si wafer 1 is subjected to wafer cleaning after marking to form an insulating film 6 so that the insulating film 6 (SiO 2 ) is uniformly deposited on the wafer surface. .
【０００９】次に図２（ｄ）に示すように、ＣＭＰを用
いた平坦化工程を行う。ここで、図２（ｂ）に示したよ
うなマーキング周縁隆起４、さらにＳｉ飛散粒子５があ
った場合には、この工程が歩留まり低下の要因となる。
この要因を解消することが本発明の目的であり、その要
因については後で詳述する。Next, as shown in FIG. 2D, a planarization process using CMP is performed. Here, when there are the marking peripheral edge ridges 4 and the Si scattered particles 5 as shown in FIG. 2B, this step causes a reduction in yield.
It is an object of the present invention to eliminate this factor, which will be described in detail later.
【００１０】その後図２（ｅ）に示すように、トランジ
スター形成工程や多層配線形成工程を経て、最終的な半
導体装置の構造を形成する。この時マーキング部分の上
部に配線などのパターンを形成するため、配線層が多く
なるとマークの視認性が低下する。Thereafter, as shown in FIG. 2E, a final semiconductor device structure is formed through a transistor forming step and a multi-layer wiring forming step. At this time, since a pattern such as a wiring is formed on the marking portion, the visibility of the mark deteriorates when the number of wiring layers increases.
【００１１】ここで、歩留まり低下の要因となるＣＭＰ
工程について説明する。Here, the CMP which causes the yield decrease.
The steps will be described.
【００１２】まず図２（ｂ）に示したようなマーキング
周縁隆起４が存在すると、ウェハの平坦度が低下するた
めＣＭＰが均一に行えず、図２（ｄ）に示すような膜厚
ばらつき７が発生する。またＣＭＰ工程の際にマーキン
グ周縁隆起４が折れ、その折れた隆起部の一部１０がウ
ェハ表面を転がり、ウェハ表面に傷８を付けてしまう。First, when the marking peripheral edge ridge 4 as shown in FIG. 2B is present, the flatness of the wafer is lowered, so that the CMP cannot be performed uniformly, and the film thickness variation 7 as shown in FIG. Occurs. Further, during the CMP process, the marking peripheral ridge 4 is broken, and a part 10 of the broken ridge rolls on the wafer surface, resulting in a scratch 8 on the wafer surface.
【００１３】さらに図２（ｂ）に示したようなＳｉ飛散
粒子５が存在すると、図２（ｄ）に示すようにＣＭＰ工
程時にウェハ表面を転がり、ウェハ表面に傷９を付け
る。シリコン飛散粒子５は周縁隆起４と異なり、マーキ
ング周縁部分にのみ存在しているとは限らず、広く素子
形成領域にまで点在している可能性が高い。そしてＣＭ
Ｐ工程を経ることによって、Ｓｉ飛散粒子５は基板上に
傷を付けながら拡散される。このことが更に、ウェハの
素子形成領域等広い範囲に傷を発生させる要因となり、
歩留まりの低下を招く。よって、このＳｉ飛散粒子５の
歩留まりに対する影響は、大変大きいものである。Further, if Si scattered particles 5 as shown in FIG. 2 (b) are present, the wafer surface is rolled during the CMP process as shown in FIG. 2 (d), and a scratch 9 is formed on the wafer surface. Unlike the peripheral ridges 4, the silicon scattered particles 5 are not necessarily present only in the peripheral portion of the marking, and there is a high possibility that they will be scattered widely in the element formation region. And CM
By passing through the P step, the Si scattered particles 5 are diffused while scratching the substrate. This further causes scratches over a wide area such as the element formation area of the wafer,
This leads to a decrease in yield. Therefore, the influence of the Si scattered particles 5 on the yield is very large.
【００１４】そこで本発明は、特にウェハマーキング時
におけるウェハ表面に付着する飛散粒子の発生を抑える
ことで、傷の発生を防止し、かつ歩留まりが低下しない
半導体装置の製造方法を提供することを目的とする。Therefore, the present invention has an object of providing a method for manufacturing a semiconductor device, in which generation of scattered particles attached to the surface of a wafer during marking of a wafer is suppressed to prevent scratches from occurring and yield is not reduced. And
【００１５】[0015]
【課題を解決するための手段】上記課題を解決するため
に本発明は、レーザーの出力を調整する工程と、ウェハ
に対しその調整されたレーザーでマーキングを行う工程
とを備えた半導体装置の製造方法を提供する。また、マ
ーキング上は出来る限り避けて、多層配線を形成するこ
とにより、マーキングの視認性も向上する。SUMMARY OF THE INVENTION In order to solve the above problems, the present invention provides a semiconductor device including a step of adjusting a laser output and a step of marking a wafer with the adjusted laser. Provide a way. In addition, the visibility of the marking is improved by avoiding the marking as much as possible and forming the multilayer wiring.
【００１６】これにより、マーキング周縁隆起及びウェ
ハ表面に付着した拡散粒子による傷の発生を防止すると
共に、ウェハにおけるマーキングの視認性を確保しつ
つ、歩留まりの低下を阻止することが出来る。As a result, it is possible to prevent the peripheral edge protrusion of the marking and the damage caused by the diffusion particles adhering to the wafer surface from occurring, and to secure the visibility of the marking on the wafer and prevent the yield from decreasing.
【００１７】[0017]
【発明の実施の形態】本発明では、以上説明した要因に
よる歩留まり低下を抑え、ＣＭＰ工程に耐え得るマーキ
ング形状を形成することが出来る。BEST MODE FOR CARRYING OUT THE INVENTION According to the present invention, it is possible to suppress the yield reduction due to the factors described above and form a marking shape that can withstand the CMP process.
【００１８】具体的には、図３を参照しながら、本発明
の一実施の形態について説明する。Specifically, an embodiment of the present invention will be described with reference to FIG.
【００１９】まず図３（ａ）には、Ｓｉウェハ１を示し
ており、このＳｉウェハ１の表面にマーキングを形成す
る。First, FIG. 3A shows a Si wafer 1, and markings are formed on the surface of the Si wafer 1.
【００２０】次に図３（ｂ）は、レーザーマーキングを
行った直後の、マークを構成しているいくつかのドット
のうち１つを示したものである。この時、マーキング周
縁隆起１３が２．０μｍ以上に大きくなリ過ぎず、なお
かつ、Ｓｉ飛散粒子５が発生しないレーザーパワーで、
マーキングを行う。Next, FIG. 3B shows one of several dots forming the mark immediately after laser marking. At this time, with the laser power such that the marking peripheral ridge 13 is not too large to 2.0 μm or more and the Si scattered particles 5 are not generated,
Mark it.
【００２１】本発明は、このシリコン粒子の飛散を抑え
るために、レーザーパワーを調整することに特徴があ
る。シリコン粒子の飛散を抑えることで、歩留まりの低
下を阻止することが出来るためである。この理由につい
ては、後で詳述する。The present invention is characterized in that the laser power is adjusted in order to suppress the scattering of the silicon particles. This is because by suppressing the scattering of silicon particles, it is possible to prevent a decrease in yield. The reason for this will be described in detail later.
【００２２】その結果、図３（ｃ）に示すように、絶縁
膜の成膜等の工程を経た後においても、Ｓｉ飛散粒子の
ない綺麗なマーキングが維持される。この状態では、マ
ーキング周縁隆起１３が小さいために、図２（ｃ）に示
すほどは膜の平坦度が低下しない。As a result, as shown in FIG. 3 (c), even after the steps of forming an insulating film and the like, a clean marking free of Si scattered particles is maintained. In this state, the flatness of the film is not lowered as much as shown in FIG.
【００２３】さらに、図３（ｄ）に示されているＣＭＰ
工程においても、周縁隆起部１３が小さくＳｉ飛散粒子
５もほとんど存在しないために、図２における傷８，９
の発生は抑えられ、素子形成領域が破壊されることもな
い。Further, the CMP shown in FIG.
Also in the process, since the peripheral ridge 13 is small and the Si scattered particles 5 are almost absent, the scratches 8 and 9 in FIG.
Is suppressed, and the element formation region is not destroyed.
【００２４】その後、多層配線工程を経るにつれて、あ
る程度マーキングの視認性は劣化して来る。これは、レ
ーザーパワーを従来のものより抑えた強度としているた
めである。よって図３（ｅ）に示すように、マーキング
上には多層配線１２を形成しないようにする。マーキン
グ上にパターンが形成されていなければ、配線を多層化
しても視認性を損なう可能性は、大変小さくなるためで
ある。After that, as the multilayer wiring process is performed, the visibility of the marking deteriorates to some extent. This is because the laser power is set to be lower than that of the conventional one. Therefore, as shown in FIG. 3E, the multilayer wiring 12 is not formed on the marking. This is because if the pattern is not formed on the marking, the possibility of impairing the visibility is greatly reduced even if the wiring is multilayered.
【００２５】次に本願の特徴である、Ｓｉ飛散粒子５の
発生を抑えることで、歩留まりの上昇を図ることが出来
る理由について、図４を用いて説明する。Next, the reason why the yield can be increased by suppressing the generation of the Si scattered particles 5, which is a feature of the present invention, will be described with reference to FIG.
【００２６】図４（ａ）は、Ｓｉウェハ１上にＳｉ飛散
粒子５が存在している様子を示している。このシリコン
粒子は、レーザ−照射によって溶解したシリコンが飛散
したものである。よって、その後洗浄工程を経ても、こ
のＳｉ飛散粒子５は容易には除去されない。FIG. 4A shows a state in which Si scattered particles 5 are present on the Si wafer 1. The silicon particles are particles in which silicon melted by laser irradiation is scattered. Therefore, the Si scattered particles 5 are not easily removed even after the cleaning process.
【００２７】次に図４（ｂ）に示すように、下がＳｉＯ
2、上がＳｉＮの膜１８を堆積する。図４（ｂ）より、
Ｓｉ飛散粒子５が付着しているＳｉウェハ１上の部分に
は、ＳｉＯ2／ＳｉＮの膜１８が堆積されていないこと
が分かる。Next, as shown in FIG. 4 (b), the bottom is SiO 2.
2. Deposit a SiN film 18 on top. From FIG. 4 (b),
It can be seen that the SiO 2 / SiN film 18 is not deposited on the portion on the Si wafer 1 to which the Si scattered particles 5 are attached.
【００２８】その後図４（ｃ）に示すように、ＳＴＩ
（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏ
ｎ）１９を形成するための溝を形成し、そこにＳｉＯ2
膜２０を埋め込む。ここでも、Ｓｉ飛散粒子５が付着し
ているＳｉウェハ１上の部分には、ＳｉＯ2膜２０は堆
積されていない。After that, as shown in FIG.
(Shallow Trench Isolatio
n) A groove for forming 19 is formed, and SiO 2 is formed therein.
Embed the membrane 20. Also here, the SiO 2 film 20 is not deposited on the portion on the Si wafer 1 where the Si scattered particles 5 are attached.
【００２９】次に図４（ｄ）に示すように、ＳＴＩ１９
を形成するために、ＣＭＰによりＳｉＯ2膜２０を除去
して平坦化を行う。ここでＳｉ飛散粒子５とＳＴＩ１９
の大きさを比較すると、Ｓｉ飛散粒子５の方が明らかに
大きいことが分かる。よってこのＣＭＰ工程において、
Ｓｉ飛散粒子５が転がると、単に傷が発生するだけでな
く、ＳＴＩ１９自体が潰されて、図４（ｄ）に示すよう
な傷９が発生する。Next, as shown in FIG. 4D, the STI 19
In order to form, the SiO 2 film 20 is removed by CMP and flattening is performed. Here, Si scattered particles 5 and STI19
It can be seen that the size of the Si scattered particles 5 is obviously larger than that of the Si scattered particles 5. Therefore, in this CMP process,
When the Si scattered particles 5 roll, not only scratches are generated, but also the STI 19 itself is crushed, and scratches 9 as shown in FIG. 4D are generated.
【００３０】その後図４（ｅ）に示すように、トランジ
スタ−２１を形成し層間絶縁膜１１を堆積する。先のＣ
ＭＰ工程において傷がついた部分には、トランジスター
２１は形成出来ない。加えて、Ｓｉ飛散粒子５とトラン
ジスター２１の大きさを比較すると、Ｓｉ飛散粒子５は
極めて大きく、傷の部分も大変大きい。よってＳｉ飛散
粒子５の存在が、極端な歩留まり低下を引き起こす要因
と成り得ることが分かる。Thereafter, as shown in FIG. 4E, the transistor 21 is formed and the interlayer insulating film 11 is deposited. C above
The transistor 21 cannot be formed in the scratched portion in the MP process. In addition, comparing the sizes of the Si scattered particles 5 and the transistor 21, the Si scattered particles 5 are extremely large and the scratched portion is also very large. Therefore, it can be seen that the presence of the Si scattered particles 5 can be a factor that causes an extremely low yield.
【００３１】そこで、レーザーパワーを調整し、マーキ
ング時のＳｉ飛散粒子５の発生を抑制することは、歩留
まりの上昇に対して非常に効果的である。Therefore, adjusting the laser power to suppress the generation of the Si scattered particles 5 at the time of marking is very effective in increasing the yield.
【００３２】このレーザーパワーの調整には、適正な範
囲が存在する。周縁隆起部１３及びＳｉ飛散粒子５の発
生を抑えるためにレーザーパワーを弱くし過ぎると、ド
ットの深さが浅くなり、視認性が極端に悪化する。よっ
て、光学顕微鏡で十分にマーキングが認識できる範囲を
下限として、適正な範囲を認定する必要がある。以下
に、その適正範囲の認定方法について説明する。There is an appropriate range for adjusting the laser power. If the laser power is made too weak in order to suppress the generation of the peripheral edge raised portion 13 and the Si scattered particles 5, the dot depth becomes shallow and the visibility is extremely deteriorated. Therefore, it is necessary to recognize an appropriate range with the lower limit being the range in which the marking can be sufficiently recognized by the optical microscope. The method of recognizing the appropriate range will be described below.
【００３３】まず図５（ａ）〜（ｄ）は、マーキング形
状とレーザー出力の関係について、光学顕微鏡を用いて
調べた結果を示すものである。図５（ａ）〜（ｄ）を通
して、レーザー出力の上昇とともに周縁隆起部１３が増
大しているのが分かる。また図５（ｄ）より、レーザー
出力が９５０μＪまで上昇すると、視認性はよくなるも
ののドットの形状が歪になり、Ｓｉ粒子の飛散が生じる
ことが示されている。加えて、このレーザーの出力値に
ついては、定期的に検査しておく必要がある。それは、
時間が経つにつれてレーザーの出力制御が不安定にな
り、飛散粒子５が発生する場合や、マーキングの視認性
が低下する場合があるためである。First, FIGS. 5 (a) to 5 (d) show the results of examining the relationship between the marking shape and the laser output using an optical microscope. It can be seen from FIGS. 5A to 5D that the peripheral edge raised portion 13 increases as the laser output increases. Further, FIG. 5D shows that when the laser output is increased to 950 μJ, the visibility is improved, but the dot shape is distorted and the Si particles are scattered. In addition, it is necessary to regularly inspect the output value of this laser. that is,
This is because the output control of the laser becomes unstable over time, scattered particles 5 may be generated, and the visibility of marking may be reduced.
【００３４】次に図６は、マーキングの断面形状とレー
ザー出力の関係を示している。ここで、縦軸の値が０μ
ｍ以上の場合はマーキング周縁隆起部１３の高さを、縦
軸の値が０μｍ以下の場合はマーキングの深さを、横軸
はマーキングの直径を示しており、全て単位はμｍであ
る。図６より、レーザー出力が８７５μＪ、８９０μ
Ｊ、９００μＪの場合に、周縁隆起部１３を比較的小さ
く抑えたマーキングが出来ることが分かる。Next, FIG. 6 shows the relationship between the sectional shape of the marking and the laser output. Here, the value on the vertical axis is 0μ
In the case of m or more, the height of the marking peripheral raised portion 13 is shown, in the case of the value of the vertical axis being 0 μm or less, the depth of the marking is shown, and the horizontal axis shows the diameter of the marking, all of which are in μm. From Fig. 6, the laser output is 875μJ, 890μ
It can be seen that in the case of J and 900 μJ, marking can be performed with the peripheral edge raised portion 13 kept relatively small.
【００３５】よって図５及び図６の結果より、例えばレ
ーザー出力を８８０μＪ〜９００μＪに制御することで
視認性を確保しつつ、周縁隆起部１３の高さを抑え、Ｓ
ｉ粒子が飛散しないマーキングを行うことが出来る。Therefore, from the results shown in FIGS. 5 and 6, for example, by controlling the laser output to 880 μJ to 900 μJ, the visibility is secured and the height of the peripheral edge raised portion 13 is suppressed.
It is possible to perform marking that i particles are not scattered.
【００３６】以上本発明により、図１（ｂ）に示すよう
に拡散工程を経た後でも周辺に傷が無く、なおかつ、十
分な視認性を確保したマーキング１７を形成することが
出来る。As described above, according to the present invention, as shown in FIG. 1 (b), it is possible to form the marking 17 which has no damage on the periphery even after the diffusion process and has sufficient visibility.
【００３７】最後に、従来例と比較した本発明の効果に
ついて説明する。Finally, the effect of the present invention compared with the conventional example will be described.
【００３８】図１（ａ）は、従来用いられていた方法に
よるマーキング形状、図１（ｂ）は、本発明によって形
成したマーキング形状を示している。この図はどちら
も、既にＣＭＰ工程を経た後の、マーキングされたウェ
ハを示したものである。図１（ａ）では、ウェハ上に傷
１６やＳｉ飛散粒子５があるのが分かる。一方図１
（ｂ）では、ウェハ上には従来方法で発生したような傷
１６やＳｉ粒子は全く見られない。つまり本発明による
と、マーキング形状をコントロールすることにより、図
１（ｂ）のようにＣＭＰ工程で発生する傷等を抑制し、
歩留まりを向上させることが出来る。FIG. 1A shows a marking shape according to a conventionally used method, and FIG. 1B shows a marking shape formed by the present invention. Both figures show a marked wafer after it has already undergone a CMP process. In FIG. 1A, it can be seen that there are scratches 16 and Si scattered particles 5 on the wafer. Meanwhile, Figure 1
In (b), the scratches 16 and Si particles generated by the conventional method are not seen at all on the wafer. That is, according to the present invention, by controlling the marking shape, it is possible to suppress scratches and the like generated in the CMP process as shown in FIG.
The yield can be improved.
【００３９】次に図７は、本発明を実際に半導体装置の
製造工程に適用した時の、配線形成における歩留まり評
価結果を示したものである。図７の横軸はウェハの番号
を、縦軸は歩留まり率（％）を示している。図７より、
本発明のマーキング方法に従うと、各ウェハは約７０％
以上の歩留まり率を達成していることが分かる。これに
対し、従来方法によるマーキングでは、各ウェハは約６
０％以下の歩留まり率しか得られていないことが分か
る。Next, FIG. 7 shows a yield evaluation result in wiring formation when the present invention is actually applied to a manufacturing process of a semiconductor device. In FIG. 7, the horizontal axis represents the wafer number and the vertical axis represents the yield rate (%). From Figure 7,
According to the marking method of the present invention, each wafer is approximately 70%
It can be seen that the above yield rates have been achieved. On the other hand, in the conventional marking method, each wafer has about 6
It can be seen that the yield rate is 0% or less.
【００４０】よって本発明では、明らかに従来方法に比
較して歩留まりの向上が認められる。Therefore, in the present invention, the yield is clearly improved as compared with the conventional method.
【００４１】[0041]
【発明の効果】以上本発明により、レーザーマーキング
時のマーキング周縁隆起の拡大や、Ｓｉ粒子の飛散を抑
制することが出来る。その結果、ＣＭＰ工程における傷
の発生やＳＴＩの破損を防止し、高い歩留まりを有する
半導体装置の製造方法を提供することが出来る。As described above, according to the present invention, it is possible to suppress the enlargement of the marking peripheral ridge and the scattering of Si particles during laser marking. As a result, it is possible to provide a method for manufacturing a semiconductor device having a high yield by preventing the occurrence of scratches and STI damage in the CMP process.
【図１】（ａ）従来法によるマーキングを示す図 （ｂ）本発明によるマーキングを示す図FIG. 1A is a diagram showing marking by a conventional method. (B) Diagram showing marking according to the present invention
【図２】従来方法のマーキングによる工程断面図FIG. 2 is a process cross-sectional view by marking of a conventional method.
【図３】本発明のマーキングによる工程断面図FIG. 3 is a sectional view of a step of marking according to the present invention.
【図４】従来法のＳＴＩ工程断面図FIG. 4 is a sectional view of the STI process of the conventional method.
【図５】マーキング形状とレーザー出力の関係を示す図FIG. 5 is a diagram showing a relationship between a marking shape and a laser output.
【図６】マーキングの断面形状とレーザー出力の関係を
示す図FIG. 6 is a diagram showing a relationship between a sectional shape of marking and laser output.
【図７】本発明と従来方法の歩留まり率の比較結果を示
す図FIG. 7 is a diagram showing a comparison result of yield rates of the present invention and a conventional method.
１ Ｓｉウェハ ２ レーザー ３ マーキングのドット ４ マーキング周縁隆起 ５ Ｓｉ飛散粒子 ６ 絶縁膜 ７ 周縁隆起起因の膜厚ばらつき ８ 周縁隆起起因の傷 ９ 飛散粒子起因の傷 １０ ＣＭＰ工程で転がる隆起部の折れた一部 １１ 層間絶縁膜 １２ 多層配線 １３ 改善されたマーキング周縁隆起 １４ 多層配線未形成領域 １５ 従来方法マーキング １６ ＣＭＰ工程で発生した傷 １７ 本発明マーキング １８ ＳｉＮ／ＳｉＯ2膜 １９ ＳＴＩ ２０ ＳｉＯ2膜 ２１ トランジスター1 Si wafer 2 Laser 3 Marking dot 4 Marking peripheral ridge 5 Si scattered particles 6 Insulating film 7 Thickness variation due to peripheral ridge 8 Damage due to peripheral ridge 9 Damage due to scattered particles 10 Broken ridges rolled in CMP process Part 11 Interlayer insulating film 12 Multilayer wiring 13 Improved marking peripheral ridge 14 Multilayer wiring unformed area 15 Conventional method marking 16 Scratch generated in CMP step 17 Marking of the present invention 18 SiN / SiO 2 film 19 STI 20 SiO 2 film 21 transistor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西條 昭 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 4E068 AB01 CA02 CA17 DA10 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Aki Saijo 1006 Kadoma, Kadoma-shi, Osaka Matsushita Electric Sangyo Co., Ltd. F-term (reference) 4E068 AB01 CA02 CA17 DA10
Claims (4)
方法であって、 前記レーザーの出力を調整する工程と、 前記レーザーを前記基板に照射することにより前記基板
にマーキングを形成する工程とを備え、 前記レーザーの出力は、レーザ−照射時に基板を構成す
る物質の飛散粒子が生じないように調整されている、マ
ーキングの形成方法。1. A method of marking a substrate using a laser, comprising: a step of adjusting the output of the laser; and a step of irradiating the substrate with the laser to form the marking on the substrate. The method for forming a marking, wherein the output of the laser is adjusted so that scattered particles of a substance forming the substrate are not generated during laser irradiation.
を形成しない、請求項１記載の半導体装置の製造方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein no wiring is formed on the mark formed on the substrate.
マーキングの形状を評価し、飛散粒子が発生せず、視認
性も低下しない出力に調整することを特徴とする、請求
項１記載の半導体装置の製造方法。3. The semiconductor according to claim 1, wherein the shape of the marking, which changes with the aging of the laser output, is evaluated, and the output is adjusted so that scattered particles are not generated and visibility is not reduced. Device manufacturing method.
し、ＣＭＰにより溝に絶縁膜を埋め込む、請求項１記載
の半導体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 1, wherein after forming the marking, a groove is formed in the substrate and the insulating film is embedded in the groove by CMP.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002092145A JP2003290940A (en) | 2002-03-28 | 2002-03-28 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002092145A JP2003290940A (en) | 2002-03-28 | 2002-03-28 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003290940A true JP2003290940A (en) | 2003-10-14 |
| JP2003290940A5 JP2003290940A5 (en) | 2005-05-26 |
Family
ID=29237058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002092145A Pending JP2003290940A (en) | 2002-03-28 | 2002-03-28 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003290940A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100879885B1 (en) | 2007-08-08 | 2009-01-22 | 주식회사 동부하이텍 | Method for fabricating a semiconductor device |
| JP2014128914A (en) * | 2012-12-28 | 2014-07-10 | Sumitomo Metal Mining Co Ltd | Method for manufacturing a marked substrate and marked substrate |
-
2002
- 2002-03-28 JP JP2002092145A patent/JP2003290940A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100879885B1 (en) | 2007-08-08 | 2009-01-22 | 주식회사 동부하이텍 | Method for fabricating a semiconductor device |
| JP2014128914A (en) * | 2012-12-28 | 2014-07-10 | Sumitomo Metal Mining Co Ltd | Method for manufacturing a marked substrate and marked substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1145200C (en) | Semiconductor substrate and method for mfg. the same | |
| JP2009135454A (en) | Manufacturing method of semiconductor device | |
| JP5713603B2 (en) | Method for manufacturing SOI substrate | |
| JP2007317988A (en) | Manufacturing method of laminated wafer | |
| CN1512272A (en) | Method for producing semiconductor device using argon fluoride exposure light source | |
| TW563228B (en) | Method of making a ferroelectric memory transistor | |
| JP2000349145A (en) | Semiconductor device | |
| CN101714519B (en) | Method for manufacturing semiconductor device | |
| JP2003290940A (en) | Method for manufacturing semiconductor device | |
| TW200532757A (en) | Methods of fabricating a word-line spacer for wide over etching window on outside diameter(OD)and strong fence | |
| JP2008166445A (en) | Cutting method of semiconductor substrate | |
| US6727158B2 (en) | Structure and method for forming a faceted opening and a layer filling therein | |
| JP2009147104A (en) | Method of recycling used semiconductor or substrate | |
| US6919267B2 (en) | Method for forming wiring structure | |
| JP2000040828A (en) | Production method of thin film transistor | |
| JP2009277964A (en) | Semiconductor device and its manufacturing method | |
| CN112670235A (en) | STI planarization method | |
| JP4585656B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100538097B1 (en) | Method for manufacturing a metal layer and method for manufacturing semiconductor device using the same | |
| JP2000195767A (en) | Method of marking semiconductor substrate | |
| JP2005079441A (en) | Method for manufacturing semiconductor device | |
| JP2004055665A (en) | Marking method for substrate | |
| KR100842506B1 (en) | Method for fabricating shallow trench isolation of semiconductor device | |
| TW200908120A (en) | Manufacturing method of semiconductor device | |
| KR100536810B1 (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040803 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040803 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050706 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060706 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061121 |