KR100862918B1 - 멀티프로세서 ＳｏＣ 플랫폼 및 이를 사용하는 ＤＶＢ-Ｔ베이스밴드 수신장치 - Google Patents

멀티프로세서 ＳｏＣ 플랫폼 및 이를 사용하는 ＤＶＢ-Ｔ베이스밴드 수신장치 Download PDF

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이승훈
김종철
홍병주
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Abstract

본 발명은 멀티프로세서 SoC 플랫폼 및 이를 사용하는 DVB-T 베이스밴드 수신장치에 관한 것이다. 본 발명에 따른 멀티프로세서 SoC 플랫폼은 제1 프로세서와; 적어도 하나 이상의 제2 프로세서와; 상기 제1 프로세서 및 상기 제2 프로세서와 통신하는 적어도 하나 이상의 슬레이브 디바이스와; 상기 제1 프로세서 및 상기 제2 프로세서와 상기 슬레이브 디바이스가 통신 가능하도록 상기 제1 프로세서 및 상기 제2 프로세서와 상기 슬레이브 디바이스를 크로스바 스위칭 방식에 따라 연결하는 CI(Communication Interface) 유닛을 포함하는 것을 특징으로 한다. 이에 의하여, 크로스바 스위치(Crossbar switch)를 이용하여 고속 연산에 적합하면서도 유연성을 갖는 멀티프로세서 SoC 플랫폼이 제공된다.

Description

멀티프로세서 ＳｏＣ 플랫폼 및 이를 사용하는 ＤＶＢ-Ｔ 베이스밴드 수신장치{MULTIPROCESSOR SoC PLATFORM AND DVB-T BASEBAND RECEIVING APPARATUS}
도 1은 종래의 AMBA AHB(Advanced Microcontroller Bus Architecture Advanced High-performance Bus) 기반의 듀얼 프로세서 플랫폼을 도시한 도면이고,
도 2 내지 도 4는 본 발명에 따른 멀티프로세서 SoC 플랫폼의 구성을 도시한 도면이고,
도 5는 본 발명에 따른 멀티프로세서 SoC 플랫폼의 단위 크로스바 셀의 일 예를 도시한 도면이고,
도 6은 도 5의 단위 크로스바 셀의 cell part의 동작을 설명하기 위한 도면이고,
도 7 및 도 8은 라운드 로빈(Round robin) 우선순위 정책에 따른 CI 제어부의 상태도(State machine)이고,
도 9는 본 발명에 따른 DVB-T 베이스밴드 수신장치의 전원이 인가될 때 동기화하는 중의 알고리즘의 스케줄링을 나타낸 도면이고,
도 10은 도 9에 도시된 스케줄일 이후의 스케줄링을 나타낸 도면이다.
* 도면의 주요 부분에 대한 부호의 설명
10 : 제1 프로세서 20a,20b,20c : 제2 프로세서
30a,30b,30c,30d,30e,30f : 슬레이브 디바이스
40 : CI 유닛 41 : CI 제어부
42 : 크로스바 스위치 43 : 단위 크로스바 셀
본 발명은 멀티프로세서 SoC 플랫폼 및 이를 사용하는 DVB-T 베이스밴드 수신장치에 관한 것으로서, 보다 상세하게는, 크로스바 스위치(Crossbar switch)를 이용하여 고속 연산에 적합하면서도 유연성을 갖는 멀티프로세서 SoC 플랫폼 및 이를 사용하는 DVB-T 베이스밴드 수신장치에 관한 것이다.
향후의 IT 시장의 급증하는 부분을 차지하는 임베디드 시스템(Embedded system)은 큰 시스템 안에서 주어진 특정한 기능을 후행하기 위해서 삽입되는 서브 시스템의 형태를 갖는 것이 일반적이다. 이러한 임베디드 시스템은 소프트웨어적인 요소와 하드웨어적인 요소를 동시에 요구하고 있으며, SoC(System on Chip)의 형태로 제작된다.
여기서, SoC(System on Chip)의 개발은 타겟 시스템을 모델링해서 시뮬레이션하기 힘들 뿐 아니라 디버깅할 수 있는 환경이 열악하며 TTM(Time To-Market)이 짧아 하드웨어와 소프트웨어 간의 동시 작업과 설계가 요구된다.
따라서 칩의 적을 최소화하고 성능을 최대화하며 게이트 수순의 최적화를 통한 기존의 셀 기반 설계 방법으로는 설계의 생산성 문제를 해결할 수 없다. 이러한 문제를 해결하기 위한 새로운 SoC(System on Chip) 설계 방법인 IP(Intellectual Property) 재사용을 기반으로 한 플랫폼 기반 설계가 제시되었다.
여기서, VSIA(Virtual Socket Interface Alliance)에서는 플랫폼을 미리 정형화되고 통합된 하드웨어, 소프트웨어 IP(Intellectual Property) 블록이나 모델 및 설계 도구로 정의하고 있다.
특히 멀티미디어 응용의 경우에는 멀티태스킹 환경이 일반적이고, 새로운 표준의 등장과 기존 표준의 확장이 빈번하여 소프트웨어 중심의 SoC(System on Chip) 설계가 더욱 중요하게 된다.
디지털 신호처리는 더 많은 복소 연산과 고속의 데이터 처리를 요구하게 되었고, 이에 맞는 타겟 시스템은 고속의 데이터 처리와 복수의 복소 연산을 동시에 효율적으로 수행하도록 요구되어 졌다. 또한, 디지털 신호처리 시스템의 요구되어진 성능을 만족하기 위해 이질적인(heterogeneous) 멀티프로세서 사용이 늘어가고 있다.
도 1은 종래의 AMBA AHB(Advanced Microcontroller Bus Architecture Advanced High-performance Bus) 기반의 듀얼 프로세서 플랫폼을 도시한 도면이다.
도 1에 도시된 듀얼 프로세서 플랫폼에서는 프로세서로 ARM(Advanced RISC Machines) 프로세서와 DSP(Digital Signal Processing) 프로세서를 사용하는 것일 예로 하고 있고, ARM(Advanced RISC Machines) 프로세서로는 ARM926ejs를 사용하고 DSP(Digital Signal Processing) 프로세서는 Teak를 사용하고 있다.
그리고, 슬레이브 디바이스로는 공유 메모리(Shared memory), IP(Intellectual Property) 블록들, DMA(Direct Memory Access) 등이 구성되어 있다.
그런데, 종래의 듀얼 프로세서 플랫폼에서는, 도 1에 도시된 바와 같이, MUX 구조의 버스인 AMBA AHB(Advanced Microcontroller Bus Architecture Advanced High-performance Bus)를 사용하고 있는 데, AMBA AHB(Advanced Microcontroller Bus Architecture Advanced High-performance Bus) 자체의 한계로 인해 하나의 마스터인 프로세서가 하나의 슬레이브 디바이스만 접근하더라도 다른 마스터는 접근 중이 아닌 다른 슬레이브 디바이스로의 접근이 불가능한 단점이 있다. 이는 프로세서의 처리 속도와 직결되어 전체 처리 속도의 저하 원인으로 작용하고 있다.
본 발명의 목적은 크로스바 스위치(Crossbar switch)를 이용하여 고속 연산에 적합하면서도 유연성을 갖는 멀티프로세서 SoC 플랫폼 및 이를 사용하는 DVB-T 베이스밴드 수신장치를 제공하는데 있다.
상기 목적은 본 발명에 따라, 멀티프로세서 SoC 플랫폼에 있어서, 제1 프로 세서와; 적어도 하나 이상의 제2 프로세서와; 상기 제1 프로세서 및 상기 제2 프로세서와 통신하는 적어도 하나 이상의 슬레이브 디바이스와; 상기 제1 프로세서 및 상기 제2 프로세서와 상기 슬레이브 디바이스가 통신 가능하도록 상기 제1 프로세서 및 상기 제2 프로세서와 상기 슬레이브 디바이스를 크로스바 스위칭 방식에 따라 연결하는 CI(Communication Interface) 유닛을 포함하는 것을 특징으로 하는 멀티프로세서 SoC 플랫폼에 의해 달성된다.
여기서, 상기 CI(Communication Interface) 유닛은 상기 크로스바 스위칭 방식에 따라 상기 제1 프로세서 및 상기 제2 프로세서와 상기 슬레이브 디바이스 간의 통신 경로를 형성하기 위한 복수의 단위 크로스바 셀로 구성된 크로스바 스위치와; 상기 제1 프로세서 및 상기 제2 프로세서 중 적어도 어느 하나로부터 상기 슬레이브 디바이스로 접근 요청이 있는 경우, 상기 접근 요청에 응답하여 상기 슬레이브 디바이스로의 통신 경로가 형성되도록 상기 크로스바 스위치를 제어하는 CI 제어부를 포함할 수 있다.
그리고, 상기 CI 컨트롤러는 상기 제1 프로세서 및 상기 제2 프로세서 중 적어도 2 이상으로부터 하나의 상기 슬레이브 디바이스로 접근 요청이 있는 경우, 기 정의된 우선순위 정책에 따라 상기 슬레이브 디바이스로의 접근 순서를 결정할 수 있다.
여기서, 상기 CI 컨트롤러는 라운드 로빈(Round robin) 우선순위 정책에 따라 상기 슬레이브 디바이스로의 접근 순서를 결정할 수 있다.
또한, 상기 제1 프로세서 및 상기 제2 프로세서의 총 개수가 n개이고 상기 슬레이브 디바이스의 총 개수가 m개인 경우, 상기 단위 크로스바 셀의 개수는 n×m개로 마련될 수 있다.
여기서, 상기 제1 프로세서는 전체 스케줄링을 관리하며 외부장치와의 통신을 주관하는 메인 프로세서를 포함하며; 상기 제2 프로세서는 디지털 신호를 처리하는 DSP(Digital Signal Processing) 프로세서를 포함할 수 있다.
그리고, 상기 메인 프로세서는 ARM(Advanced RISC Machines) 프로세서를 포함할 수 있다.
또한, 상기 메인 프로세서는 ETSI(European Telecommunications Standard Institute)의 EN(European Norm) 300 744 규격에 따라 스케줄링을 관리할 수 있다.
그리고, 상기 슬레이브 디바이스는 적어도 하나 이상의 공유 메모리와, 적어도 하나 이상의 IP(Intellectual Property) 블록을 포함할 수 있다.
한편, 상기 목적은 본 발명의 다른 실시 형태에 따라, DVB-T 베이스밴드 수신장치에 있어서, 전체 스케줄링을 관리하며 외부장치와의 통신을 주관하는 메인 프로세서와; 디지털 신호를 처리하기 위한 적어도 하나 이상의 DSP(Digital Signal Processing) 프로세서와; 상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서와 통신하는 적어도 하나 이상의 슬레이브 디바이스와; 상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서와 상기 슬레이브 디바이스가 통신 가능하도록 상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서와 상기 슬레이브 디바이스를 크로스바 스위칭 방식에 따라 연결하는 CI(Communication Interface) 유닛을 포함하는 것을 특징으로 하는 DVB-T 베이스밴드 수신장치에 의해서도 달성될 수 있다.
여기서, 상기 CI(Communication Interface) 유닛은 상기 크로스바 스위칭 방식에 따라 상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서와 상기 슬레이브 디바이스 간의 통신 경로를 형성하기 위한 복수의 단위 크로스바 셀로 구성된 크로스바 스위치와; 상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서 중 적어도 어느 하나로부터 상기 슬레이브 디바이스로 접근 요청이 있는 경우, 상기 슬레이브 디바이스로의 통신 경로가 형성되도록 상기 크로스바 스위치를 제어하는 CI 제어부를 포함할 수 있다.
그리고, 상기 CI 컨트롤러는 상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서 중 적어도 2 이상으로부터 하나의 상기 슬레이브 디바이스로 접근 요청이 있는 경우, 기 정의된 우선순위 정책에 따라 상기 슬레이브 디바이스로의 접근 순서를 결정할 수 있다.
여기서, 상기 CI 컨트롤러는 라운드 로빈(Round robin) 우선순위 정책에 따라 상기 슬레이브 디바이스로의 접근 순서를 결정할 수 있다.
그리고, 상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서의 총 개수가 n개이고 상기 슬레이브 디바이스의 총 개수가 m개인 경우, 상기 단위 크로스바 셀의 개수는 n×m개로 마련될 수 있다.
그리고, 상기 메인 프로세서는 ARM(Advanced RISC Machines) 프로세서를 포함할 수 있다.
또한, 상기 메인 프로세서는 ETSI(European Telecommunications Standard Institute)의 EN(European Norm) 300 744 규격에 따라 스케줄링을 관리할 수 있다.
여기서, 상기 슬레이브 디바이스는 적어도 하나 이상의 공유 메모리와, 적어도 하나 이상의 IP(Intellectual Property) 블록을 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 관하여 상세히 설명한다. 여기서, 본 발명을 설명하는데 있어, 본 발명에 따른 멀티프로세서 SoC 플랫폼이 DVB-T 베이스밴드(Baseband) 수신장치에 적용된 것을 일 예로 하여 설명한다.
본 발명에 따른 멀티프로세서 SoC 플랫폼은, 도 2 및 도 3에 도시된 바와 같이, 제1 프로세서(10), 적어도 하나 이상의 제2 프로세서(20a,20b,20c), 슬레이브 디바이스(30a,30b,30c,30d,30e,30f) 및 CI(Communication Interface) 유닛(40)을 포함한다.
제1 프로세서(10)는 본 발명에 따른 멀티프로세서 SoC 플랫폼의 전체 스케줄링을 관리하며 외부장치와의 통신을 주관하는 메인 프로세서를 포함할 수 있다. 본 발명에 따른 멀티프로세서 SoC 플랫폼에서는 메인 프로세서로 ARM(Advanced RISC Machines) 프로세서가 사용되는 것을 일 예로 한다.
그리고, 본 발명에 따른 메인 프로세서는 ETSI(European Telecommunications Standard Institute)의 EN(European Norm) 300 744 규격에 따라 스케줄링을 관리하는 것을 일 예로 한다.
제2 프로세서(20a,20b,20c)는 디지털 신호를 처리하는 DSP(Digital Signal Processing) 프로세서를 포함할 수 있다.
제1 프로세서(10) 및 제2 프로세서(20a,20b,20c)는 CI(Communication Interface) 유닛(40)을 통해 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)로 접근한다. 여기서, 본 발명에 따른 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)는 적어도 하나 이상의 공유 메모리(Shared memory)와, 적어도 하나 이상의 IP(Intellectual Property) 블록을 포함할 수 있다.
여기서, IP(Intellectual Property) 블록은, 도 3에 도시된 바와 같이, FFT(Fast Fourier Transform) 블록, 주파수 보정(Freq. Compensate) 블록, 빅 알고리즘(Beek algorism)을 이용한 파인 주파수 동기(Fine frequency synchronization) 블록, 클라센 알고리즘(Classen algorism)을 이용한 코스 주파수 동기(Coarse frequency synchronization) 블록 등을 포함할 수 있다.
CI(Communication Interface) 유닛(40)은 제1 프로세서(10) 및 제2 프로세서(20a,20b,20c)와 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)가 통신 가능하도록 연결하는데, 본 발명에 따른 CI(Communication Interface) 유닛(40)은 크로스바 스위칭(Crossbar switching) 방식에 따라 제1 프로세서(10) 및 제2 프로세서(20a,20b,20c)와 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)를 연결한다.
도 3 및 도 4를 참조하여 설명하면, CI(Communication Interface) 유닛(40)은 크로스바 스위치(42)와, CI 제어부(41)를 포함할 수 있다.
크로스바 스위치(42)는 크로스바 스위칭 방식에 따라 제1 프로세서(10) 및 제2 프로세서(20a,20b,20c)와 슬레이브 디바이스(30a,30b,30c,30d,30e,30f) 간의 통신 경로를 형성하기 위한 복수의 단위 크로스바 셀(43)로 구성된다. 여기서, 도 4에 도시된 바와 같이, 제1 프로세서(10) 및 제2 프로세서(20a,20b,20c)로 구성된 마스터의 총 개수가 n개이고, 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)의 총 개수가 m개인 경우, 단위 크로스바 셀(43)의 개수는 n×m개로 마련된다.
도 5는 본 발명에 따른 단위 크로스바 셀(43)의 구조를 설명하기 위한 도면이다. 도면에 도시된 바와 같이, 단위 크로스바 셀(43)은 wdata cell part, rdata cell part, write cell part, 및 address cell part로 구성될 수 있다. 각 cell part는, 도 6에 도시된 바와 같이, 두 개의 입력과 두 개의 출력을 가지며, switch control 신호(도 5의 'sel_con', 이하 동일)가 '0'일 경우 아래의 단위 크로스바 셀(43)과 연결되고, switch control 신호가 'l'일 경우 오른쪽의 단위 크로스바 셀(43)과 연결된다.
이와 같은 크로스바 스위칭 방식을 통해 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)를 마스터인 제1 프로세서(10) 또는 제2 프로세서(20a,20b,20c)가 동시에 사용하지 않는 한 다른 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)를 각각의 마스터가 독립적인 버스를 통해 연결 가능해지며, 하나의 마스터로 인한 버스의 병목현상을 발생하지 않게 된다.
한편, CI 제어부(41)는 제1 프로세서(10) 및 제2 프로세서(20a,20b,20c) 중 어느 하나로부터 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)로의 접근 요청이 있는 경우, 접근 요청에 응답하여 해당 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)로의 통신 경로가 형성되도록 크로스바 스위치(42)를 제어한다.
또한, CI 제어부(41)는 제1 프로세서(10) 및 제2 프로세서(20a,20b,20c) 중 2 이상으로부터 하나의 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)로 동시에 접근 요청이 있는 경우, 기 정의된 우선순위 정책에 따라 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)로의 접근 순서를 결정하여, 마스터인 제1 프로세서(10) 및 제2 프로세서(20a,20b,20c)의 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)에 대한 점유권을 마스터에게 재분배하는 중재 기능을 한다.
여기서, CI 제어부(41)는 제1 프로세서(10) 및 제2 프로세서(20a,20b,20c) 중 2 이상으로부터 하나의 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)로 동시에 접근 요청이 있는 경우, 라운드 로빈(Round robin) 우선순위 정책에 따라 해당 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)로의 접근 순서를 결정할 수 있다.
도 7 및 도 8은 라운드 로빈(Round robin) 우선순위 정책에 따른 CI 제어부(41)의 상태도(State machine)이다. 여기서, 4개의 마스터(제1 프로세서(10) 1개 및 제2 프로세서(20a,20b,20c) 3개)와 6개의 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)가 크로스바 스위치(42)로 연결된 경우을 예로 하여 설명하면 다음과 같다.
Idle state
CI 제어부(41)의 초기화 상태로서, 본 발명에 따른 멀티프로세서 SoC 플랫폼이 DVB-T 베이스밴드 수신장치에 적용된 경우, DVB-T 베이스밴드 수신장치의 전원이 인가될 때, 또는 reset이 실행된 후에 CI 제어부(41)는 Idle state에 존재한다. Idle state에서는 항상 마스터인 제1 프로세서(10) 또는 제2 프로세서(20a,20b,20c)로부터 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)(공유메모리 및 IP 블록) 접근에 대한 요구(request)를 입력받아 처리한다.
M1_req state(Master1 request state)
M1_req state는 마스터 1이 CI 제어부(41)에 접근 요구를 보낸 상태이다. 마스터 1은 해당 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)의 ID를 CI 제어부(41)에 보내 접근하고자 하는 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)를 CI 제어부(41)에 알려준다. 여기서, CI 제어부(41)는 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)의 ID를 판단하여 M1_S1_req, M2_req, M3_req, M4_req 등의 상태로 천이된다. M2_req, M3_req, M4_req state도 M1_req state에서 처리하는 것과 같다.
S1_pro state(Slave1 process)
S1_pro state는 각 마스터가 슬레이브 디바이스(30a,30b,30c,30d,30e,30f) '1'에 접근을 요구한 상태이다. 예를 들어, 마스터 1만 슬레이브 디바이스(30a,30b,30c,30d,30e,30f) 1에 접근을 요구하였을 때는 M1_grant state(마스터 1 접근 허가)로 천이된다. 하지만 슬레이브 디바이스(30a,30b,30c,30d,30e,30f) 1에 여러 개의 마스터가 접근을 요구하였을 때는 마스터에 대한 우선순위, 즉 전술한 라운드 로빈(Round robin) 우선순위 정책에 따른 우선순위를 따져 접근 허가를 주게 된다. 나머지 S2_pro, S3_pro, S4_pro, S5_pro, S6_pro state도 S1_pro state 천이와 동일하여 그 설명은 생략한다. S1_pro 상태에 종속되는 상태로 이하에서 설명할 M1_grant state, M1_grant_end state, Round robin state가 있다.
M1_grant state(Master1 grant)
M1_grant state는 슬레이브 디바이스(30a,30b,30c,30d,30e,30f) 1에 대해 마스터 1의 접근이 허가된 상태이다. M1_grant state에서는 해당 마스터에게 grant 신호를 보내 알려주게 된다. 그리고, 크로스바 스위치(42)가 마스터 1에서 슬레이브 디바이스(30a,30b,30c,30d,30e,30f) 1로 연결되도록 CI 제어부(41)가 크로스바 스위치(42)를 제어하여 통신 경로를 형성하게 된다.
M1_grant_end state(Master1 grant end)
M1_grant_end state는 슬레이브 디바이스(30a,30b,30c,30d,30e,30f) 1에 대해 마스터 1의 접근이 끝난 상태이다. 마스터 1로부터 슬레이브 디바이스(30a,30b,30c,30d,30e,30f) 1에 대한 접근 end 신호를 받아 슬레이브 디바이스(30a,30b,30c,30d,30e,30f) 1에 대한 grant 신호를 non_active 상태로 만들고 다음 상태로 천이된다.
Round robin state
Round robin state에서는 슬레이브 디바이스(30a,30b,30c,30d,30e,30f) 1에 대한 다른 마스터 접근 요구가 없으면 Idle state로 천이된다. 다른 마스터 접근 요구가 대기 중인 상태면 라운드 로빈(Round robin) 우선순위 정책으로 그 다음 마스터에게 슬레이브 디바이스(30a,30b,30c,30d,30e,30f) 1에 대한 접근 허가를 준다. 이는, 라운드 로빈(Round robin) 우선순위 정책을 통해 어떤 하나의 마스터만이 우선순위를 가져 계속적인 접근을 막기 위함이다. 예를 들어, 마스터 1이 접근을 허가 받고 마스터 2,3,4가 대기 중인 상태에서 마스터 1의 접근이 끝나면 마스터 2가 접근을 허가 받게 된다. 이때 또 다시 마스터 1이 슬레이브 디바이스(30a,30b,30c,30d,30e,30f) 1에 접근을 요구한 경우 라운드 로빈(Round robin) 우선순위 정책에 따라 대기 중인 마스터의 순번은 마스터 3, 마스터 4 그리고 마스터 1이 된다. 슬레이브 디바이스(30a,30b,30c,30d,30e,30f)1로의 접근에 대한 마스터의 요구가 없으면 Idle State로 천이된다.
한편, 도 9는 상기와 같은 구성에 따라 본 발명에 따른 DVB-T 베이스밴드 수신장치의 전원이 인가될 때 동기화하는 중의 알고리즘의 스케줄링을 나타낸 도면이고, 도 10은 도 9 이후의 스케줄링을 나타낸 도면이다.
도면에 도시된 바와 같이, DVB-T 베이스밴드 수신장치의 각 블록은 전술한 바와 같이, ETSI(European Telecommunications Standard Institute)의 EN(European Norm) 300 744 규격에 만족하도록 스케줄링되며, 이는 8MHz 채널에서 2k 모드면서 보호구간 1/8인 경우 전체 심볼 주기는 252us임을 의미하며, 전체적으로 파이프라인 형태를 이루게 되는데, 제2 프로세서(20a,20b,20c), 즉 DSP(Digital Signal Processing) 프로세서 각각들 간의 세부 알고리즘은 병렬적으로 수행된다.
비록 본 발명의 몇몇 실시예들이 도시되고 설명되었지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 당업자라면 본 발명의 원칙이나 정신에서 벗어나지 않으면서 본 실시예를 변형할 수 있음을 알 수 있을 것이다. 그리고 발명의 범위는 첨부된 청구항과 그 균등물에 의해 정해질 것이다.
상기한 바와 같이, 본 발명에 의하면, 크로스바 스위치(Crossbar switch)를 이용하여 고속 연산에 적합하면서도 유연성을 갖는 멀티프로세서 SoC 플랫폼 및 이를 사용하는 DVB-T 베이스밴드 수신장치가 제공된다.

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  10. DVB-T 베이스밴드 수신장치에 있어서,
    전체 스케줄링을 관리하며 외부장치와의 통신을 주관하는 메인 프로세서와;
    디지털 신호를 처리하기 위한 적어도 하나 이상의 DSP(Digital Signal Processing) 프로세서와;
    상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서와 통신하는 적어도 하나 이상의 슬레이브 디바이스와;
    상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서와 상기 슬레이브 디바이스가 통신 가능하도록 상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서와 상기 슬레이브 디바이스를 크로스바 스위칭 방식에 따라 연결하는 CI(Communication Interface) 유닛을 포함하는 것을 특징으로 하는 DVB-T 베이스밴드 수신장치.
  11. 제10항에 있어서,
    상기 CI(Communication Interface) 유닛은
    상기 크로스바 스위칭 방식에 따라 상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서와 상기 슬레이브 디바이스 간의 통신 경로를 형성하기 위한 복수의 단위 크로스바 셀로 구성된 크로스바 스위치와;
    상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서 중 적어도 어느 하나로부터 상기 슬레이브 디바이스로 접근 요청이 있는 경우, 상기 슬레이브 디바이스로의 통신 경로가 형성되도록 상기 크로스바 스위치를 제어하는 CI 제어부를 포함하는 것을 특징으로 하는 DVB-T 베이스밴드 수신장치.
  12. 제11항에 있어서,
    상기 CI 컨트롤러는
    상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서 중 적어도 2 이상으로부터 하나의 상기 슬레이브 디바이스로 접근 요청이 있는 경우, 기 정의된 우선순위 정책에 따라 상기 슬레이브 디바이스로의 접근 순서를 결정하는 것을 특징으로 하는 DVB-T 베이스밴드 수신장치.
  13. 제12항에 있어서,
    상기 CI 컨트롤러는 라운드 로빈(Round robin) 우선순위 정책에 따라 상기 슬레이브 디바이스로의 접근 순서를 결정하는 것을 특징으로 하는 DVB-T 베이스밴드 수신장치.
  14. 제12항에 있어서,
    상기 메인 프로세서 및 상기 DSP(Digital Signal Processing) 프로세서의 총 개수가 n개이고 상기 슬레이브 디바이스의 총 개수가 m개인 경우, 상기 단위 크로스바 셀의 개수는 n×m개로 마련되는 것을 특징으로 하는 DVB-T 베이스밴드 수신장치.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서,
    상기 메인 프로세서는 ARM(Advanced RISC Machines) 프로세서를 포함하는 것을 특징으로 하는 DVB-T 베이스밴드 수신장치.
  16. 제15항에 있어서,
    상기 메인 프로세서는 ETSI(European Telecommunications Standard Institute)의 EN(European Norm) 300 744 규격에 따라 스케줄링을 관리하는 것을 특징으로 하는 DVB-T 베이스밴드 수신장치.
  17. 제15항에 있어서,
    상기 슬레이브 디바이스는 적어도 하나 이상의 공유 메모리와, 적어도 하나 이상의 IP(Intellectual Property) 블록을 포함하는 것을 특징으로 하는 DVB-T 베이스밴드 수신장치.
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