KR100858199B1 - 플라즈마 디스플레이 장치 - Google Patents

Abstract

PDP 장치에서, Y 출력 핀수를 삭감하여 장치의 사이즈 및 코스트를 작게 한다. (X, Y, A)를 갖는 PDP와 각 드라이버를 구비하는 PDP 장치에서, 복수의 Y에서, 가까이에 있는 2개의 Y끼리가, PDP와 드라이버의 접속부 부근에서, 1개의 세트 단위에 포함되도록 배선 y에 의해 공통화 접속된 구조를 갖는다. 세트 단위에 의한 복수의 표시 라인(L)을 포함하는 제어 단위에 대하여, 어드레스 불능화 동작을 포함하는 리세트 동작을 이용한 이단계의 리세트 및 어드레스 동작 제어를 이용한다. 구동 표시 대상의 복수의 L에 대하여, 세트 단위 중의 한쪽측의 Y에 대응한 제1 L(예:Lo)과, 그 다른쪽측의 Y에 대응한 제2 L(예:Le)을, 전후의 기간에서 별도의 리세트 및 어드레스 동작시킨 후에, 그들 양방측의 제1 및 제2 L을 동시에 서스테인 동작시킨다.

IC 기판, 플렉시블 프린트 회로 기판, 서스테인 펄스, 주사 전극

Description

플라즈마 디스플레이 장치{PLASMA DISPLAY DEVICE}

도 1은 본 발명의 각 실시 형태의 PDP 장치에 대한 구성 개요(특징), 및 본 발명의 전제 기술의 구성 개요를 정리하여 도시하는 도면.

도 2는 본 발명의 일 실시 형태의 PDP 장치에서의 PDP의 분해 구성을 도시한 사시도.

도 3은 본 발명의 일 실시 형태의 PDP 장치에서의 PDP의 어드레스 전극을 따라 취한 세로 방향의 단면을 도시하는 도면.

도 4는 본 발명의 일 실시 형태의 PDP 장치(제1 구성, 단일 A 구성)에서의 개략 구성을 도시하는 도면.

도 5는 본 발명의 일 실시 형태의 PDP 장치(제2 구성, 이중 A 구성)에서의 특히 접속부의 개략 구성을 도시하는 도면.

도 6은 본 발명의 일 실시 형태의 PDP 장치에서의, PDP의 필드 구성예를 도시하는 도면.

도 7은 본 발명의 각 실시 형태의 PDP 장치에서의, PDP측과 회로측의 접속부의 구성예 (a1)을 도시하는 도면.

도 8은 본 발명의 각 실시 형태의 PDP 장치에서의, PDP측과 회로측의 접속부의 구성예 (a2)를 도시하는 도면.

도 9는 본 발명의 각 실시 형태의 PDP 장치에서의, PDP측과 회로측의 접속부의 구성예 (a3)을 도시하는 도면.

도 10은 본 발명의 각 실시 형태의 PDP 장치에서의, PDP측과 회로측의 접속부의 구성예 (a4)를 도시하는 도면.

도 11은 본 발명의 각 실시 형태의 PDP 장치에서의, PDP측과 회로측의 접속부의 구성예 (b1)을 도시하는 도면.

도 12는 본 발명의 실시 형태 1의 PDP 장치의 구동 방법에서의, 제어 대상 및 타이밍을 도시하는 도면.

도 13은 본 발명의 실시 형태 1의 PDP 장치의 구동 방법에서의, 전압 파형의 패턴(p1)의 구성을 도시하는 도면.

도 14는 본 발명의 실시 형태 2의 PDP 장치의 구동 방법에서의, 제어 대상 및 타이밍을 도시하는 도면.

도 15는 본 발명의 실시 형태 2의 PDP 장치의 구동 방법에서의, 전압 파형의 패턴(p2)의 구성을 도시하는 도면.

도 16은 본 발명의 실시 형태 3의 PDP 장치의 구동 방법에서의, 제어 대상 및 타이밍을 도시하는 도면.

도 17은 본 발명의 실시 형태 4의 PDP 장치의 구동 방법에서의, 제어 대상 및 타이밍을 도시하는 도면.

도 18은 본 발명의 실시 형태 5의 PDP 장치의 구동 방법에서의, 제어 대상 및 타이밍을 도시하는 도면.

도 19는 본 발명의 실시 형태 5의 PDP 장치의 구동 방법에서의, 전압 파형의 패턴(p3)의 구성을 도시하는 도면.

도 20은 본 발명의 실시 형태 6의 PDP 장치의 구동 방법에서의, 제어 대상 및 타이밍을 도시하는 도면.

도 21은 본 발명의 실시 형태 7의 PDP 장치의 구동 방법에서의, 제어 대상 및 타이밍을 도시하는 도면.

도 22는 본 발명의 실시 형태 7의 PDP 장치의 구동 방법에서의, 홀수 필드 시의 전압 파형의 패턴(p4)의 구성을 도시하는 도면.

도 23은 본 발명의 실시 형태 7의 PDP 장치의 구동 방법에서의, 짝수 필드 시의 전압 파형의 패턴(p5)의 구성을 도시하는 도면.

도 24는 본 발명의 실시 형태 8의 PDP 장치의 구동 방법에서의, 제어 대상 및 타이밍을 도시하는 도면.

도 25는 본 발명의 전제 기술의 PDP 장치에서의 PDP측과 회로측의 접속부의 구성예를 도시하는 도면.

<도면의 주요부분에 대한 부호의 설명>

1:전면 기판

2:배면 기판

5:필드(F)

6:서브 필드(SF)

7:리세트 기간(TR)

8:어드레스 기간(TA)

9:서스테인 기간(TS)

11:X 투명 전극

12:X 버스 전극

13:Y 투명 전극

14:Y 버스 전극

21, 24:유전체층

22:보호층

23:격벽

25:어드레스 전극

26:형광체

31, 34:방형파 펄스

33, 36:어드레스 펄스

32, 35, 37, 41, 45, 47, 48, 61, 63, 64, 65, 99:기준 전위(0V)

42:마이너스의 둔파 펄스

43, 44:플러스의 방형파 펄스

46:플러스의 방형파 펄스

49:서스테인 펄스

51, 53, 55, 57:마이너스의 둔파 펄스

52, 56:플러스의 둔파 펄스

54, 58:주사 펄스

59:서스테인 펄스

62:플러스의 방형파 펄스

66:마이너스의 둔파 펄스

67, 68:플러스의 방형파 펄스

69:서스테인 펄스

71:제1 리세트 기간(TR1)

72:제2 리세트 기간(TR2)

71A:제1 기간(TR1A)

72A:제1 기간(TR2A)

71B:제2 기간(TR1B)

72B:제2 기간(TR2B)

71a:제1 기간(TR1a)

72a:제1 기간(TR2a)

71b:제2 기간(TR1b)

72b:제2 기간(TR2b)

71c:제3 기간(TR1c)

72c:제3 기간(TR2c)

81:제1 어드레스 기간(TA1)

82:제2 어드레스 기간(TA2)

101:PDP

111:제어 회로

151:X 구동 회로(Xdr)

152:Y 구동 회로(Ydr)

153:어드레스 구동 회로(Adr)

153A:제1 어드레스 구동 회로

153B:제2 어드레스 구동 회로

161:X 접속부

162:Y 접속부

163:A 접속부

163A:제1A 접속부

163B:제2A 접속부

172, 172B:YdrIC 기판

182:YdrIC

192, 192B:FPCB(플렉시블 프린트 회로 기판)

D:표시 전극

X:유지 전극

Y:주사 전극

A:어드레스 전극

y:배선

L:표시 라인

C:표시 셀

S:방전 공간

u:상측 영역

d:하측 영역

k:표시 라인수

[특허 문헌 1] 일본 특개 2003-5699호 공보

본 발명은, 플라즈마 디스플레이 패널(Plasma Display Panel:PDP)의 구동 방법, 및 PDP에 동화상을 표시하는 표시 장치(플라즈마 디스플레이 장치:PDP 장치)의 기술에 관한 것이다. 특히, PDP의 구동 방식(시스템 및 방법)에서의 리세트나 어드레스나 서스테인의 동작 등에 관한 것이다.

종래의 PDP 및 PDP 장치의 구성으로서, 가로(제1) 방향으로 신장하여 표시 전극(D라고 함)으로 되는 유지 전극(X라고 함)과 주사 전극(Y라고 함)의 조에 의한 표시 라인(L이라고 함)이 반복 형성되는 일반적인 구성(제1 구성이라고 함)이나, 유지 전극(X)과 주사 전극(Y)이 교대로 배치되고 그들 전부의 인접하는 표시 전극(D)의 쌍으로 표시 라인(L)이 형성되는 구성(제2 구성이라고 함. 소위 ALIS 구 성에 대응함) 등이 존재한다. 제2 구성에서는, 1개의 Y와 그 1개 상측의 X의 쌍으로 홀수(o)번째의 표시 라인(Lo)이 형성되고, 다른쪽의 1개 하측의 X와의 쌍으로 짝수(e)번째의 표시 라인(Le)이 형성되고, 인접하는 2개의 L(즉 3개의 D)에서 그 중간의 1개의 Y가 주사에 공용되는 구성이다.

또한, 제2 구성의 PDP 장치에서는, 구동 방식으로서 특히 인터레이스 구동 방식을 이용하여, 홀짝의 표시 라인(Lo, Le)이 시간적으로 교대로 구동 표시된다. 그 구동 표시의 대상의 측을, 서스테인 방전을 행하기 위해 인접하는 유지 전극과 주사 전극에 협지되는 영역인 정 슬릿(정측), 비대상의 측을, 서스테인 방전에 기여하지 않는 측의 인접하는 유지 전극과 주사 전극에 협지되는 영역인 역 슬릿(역측) 등이라고도 칭하고 있다.

또한, PDP에서의 격벽(리브)에 관한 구성으로서는, 세로(제2) 방향으로 신장하는 격벽(스트라이프 형상 리브)을 설치한 구성이나, 가로 방향으로도 신장하도록 격자 형상의 격벽(격자 형상 리브)을 설치한 구성 등이 존재한다. 또한, 제1 구성의 PDP에서의 D(X, Y)의 배열 구성으로서는, {(X, Y), (X, Y), ……} 등의, X, Y의 순차 반복의 구성이나, {(X, Y), (Y, X), (X, Y), ……} 등의, X끼리·Y끼리가 인접하고 X, Y의 반전 반복의 구성이 존재한다. 또한, 제1 구성의 PDP에서의 서스테인 구동 방식으로서는, 역 슬릿측의 인접하는 D끼리에서 동상으로 하는 방식(서스테인 기간에서, 서스테인 방전에 기여하지 않는 역 슬릿 측의 인접 전극끼리가 동일한 극성이 되는 상태를 나타내는 SSP라고 함)이나, X끼리·Y끼리에서 동상으로 하는 방식(서스테인 기간에서, 역 슬릿 측의 인접 전극끼리의 극성이 서로 다른 상태를 나타내는 비SSP라고 함)이 존재한다.

또한, 제1 및 제2 구성의 PDP의 어드레스 전극(A라고 함)에 관계되는 구성에서는, 하기 제1과 제2 A 구성이 존재한다. 일반적인 제1 A 구성에서는, 세로 방향으로 거의 평행하게 신장하는 복수개의 A에서, 그 편측이 어드레스 구동 회로에 접속되는 구성(단일(편측) A 구성)이다. 제2 A 구성에서는, 복수개의 A를 PDP의 상 하 영역(u, d라고 함)에서 2종류(Au, Ad라고 함)로 나누어 각각 별도의 어드레스 구동 회로에 접속되고, 그들(Au, Ad)을 양측으로부터 구동 가능한 구성(이중(양측) A 구성)이다. 전자에서는, 복수(예를 들면 n개)의 Y의 구동을 위해서, PDP의 위(1개째)에서 아래(n개째)까지 순차, 주사 펄스의 인가에 의해 구동된다. 후자에서는, 예를 들면 상측 영역(u)의 (1∼n/2)개째의 Y의 그룹(Yu)과 (n/2+1∼N)개째의 Y의 그룹(Yd)에서, 별도 그룹의 2개의 Y에 대한 어드레스 동작이 동시에 구동 가능하다.

또한, PDP의 각 전극을 구동하기 위한 구동 회로(드라이버)는, 각각 IC(반도체 집적 회로 장치) 기판에 의해 실장된다. PDP의 전극(특히 버스 전극)과 드라이버(드라이버 IC)의 출력 단자가 접속부를 통하여 전기적으로 접속된다. 예를 들면, PDP의 Y의 단부와, Y에 대한 구동 회로(Y 드라이버)의 출력 단자의 사이가, 접속부인 플렉시블 프린트 회로 기판(FPCB)의 배선으로 접속된다.

또한, 제2 구성의 PDP 장치에서 이용되는 구동 방식으로서, 특허 문헌 1에는, 어드레스 불능화 동작을 갖는 이단계의 리세트 및 어드레스 동작에 의한 프로그레시브 구동 방식에 대하여 기재되어 있다. 이 기술에서는, 어드레스 불능화 동작으로서, 인접하는 한쪽측 L을 어드레스용의 방전이 가능한 전하 상태로 하고, 또한 다른쪽측 L을 어드레스용의 방전이 발생하지 않는 전하 상태로 한다. 또한 상기 한쪽측 L에서 어드레스용의 방전을 발생시킨다. 이에 의해 프로그레시브 구동을 행하고 있다.

상기 배경 기술에서는, Y 드라이버의 출력 핀수(이하, Y 출력 핀수라고 함)는, 일반적인 제1 구성의 경우에는, Y수분 즉 L수(k라고 함)분이 필요했다. 또한, 제2 구성의 경우에는, Y수분 즉 L수(k)의 절반이 필요하였다. Y 출력 핀수는, Y 드라이버 출력 단자수나, PDP의 Y 단부와 Y 드라이버 출력 단자 사이의 배선수 등에 대응지어진다. 또한 통상, Y의 수는 2의 누승으로 구성되기 때문에, 상기 bit수를 생각하고 있다.

도 1의 일부에, 종래 구성예(전제 기술)에서의 구성 개요 및 문제점을 정리하여 나타내고 있다. 상기 배경 기술의 조합으로 이루어지는 전제 구성 1∼8을 예시하고 있다. 「PDP」, 「X, Y」, 「A」, 「TS」, 「Y 출력 핀수(종래)」의 각 란에서, 「전제 구성」에 대하여 나타내고 있다. 「Y 출력 핀수(종래)」에서는, 필요한 Y 출력 핀수를 L수(k)와의 대응 관계로 나타내고 있다. 예를 들면 전제 구성 1에서는, PDP는 상기 제1 구성, X, Y는 순차 반복 배열(XYXY), A는 단일(편측) A 구성, 및 TS(서스테인 기간)의 방식은 비SSP이고, Y 출력 핀수(종래)는 L수(k)의 분이 필요하다. 또한 예를 들면 전제 구성 8에서는, 제2 구성의 PDP, X, Y 교대 배열, 이중 A 구성, 및 SSP이고, Y 출력 핀수(종래)는 L수(k)의 반정도(k/2)가 필요하다. Y 출력 핀수(종래)에 대해서는, Y수분이 필요하고, L수(k)에 대하여, 제1 구성 대응의 전제 기술 1∼6에서는, k가 필요하고, 제2 구성 대응의 전제 기술 7, 8에서는, k/2가 필요하다.

PDP의 고정밀화에 수반하여 Y수 및 L수가 증가하고, 그와 함께 Y 출력 핀수가 많아진다. 그에 의해, 장치의 사이즈 및 코스트가 커진다고 하는 문제가 있다.

본 발명은 이상과 같은 문제를 감안하여 이루어진 것으로, 그 목적은, PDP에 관계되는 기술에서, 특히 출력 핀수를 삭감하여 장치의 사이즈 및 코스트를 작게 하는 것을 실현할 수 있는 기술을 제공하는 것에 있다.

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다. 상기 목적을 달성하기 위해서, 본 발명은, 상기 제1 또는 제2 구성의 PDP, 단일 또는 이중 A 구성, X, Y의 순차 또는 반전의 반복 배열 구성, 및, SSP 또는 비SSP의 서스테인 구동 방식 등의 각 기술의 조합에 의한 PDP 장치의 기술로서, 이하에 나타내는 기술적 수단을 구비하는 것을 특징으로 한다. 특히, Y에 구동을 위한 전압 파형을 인가하는 드라이버(Y 드라이버), PDP의 Y와 Y 드라이버 내지 그 IC 기판의 접속부, Y 단부와 Y 드라이버 출력 단자의 접속 배선 등에 관계되는 구성이다.

본 발명의 PDP 장치에서는, PDP의 구동 방식(특히 구동의 전압 파형) 및 그에 대응한 접속부 부근의 하드웨어 구성의 연구에 의해, 구동 방식에 따라서 Y 드라이버측으로부터 PDP의 복수의 Y를 공통으로 일괄적인 구동이 가능하도록, 접속부 부근에서 복수의 Y끼리(적어도 2개 1조)가 전기적으로 접속(공통화 접속)된 구조를 갖는 구성으로 한다. 그들 공통화 접속된 복수의 Y에 의한 단위(Y 세트 단위) 및 그것에 대응하는 복수 L을 포함하는 제어 단위에 대하여, Y 드라이버측으로부터, 소정의 시간적인 표시 단위로, 동일한 전압 파형의 인가에 의해 구동 가능하게 한 구성이다. 이에 의해, Y 출력 핀수를 종래 기술보다도 삭감한 구성이다.

본 PDP 장치는, 상기 Y 공통화 접속의 구성과 대응하여, 구동 방식으로서, 상기 어드레스 불능화 동작을 포함하는 리세트 동작을 이용한, 복수 L을 포함하는 제어 단위에 대한 이단계(시간적으로 전후로 나누어진 기간)의 리세트 및 어드레스 동작 제어(이하, 단순히 이단계의 제어 등이라고도 칭함)의 기술과 조합한 구성으로 한다.

본 PDP 장치는, 예를 들면, 이하의 구성이다. PDP는, 방전 공간을 구성하는 쌍의 기판에, 제1 방향으로 신장하는 D(X, Y)군 및 제2 방향으로 신장하는 A군을 갖고, D는, 어드레스 동작에서의 주사에 이용하는 Y와 상기 주사에 이용하지 않는 X가 반복 배치되고, 인접하는 D(X, Y)의 쌍으로 L이 구성되고, L과 A가 교차하는 영역에 표시 셀(C라고 함)이 구성되는 구조이다. 본 PDP 장치는, PDP의 각 전극군에 구동을 위한 전압 파형을 인가하는 각 드라이버와, 각 드라이버를 제어하는 제어 회로를 구비한다.

PDP 장치에서의 복수의 Y에서, 소정의 2개의 Y끼리가, PDP측과 드라이버(Y 드라이버)측의 접속부 부근에서, 1개의 세트 단위에 포함되도록 공통화 접속되고, 해당 세트 단위(특히 그 배선)에 대하여 Y 드라이버측으로부터 1개의 전압 파형이 인가되는 구조를 갖는다. PDP 장치 전체에서 세트 단위가 적어도 1개, 전형적으로는 전부가 세트 단위로 되도록 구성된다. 서브 필드(SF) 등의 소정의 시간적인 표시 단위에서, 어드레스 동작의 준비로 되는 리세트 동작, 점등 대상 C를 선택하는 어드레스 동작, 및 선택된 C에서 유지 방전시키는 서스테인 동작의 각 동작을 갖는다.

본 PDP 장치는, 각 표시 단위에서의 구동 회로측으로부터의 전압 파형의 인 가에 의한 구동 제어에서, PDP의 공통화 접속된 세트 단위에 의한 복수 L을 포함하는 제어 단위에 대하여, 상기 어드레스 불능화 동작을 포함하는 리세트 동작(내지 펄스나 기간 등)을 이용한 이단계의 리세트 및 어드레스 동작 제어를 이용한다. 그 제어에서, 제어 단위에서의 구동 표시 대상(정측)의 복수 L에 대하여, 세트 단위 중의 한쪽측(제1종:o/a/p)의 Y에 대응한 제1 L과, 그 다른쪽측(제2종:e/b/q)의 Y에 대응한 제2 L을, 이단계의 전후의 기간에서 별도의 리세트 및 어드레스 동작시킨 후에, 그들 양방측의 제1 및 제2 L을 동시에 서스테인 동작시킨다. 상기 별도의 동작시키는 대상의 제1종 및 제2종은, 구성 및 구동 방식의 상세(상기 각 기술의 조합)에 따른 것으로 된다.

또한, 상기 Y의 공통화 접속의 구성은, PDP 내부 또는 외부(회로측)에서 실현된다. 회로측에서 구성하는 경우, PDP 단부와 Y 드라이버 출력 단자를 전기적으로 접속 배선하는 접속부에서, 복수의 Y를 1개에 접속한다. 예를 들면, PDP(특히 단부)와 드라이버의 IC 기판(특히 출력 단자)을 전기적으로 접속하는 플렉시블 프린트 회로 기판의 배선, 또는, 드라이버의 IC 기판의 단부 영역의 배선 등에 의해 접속된 구조로 한다. 또한, PDP 내부에서 구성하는 경우, PDP의 단부 부근 영역에서, 복수의 Y(Y 버스 전극 등)를 1개로 접속한 구조로 한다.

또한, 구성 및 구동 방식의 상세 내용에 따른 Y 공통화 접속의 구성은 예를 들면 이하이다.

(타입 A:(1), (5)) 예를 들면 제1 구성, 단일 A 구성을 갖는 PDP 장치의 경우에, 이단계의 제어에 의해, PDP의 인접하는 2개의 Y를, 동일 타이밍으로 주사가 가능하다. 그에 대응하여, 이 2개의 인접하는 Y를 1조로 하여 세트 단위로 한 구성으로 한다. 1bit의 Y 출력 핀수로 세트 단위의 2개의 Y를 공통으로 주사 구동시키는 구성이다. 이에 의해, Y 공통화 접속한 분만큼, Y 드라이버의 Y 출력 핀수가 삭감된다.

(타입 B:(2), (7)) 예를 들면 제1 또는 제2 구성, 단일 A 구성으로 SSP를 이용하는 PDP 장치의 경우에, 이단계의 제어에 의해, PDP의 1개 걸러의 2개의 Y를, 동일 타이밍으로 주사가 가능하다. 그에 대응하여, 이 1개 걸러의 2개의 Y를 1조로서 세트 단위로 한 구성으로 한다.

(타입 C:(3), (6)) 예를 들면 제1 구성, 이중 A 구성에서, X, Y 순차 반복 배열로 비SSP, 또는 X, Y 반전 반복 배열로 SSP에 의한 PDP 장치의 경우에, 이단계의 제어에 의해, PDP의 상하 영역(u, d) 각각의 인접하는 2개의 Y를, 동일 타이밍으로 주사가 가능하다. 그에 대응하여, 이 (u, d)의 인접하는 2개의 Y끼리, 합계 4개의 Y를 세트 단위로 한 구성으로 한다.

(타입 D:(4), (8)) 예를 들면 제1 또는 제2 구성, 이중 A 구성에서, X, Y 순차 반복 내지 교대 반복 배열 및 SSP를 이용하는 PDP 장치의 경우에, 이단계의 제어에 의해, PDP의 (u, d) 각각의 1개 걸러의 2개의 Y를, 동일 타이밍으로 주사가 가능하다. 그에 대응하여, 이 (u, d)의 1개 걸러의 Y끼리, 합계 4개의 Y를 세트 단위로 한 구성으로 한다.

또한, 예를 들면, 본 PDP 장치는, 또한 이하의 구성이다. 표시 단위로서, PDP의 필드를 계조로 분할하는 복수의 서브 필드(SF)를 갖는다. SF는, 리세트 동 작을 위한 리세트 기간, 어드레스 동작을 위한 어드레스 기간, 및 서스테인 동작을 위한 서스테인 기간을 갖는다. 리세트 기간 및 어드레스 기간은, 이단계의 제어에 대응하여, 각각, 제1과 제2 기간으로 나뉘어 구성된다.

상기 구동 제어에서, 리세트 동작에 대해서는, 어드레스 불능화 동작을 조합한다. 제1 단계의 리세트 동작에서는, 그것에 어드레스 불능화 동작을 포함시키는 제어와 포함시키지 않는 제어가 가능하다. 제1 및 제2 리세트 기간, 또는, 제2 리세트 기간에서만, 대상 L 내지 슬릿에 대응한 A와 Y에 대하여, 어드레스 불능화를 위한 펄스를 인가함으로써, 해당 Y의 양측의 L 내지 슬릿을 어드레스 불능화 상태(리세트 방전을 발생시키지 않는 한 어드레스 방전이 발생하지 않는 상태)로 한다. 이 때에 Y에 인가하는 펄스의 극성 및 전압은, 어드레스 기간에서 인가하는 펄스 와 마찬가지로 한다.

SF에서의 제어 단위의 구동 제어에서, 제1 단계의 기간에서는, 제1 리세트 기간에서, 상기 한쪽측의 제1 L을 어드레스 방전이 가능한 상태로 하고, 또한 다른쪽측의 제2 L을 어드레스 방전이 발생하지 않는 상태로 하는 리세트 방전을 발생시킨 후에, 제1 어드레스 기간에서, 제1 L에 어드레스 방전을 발생시킨다. 다음으로 제2 단계의 기간에서는, 제2 리세트 기간에서, 상기 제1 L을 어드레스 방전이 발생하지 않는 상태로 하고, 또한 상기 제2 L을 어드레스 방전이 가능한 상태로 하는 리세트 방전을 발생시킨 후에, 제2 어드레스 기간에서, 상기 제2 L에 어드레스 방전을 발생시킨다. 그 후, 서스테인 기간에서, 상기 제1 및 제2 L에서 동시에 유지 방전을 발생시킨다.

또한, 예를 들면, 본 PDP 장치는, 상기 제어에서 비동작측, 즉, 구동 표시의 비대상으로 되는 측(비L 내지 역 슬릿측), 또는, 이단계의 제어 중의 리세트 및 어드레스 동작시키지 않는 측의 제1 또는 제2 L에 대한 제어에 관해서, 되도록이면 방전을 발생시키지 않는다. 즉, 리세트 동작의 기간에서, 해당 D쌍에 동일 극성으로 마찬가지 전압의 펄스를 인가함으로써, 리세트 방전을 발생시키지 않는 개소를 갖는다. 또한, 어드레스 동작의 기간에서, 해당 D쌍의 X의 전압을 0으로 함으로써, 어드레스 방전을 발생시키지 않는 개소를 갖는다.

<실시 형태>

이하, 본 발명의 실시 형태를 도면에 기초해서 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일부에는 원칙적으로 동일 부호를 붙이고, 그 반복되는 설명은 생략한다. 도 1은, 각 실시 형태 및 전제 기술의 개요를 정리하여 도시한다. 도 2, 도 3은, PDP, 도 4, 도 5는, PDP 장치, 도 6은, 필드의 구성을 도시한다. 도 7∼도 11은, 각 실시 형태에서의, PDP와 드라이버의 접속부의 각종 구성예를 도시한다. 도 12∼도 24는, 각 실시 형태의 특징을 도시한다. 도 1의 일부 및 도 25는, 종래 기술예(전제 기술)를 설명하기 위한 것이다.

<전제 기술>

도 1에서, 우선, 본 발명의 각 실시 형태와 대응한 전제 구성을 간단히 설명한다. PDP 및 구동 방식에서, 전제 구성 1∼6은, 제1 구성(노멀)의 PDP 장치이고, 전제 구성 7, 8은, 제2 구성(ALIS 및 인터레이스 구동 방식)의 PDP 장치이다. 또한, PDP의 D(X, Y) 배치 구성에서, 전제 구성 1∼4에서는, X, Y 순차 반복 배열(XYXY)이고, 전제 구성 5, 6은, 반전 반복 배열(XYYX)이고, 전제 구성 7, 8은, 제2 구성이기 때문에 X, Y 교대 배열(XYXY)이다. 또한 A 구성에서, 전제 구성 1, 2, 5, 7은, 단일(편측) A 구성이고, 전제 구성 3, 4, 6, 8은, 이중(양측) A 구성이다. 또한, TS(서스테인 기간)에서의 서스테인 구동 방식에서, 전제 구성 1, 3은, 비SSP이고, 전제 구성 2, 4∼8은, SSP이다. Y 출력 핀수(종래)에 대해서는, Y수분이 필요하며, L수(k)에 대하여, 제1 구성 대응의 전제 기술 1∼6에서는, k가 필요하고, 제2 구성 대응의 전제 기술 7, 8에서는, k/2가 필요하다.

도 25에서, 종래의 접속부(PDP-Y 드라이버 간)의 구성예를 도시하고 있다. PDP측과 회로측(특히 Y 드라이버)에서, 접속부(Y 접속부)로서, PDP의 Y의 단부(a)와, Y 드라이버(YdrIC 기판 또는 YdrIC)의 출력 단자부(b)가, FPCB(플렉시블 프린트 회로 기판)의 배선 y에 의해 접속되어 있는 예이다. FPCB의 배선에서, 예를 들면, 표시 라인(L1)의 주사 전극(Y1)이, 배선 y1에 의해, Y 드라이버의 첫번째의 출력 단자에 접속되어 있다. 마찬가지로, Yi가 배선(yi)에 의해 i번째의 출력 단자에 접속되어 있다. (1)로 나타내는 제1 구성의 경우, Y(예:Y1∼Y4)수에 대응한 L수(k)의 L(예:L1∼L4)이 구성되어 있다. 즉, Y 출력 핀수(종래)는, k분이 필요하다. (2)로 나타내는 제2 구성의 경우, Y(예:Y1∼Y4)수에 대응한 2배의 L수(k)의 L(예:L1∼L8)이 구성되어 있다. 즉, Y 출력 핀수(종래)는, k/2분이 필요하다.

<실시 형태의 개요>

도 1에서, 표 중의 행에서, 각 「실시 형태」와 「전제 구성」이 대응하고 있다. 「Y 공통화 접속 구조」, 「전압 파형」, 「Y 출력 핀수(효과)」의 각 란은, 실시 형태의 구성에 대하여 나타내는 것이다. 「Y 공통화 접속 구조」는, PDP의 Y 및 배선 등에 관한 공통화 접속의 구조를 나타내는 것으로, 그 실장 구성예는 도 7∼도 11 등에 도시된다. 「전압 파형」에 대해서는, 도 13 등에 도시되는 전압 파형군의 패턴에 대응한다. 「Y 출력 핀수(효과)」는, 실시 형태에서의 구성에서 필요로 되는 Y 출력 핀수를, L수(k)와의 대응에 의해 나타낸다.

각 실시 형태의 효과로서, 필요한 Y 출력 핀수는, 제1 구성 및 단일 A 구성을 전제로 한 실시 형태 1, 2, 5의 경우에서는, k에 대하여, k/2의 분으로 된다. 제2 구성 및 단일 A 구성을 전제로 한 실시 형태 7의 경우에서는, k/4의 분으로 된다. 또한 특히 이중 A 구성의 실시 형태 3, 4, 6, 8의 경우에서는, 단일 A 구성에 비교하여 더 1/2로 할 수 있다. 즉, 실시 형태 1, 2, 5에서는, k/2, 실시 형태, 3, 4, 6, 7에서는, k/4, 실시 형태 8에서는, k/8의 분으로 된다.

<PDP>

도 2, 도 3에서, 실시 형태에서의 PDP(101)의 구성예를 설명한다. 도 2는, PDP(101)의 C 대응의 부분적인 분해 구성을 도시한다. 도 3은, PDP(101)의 A를 따라 취한 세로 방향의 단면을 도시한다. PDP(101)는, 상기 제2 구성에 대응하고, 스트라이프 형상 리브 구성이다. 제1 구성(노멀)의 경우의 PDP의 구조는 공지이기 때문에 설명을 생략하지만, 본 예에서 나타내는 제2 구성에 대하여, Y와 짝수번째의 X(Xe)의 쌍에 의한 역 슬릿측(Y-Xe)에는 L이 구성되지 않는 구조라고 생각하면 된다.

도 2에서, PDP(101)는, 각종 전극군(X, Y, A)이 형성된, 유리를 주로 하여 이루어지는 전면 기판(1) 및 배면 기판(2)이 조합되어 구성된다. 전면 기판(1)과 그것에 대향하는 배면 기판(2)을 접합시키고, 그 사이의 방전 공간(S)에 Ne, Xe 등의 방전 가스를 봉입함으로써, PDP(101)가 형성된다.

전면 기판(1)에는, 가로(제1) 방향으로 신장하는 복수개의 D(X, Y)가, 거의 평행하게 형성되어 있다. 전면 기판(1)의 D(X, Y) 위에는, 이들을 방전 공간(S)에 대하여 절연하기 위한 유전체층(21)이 피착되고, 그 위에, 예를 들면 MgO로 이루어지는 보호층(22)이 더 피착되어 있다.

복수의 D에서, 홀수(o)번째(첫번째와 마지막번째를 포함함)의 것이 유지 전극(X), 짝수(e)번째의 것이 주사 전극(Y)으로 된다. X와 Y는, 서스테인 동작에 이용하고, Y는, 어드레스 동작 시의 주사에 이용한다. X와 Y는, 거의 평행하게 인접하여, 세로(제2) 방향으로 교대로 마찬가지 간격으로 형성되어 있다. X는, 예를 들면 X 투명 전극(11)과 X 버스 전극(12)의 조로 구성된다. Y는, 예를 들면 Y 투명 전극(13)과 Y 버스 전극(14)의 조로 구성된다. 투명 전극과 버스 전극에 의해 구성되는 전극을 표시 전극(D)으로서 나타낸다. X, Y마다, 투명 전극(11, 13)과 버스 전극(12, 14)이 전기적으로 접속되어 있다. 금속제로 직선 형상의 각 버스 전극(12, 14)은, 구동 회로(151, 152)측과, 배선 등을 통하여 전기적으로 접속된다. 전극의 종류에서, 버스 전극은, 투명 전극보다도 전기적인 저항값이 낮다. 또한, D(X, Y)에 관해서, PDP(101) 내부에 존재하는 부분을 전극이라고 칭하고, PDP(101) 외부의 회로측에 존재하는 부분을 배선이라고 칭하고 있지만, 그들을 일체적으로 전극이라고 생각해도 상관없다.

또한, 배면 기판(2)에는, D(X, Y)와 교차하도록 세로 방향으로 거의 평행하게 신장하는 복수개의 어드레스 전극(A)(25)이 형성되어 있다. 그 위에는 유전체층(24)이 피착되어 있다. 그 위에는 방전 공간(S)을 표시 셀(C)의 열에 대응하여 구획하도록 세로 방향으로 신장하는 스트라이프 형상의 격벽(23)이 더 형성되어 있다. 격벽(23)은, 어드레스 전극(25)의 양측에서 형성되어 있다. 또한 리브 구조로서는, 세로 방향의 격벽(23)뿐만 아니라 가로 방향으로 신장하는 격벽도 설치한 격자 형상 리브 구조 등도 가능하다.

격벽(23)으로 구획되고, X와 Y의 쌍과 A가 교차하는 영역이, 표시 셀(C)에 대응지어진다. 각 Y의 세로 방향 양측에서 인접하는 각 X(Xo, Xe)와의 쌍에 의해 L(Lo, Le)이 형성된다.

격벽(23) 간의 영역, 즉, 유전체층(24) 위와 격벽(23)의 각 측면을 피복하도록, R(적), G(녹), B(청)의 각 색의 형광체(26)가 구별하여 형성되어 있다. R, G, B에 대응한 C의 세트로 화소가 구성된다. 인접하는 Y-X 간(슬릿)에서 특히 X 투명 전극(11)과 Y 투명 전극(13)의 사이의 방전 갭(g)에서의 유지 방전에 의해 각 색의 형광체(26)가 여기됨으로써 각 색이 발광한다.

도 3에서, 예로서, D:D1∼D5, L:L1∼L4의 부분을 도시하고 있다. D는, 세로 방향에서 위로부터 {X1, Y1, X2, Y2, X3, ……} 등과 같이 교대로 마찬가지 간격으로 배치된다. 예를 들면, D1∼D3(X1-Y1-X2)에 의해, 인접하는 L:L1, L2가 구성된다. L1, L3은 전체에서 홀수번째의 L인 Lo에, L2, L4는 전체에서 짝수번째의 L인 Le에 대응한다. 인접하는 2개의 L 및 C, 즉 3개의 D의 세트에서, 중간의 1개의 Y 가 공유되는 구조이고, 점등할 C를 선택하기 위한 어드레스 동작일 때에는, Y가 주사를 위해서 공용된다. 인접하는 2개의 L에서, 버스 전극(12, 14)에 의해 투명 전극(11, 13)이 기능적으로 분할되어 있다. 즉 투명 전극(11, 13)이 폭 방향에서 이분할되어 있다.

X 투명 전극(11)의 폭은, X 버스 전극(12)의 폭보다도 크고, 그 엣지가 C 내측으로 돌출하고 있고, 마찬가지로, Y 투명 전극(13)의 폭은, Y 버스 전극(14)의 폭보다도 크고, 그 엣지가 C 내측으로 돌출하고 있다. 이에 의해, 인접하는 X-Y 간에서, X 투명 전극(11)과 Y 투명 전극(13)에서 엣지가 대향하고, 유지 방전 등을 위한 방전 갭(g)이 형성되어 있다. X 및 Y 투명 전극(11, 13)의 형상은, 예를 들면, 각 C에 대응하여 버스 전극(12, 14) 영역으로부터 세로 방향 상하 양방에 사각형이나 T자형으로 돌출하는 형상이다. 각 C에서 세로 방향으로 신장하고 있는 방전 공간(S)을 공유하는 구조이고, 모든 인접하는 D쌍에서 L이 구성된다. 투명 전극이 세로 방향에서 인접하는 양측의 C에 걸쳐 넓어지며 형성되어 있기 때문에, 1개의 D에 전압을 인가한 경우에는 그 양측의 C에 영향을 준다.

또한, 본 실시 형태에서는, PDP(101) 전체의 복수의 D(Y)에서, 복수(특히 2개 내지 4개)의 Y마다 공통화 접속되어 세트 단위(Y 세트 단위)를 구성하고, 대응하는 배선으로 접속된다. Y에 대응하는 배선(및 그것에 대응지어지는 Y 세트 단위 및 Y 드라이버 출력 단자 등)을 y로 나타낸다. 예를 들면 실시 형태 1의 경우, Y1과 Y2는, Y 공통화 접속 구조로서, 배선 y1에 접속된다.

<PDP 장치 및 회로>

도 4에서, 실시 형태에서의 PDP 장치의 구성예(실시 형태 1에 대응)를 설명한다. 본 PDP 장치는, PDP(101), 회로부, 섀시부 등을 구비하는 PDP 모듈이다. PDP(101)(패널부)와 섀시부 및 회로부 등이 접속 고정됨으로써 PDP 모듈이 구성된다. 또한 PDP 모듈이 외부 케이스 등에 접속 수용됨으로써 PDP 장치의 제품 세트가 구성된다.

PDP(101)는 도 2 등에서 도시한 바와 같은 구조를 갖는, 도트 매트릭스형, 3전극(X, Y, A), AC 및 면방전형의 패널이다. 도 4에서는, 특히, 제1 구성, 단일 A 구성, 및 타입 A의 Y 공통화 접속 구조 등에 대응한 구성예를 도시하고 있다. 또한, 제2 구성의 경우에는 역 슬릿측(예:Y1-X2)에도 L이 구성된다고 생각하면 된다. 이중 A 구성의 경우에는, 단일 A 구성의 PDP(101)의 영역이, 상측 영역(u)과 하측 영역(d)으로 분리되어 마찬가지로 구성되고, 각각 별도로 구동된다고 생각하면 된다. X, Y 반전 반복 배열 구조의 경우에는, PDP(101)의 영역에서 D가 위로부터 {(X1, Y1), (Y2, X2), (X3, Y3), ……} 등과 같이 배치된다고 생각하면 된다.

PDP(101)에서는, (X, Y)가 가로 방향의 행(L)을 형성하고, A에 의해 세로 방향의 열을 형성한다. n개의 Y와 n개의 X, 합계 2n개의 D에 의해, 정 슬릿측(Xi-Yi)에서만, 합계 n의 L, 홀짝 각각에서는 n/2의 L(Lo, Le)이 구성된다. L수(k)=n이다. n은 짝수, n=2^b이다(b:Y 출력 핀수). Yn과 Am은, n행 m열의 2차원 매트릭스를 형성하고, 1개의 필드(5)에 대응지어진다. C의 매트릭스에 의해 2차원 화상을 표시할 수 있다. 예를 들면, 표시 셀(C)(1, 1)은, (Y1-X1)의 L1과 A1의 교점에 대응한다. 표시 셀(C)(n, m)은, (Yn-Xn)의 Ln과 Am의 교점에 대응한다.

본 PDP 장치의 회로부는, 제어 회로(111)와, 각 구동 회로(드라이버:dr)인, X 구동 회로(Xdr)(151), Y 구동 회로(Ydr)(152), 어드레스 구동 회로(Adr)(153)를 갖는다. 각 회로는 IC 기판에 의해 실장되고, 예를 들면, 섀시부의 배면측에 배치된다. 제어 회로(111)와 각 구동 회로는 일체적인 구성도 가능하다.

각 드라이버{151, 152, 153}는, PDP(101)의 대응하는 종류의 전극군(X, Y, A)과, 예를 들면 플렉시블 프린트 회로 기판(FPCB) 내지 그 모듈 등에 의한 접속부(161, 162, 163)를 통하여 전기적으로 접속되어 있다. 드라이버나 접속부는, 전극의 수나 종류에 따라서 복수로 나누어 구성이 가능하다.

Xdr(151)의 출력 단자부는, X 접속부(161)에 의해, PDP(101)의 X, 특히 X 버스 전극(12)의 단부와 접속된다. Ydr(152)의 출력 단자부(흰 동그라미 표시)는, Y 접속부(162)에 의해, PDP(101)의 Y, 특히 Y 버스 전극(14)의 단부(흰 동그라미 표시)와 접속된다. Adr(153)의 출력 단자부는, A 접속부(163)에 의해, PDP(101)의 어드레스 전극(25)(A)과 접속된다.

제어 회로(111)는, 각 드라이버{151, 152, 153}에 대한 제어를 포함하는 전체의 제어를 담당한다. 제어 회로(111)는, 표시 데이터, 제어 클럭, 수평 동기 신호, 수직 동기 신호 등의 신호의 입력에 기초하여, 각 제어 신호를 생성하여 각 드라이버에 출력한다. 각 드라이버는, 제어 회로(111)로부터의 제어 신호에 따라서, PDP(101)가 대응하는 전극의 구동을 위한 전압 파형을 생성하여 출력한다.

Xdr(151)은, D(X){X1, X2, ……}에 접속되고, D를 유지용(X)의 역할을 다하 도록 구동하기 위한 전압을 인가하기 위한 구동 회로이다. Xdr(151)은, X에 대하여 전압 파형:VX를 인가한다. Xdr(151)은, 내부적으로는, 예를 들면, 홀수번째의 X인 Xo에 대응한 회로, 짝수번째의 X인 Xe에 대응한 회로 등으로 나누어 구성 가능하다. 전체 중의 복수의 X에 대하여 공통의 전압 파형을 인가하는 형태의 경우에는, 그들 X군이 X 접속부(161)의 배선 등에 의해 공통화 접속되고, Xdr(151)측으로부터 동일한 전압 파형이 인가된다.

Ydr(152)은, D(Y){Y1, Y2, ……}에 접속되고, D를 유지·주사용(Y)의 역할을 다하도록 구동하기 위한 전압을 인가하기 위한 구동 회로이다. Ydr(152)은, Y에 대하여 전압 파형:VY를 인가한다. 특히, Ydr(152)은, Y 공통화 접속 구성에 대응하고, Y 세트 단위, 즉 배선 y에 대하여, 전압 파형:Vy를 독립하여 인가한다. 복수의 y는, 주사 펄스의 인가를 위해서, Ydr(152)로부터 각각이 개별로 구동 제어 가능하게 되어 있다.

Y 공통화 접속 구성으로서, 복수의 Y는, 인접하는 2개 1조를 단위로 하여, 배선 y에 공통화 접속되어 있다. 예를 들면, Y1과 Y2에서 y1, Yn-1과 Yn에서 yn/2 등과 같이 접속되어 있다. 즉, Ydr(152)의 출력 단자에 대하여, n/2개의 배선 y(y1∼yn/2)이 접속되어 있다(실시 형태 1의 경우). 배선 y1에 인가되는 전압 파형(Vy1)은, 배선 y1에 공통화 접속되어 있는 Y1, Y2에 대하여 동일한 전압 파형(VY1, VY2)으로서 인가된다.

Adr(153)은, A{A1∼Am}에 접속되고, 어드레싱을 위한 전압을 인가하기 위한 구동 회로이다. Adr(153)은, A{A1∼Am}에 대하여 각각 독립하여 전압 파형:VA를 인가한다.

복수의 X는, X만으로 본 순서에서, 홀수번째의 Xo(X1, X3, ……)와 짝수번째Xe(X2, X4, ……)로 나누어진다. 복수의 Y는, Y만으로 본 순서에서, 홀수번째의 Yo(Y1, Y3, ……)와 짝수번째의 Ye(Y2, Y4, ……)로 나누어진다.

또한, 제1 구성 또한 이중 A 구성의 경우에는, 상기 마찬가지로 구성되는 상측 영역(u)과, 그것과 마찬가지로 구성되는 하측 영역(d)을 합하여 아래와 같이 된다. 2n개의 Y와 2n개의 X, 합계 4n개의 D에 의해, 합계 2n의 L, 홀짝 각각 n의 L(Lo, Le)이 구성된다. L수(k)=2n이다. y는, (u, d) 합하여 합계 4개의 접속에 의해, n/2개이다. 또한 h=2n으로 하면, Y는 h개, X는 h개, D는 2h개, y는 h/4개, C의 매트릭스는 h행 m열, 등과 같이 된다.

도 5에서, 실시 형태에서의 PDP 장치의 별도의 구성예(실시 형태 8에 대응)를 설명한다. 도 5에서는, 제2 구성, 이중 A 구성, 및 타입 D의 Y 공통화 접속 구조 등에 대응한 Y 공통화 접속 구성을 도시하고 있다. 도 5의 구성은, PDP 전극 구조나 구동 방식 등이 도 4와 상이하다.

본 PDP 장치는, 제2 구성 및 이중 A 구성의 PDP(101)와, 회로부의 Adr로서, 제1 어드레스 구동 회로(제1 Adr)(153A) 및 제2 어드레스 구동 회로(제2 Adr)(153B)를 갖는다. 제1 및 제2 Adr(153A, 153B)은, 어드레스 전극(25)군(A1∼Am)에 어드레싱을 위한 전압을 인가하기 위한 구동 회로이다. 각 Adr(153A, 153B)은, PDP(101)의 대응하는 A군(Au, Ad)과, FPCB의 배선 등의 접속부(163A, 163B)를 통하여 전기적으로 접속되어 있다. 제1 Adr(153A)의 출력 단자부는, A 접속 부(163A)에 의해, PDP(101)의 상측 영역(u)의 Au(Au1∼Aum)와 접속되고, 제2 Adr(153B)의 출력 단자부는, A 접속부(163B)에 의해, PDP(101)의 하측 영역(d)의 Ad(Ad1∼Adm)와 접속되고, 각각 독립하여 전압 파형(VAu, VAd)의 인가에 의해 구동 가능하게 되어 있다.

PDP(101)의 상측 영역(u)에서, 복수의 D(X, Y)에서, 홀수(o)번째(첫번째와 마지막번째를 포함함)에 X가 배치되고, 짝수(e)번째에 Y가 배치되어 있다. n개의 Y와 (n+1)개의 X, 합계 (2n+1)개의 D에 의해, 합계 2n의 L, 홀짝 각각 n의 L(Lo, Le)이 구성된다. 상측 영역(u)과 마찬가지로 구성되는 하측 영역(d)도 합하면, 2n개의 Y와 (2n+1)개의 X, 합계 (4n+1)개의 D에 의해, 합계 4n의 L, 홀짝 각각 2n의 L(Lo, Le)이 구성된다. L수(k)=4n이다. 또한 경계의 Xn+1이 (u, d)에서 공유되어 있는 것으로 한다.

복수의 X는, X만으로 본 순서에서, Xo와 Xe로 나누어진다. 복수의 Y는, Y만으로 본 순서에서, Yo와 Ye로 나누어진다. 복수의 Y는, Y만으로 본 순서에서, 상측 영역(u) 및 Au에 대응한 Yu와, 하측 영역(d) 및 Ad에 대응한 Yd로 나누어진다.

Y 공통화 접속 구성으로서, 복수의 Y는, 도 5에서는, (u, d) 각각에서 인접하는 1개 걸러의 2개 1조, (u, d)에 걸쳐 합계 4개의 세트를 단위로 하여, 배선 y에 공통화 접속되어 있다. 복수의 y는, Ydr(152)로부터 각각이 개별로 구동 제어 가능하게 되어 있다. 예를 들면, y1:(Y1, Y3, Yn+1, Yn+3), y2:(Y2, Y4, Yn+2, Yn+4), 등과 같이 접속된다(실시 형태 8의 경우). 즉, Ydr(152)의 출력 단자에 대하여, n/2개의 배선 y(y1∼yn/2)이 접속된다.

PDP(101)에서는, 전체의 모든 인접하는 D쌍, 즉 각 Y의 세로 방향 상하 양측의 슬릿(정역 슬릿으로 됨)에 의해, 가로 방향의 행(L)이 형성된다. (u, d)를 합한 전체에서 4n행 m열의 2차원 매트릭스가 형성된다. Yu, Yd가 n개(n은 짝수), n=2^b이다(b:Y 출력 핀수). 2n개의 Y와 2n+1개의 X, 합계 4n+1개의 D에 의해, 합계 4n의 L, 홀짝 각각 2n의 L(Lo, Le)이 구성된다. L수(k)=4n이다. 또한 h=2n으로 하면, Y는 h개, X는 h+1개, D는 2h+1개, y는 h/4개, C의 매트릭스는 2h행 m열이 등과 같이 된다.

Ydr(152)은, Y 공통화 접속 구성에 대응하여, (u, d) 각각의 Y 세트 단위의 배선 y에 대하여, 전압 파형:Vy를 독립하여 인가한다. 예를 들면 배선 y1에 인가되는 전압 파형(Vy1)은, 배선 y1에 공통화 접속되어 있는 (Y1, Y3, Yn+1, Yn+3)에 대하여 동일한 전압 파형 (VY1, VY3, VYn+1, VYn+3)으로서 인가된다.

<필드>

도 6에서, 실시 형태에서의 필드(5) 구성을 설명한다. 또한, 이들의 자세한 구성은 구동 방식에 따라서 각종 변형이 가능하고, 본 예에 나타내는 TR(7) 및 TA(8) 내의 구분 등은 일례이다.

PDP(101)의 화면에 대응하는 1개의 필드(F로 나타냄. 프레임이라고도 함)(5)는, 복수의 서브 필드(SF로 나타냄)(6), 예를 들면 「SF1」∼「SF10」의 10개의 SF(6)에 의해 구성된다. 필드(5)는, 예를 들면 60필드/초로 표시된다. SF(6)는, 서스테인 기간(TS)(9)에 관한 가중치 부여가 상이하고, 필드(5)에서 점등시키는 SF(6)를 조합함으로써 계조가 표현된다.

PDP(101)의 구동 방법에서, 시간적인 표시 단위로서, 필드(5) 및 SF(6) 등이 제어된다. 특히 인터레이스 구동 방식을 이용하는 경우에는, 복수의 필드(5)에서의 홀수 필드(Fo)·짝수 필드(Fe) 등을 교대로 상이한 전압 파형으로 구동 표시한다.

SF(6)마다, 리세트 기간(TR)(7), 어드레스 기간(TA)(8), 및 서스테인 기간(TS(9))을 갖는다. TR(7)은, 초기화(벽전하의 균등화)나 어드레싱의 준비 등을 위한 리세트 동작에 대응한 기간이다. TA(8)는, 점등(발광)할 C(점등 대상 C)를 선택하는 방전을 일으켜서 해당 C를 TS(9)에서 방전 가능(또는 불가능)한 상태로 되도록 하는 어드레싱(어드레스 동작)에 대응한 기간이다. 어드레스 동작은, 구체적으로는, 복수의 Y에 대하여 순차적으로 주사 펄스를 인가하고, 그것에 대응하여 A에 어드레스 펄스를 인가하여, X의 전위를 Y와의 사이에서 방전 가능한 전위로 하고, A-Y 간의 방전을 트리거로 하여 X-Y 간에서 방전시킨다. 이에 의해, 원하는 C의 점등(ON)/비점등(OFF)을 선택할 수 있다. TS(9)는, 상기 어드레싱에 의해 상기 점등할 선택된 C만의 X-Y 간에서 표시의 방전(유지 방전)을 발생시키는 서스테인 동작에 대응한 기간이다. 각 SF(6)는, TS(9)에서 X 및 Y에 인가하는 서스테인 펄스에 의한 발광 횟수(TS(9)의 길이)가 상이하다.

또한, SF(6)에서의 TR(7)과 TA(8)는, 이단계의 리세트·어드레스 동작에 의한 구동 제어를 이용하는 경우에서, 제1 기간(전반)과 제2 기간(후반)으로 나누어진다. 즉, TR(7)과 TA(8)는, 제1 리세트 기간 (TR1)(71), 제1 어드레스 기 간(TA1)(81), 제2 리세트 기간(TR2)(72), 및 제2 어드레스 기간(TA2)(82)으로 구성된다.

또한, TR(7)은, 기능적으로 복수의 기간으로 나누어진다. 예를 들면, 어드레스 불능화 동작을 위한 제1 기간(A)과, 주된 리세트 방전을 위한 제2 기간(B)으로 나누어진다. 즉, 제1 리세트 기간(TR1)(71)은, 제1 기간(TR1A)(71A)과 제2 기간(TR1B)(71B)으로 나누어지고, 마찬가지로 제2 리세트 기간(TR2)(72)은, 제1 기간(TR2A)(72A)과 제2 기간(TR2B)(72B)으로 나누어진다.

또한, TR(7)은, 예를 들면, 제1∼제3 기간으로 나누어진다. 상기 리세트 방전을 위한 제2 기간(TR1B)(71B) 및 제2 기간(TR2B)(72B)은, 전반(b)과 후반(c)으로 나누어진다. 즉, 제1 리세트 기간(TR1)(71)은, 어드레스 불능화 동작을 위한 제1 기간(TR1a)(71a)(상기 71A와 마찬가지임), 전반의 제2 기간(TR1b)(71b), 및 후반의 제3 기간(TR1c)(71c)으로 나누어진다. 마찬가지로 제2 리세트 기간(TR2)(72)은, 제1 기간(TR2a)(72a)(상기 72A와 마찬가지임), 제2 기간(TR2b)(72b), 및 제3 기간(TR2c)(72c)으로 나누어진다.

각 제1 기간(71A, 72A, 71a, 72a)은, 복수의 L(내지 슬릿)을 제어 단위로 한 구동 제어에서, 후술되는 어드레스 불능화 동작에 대응한 파형을 인가하기 위한 기간이다. 각 제2 기간(TR1B, TR2B)은, 전단에서의 어드레스 불능화 동작에 대응하여, 주된 리세트 방전(및 비리세트 방전) 동작에 대응한 파형을 인가하기 위한 기간이다. 각 제2 기간(TR1b, TR2b)은, 리세트 동작의 일부를 구성하는, 전하 축적(기입) 동작에 대응한 파형을 인가하기 위한 기간이다. 각 제3 기간(TR1c, TR2c) 은, 리세트 동작의 일부를 구성하는, 전하 조정 동작에 대응한 파형을 인가하기 위한 기간이다.

또한, 표시를 위한 어드레스 방식에는, 기입 어드레스 방식과 소거 어드레스 방식이 있다. 기입 어드레스 방식에서는, TR(7)에서 모든 C를 TS(9)에서 방전 불가능한 상태로 하고, TA(8)에서 점등할 C를 TS(9)에서 방전 가능한 상태로 하는 어드레스 동작을 행하고, TS(9)에 이행한다. 소거 어드레스 방식에서는, TR(7)에서 어드레스 준비로서 모든 C를 TS(9)에서 방전 가능한 상태로 하고, TA(8)에서 비점등의 C를 TS(9)에서 방전 불가능한 상태로 하는 어드레스 동작을 행하고, TS(9)에 이행한다. 본 실시 형태에서는, 기입 어드레스 방식을 이용한다.

또한, D의 역할로서, Y는, TA(72)의 어드레스 동작 시에 주사 펄스를 인가하는 것(어드레스 선택에 이용하는 것)이고, X는, 동 TA(72)의 어드레스 동작 시에 주사 펄스를 인가하지 않는 것이다.

(실시 형태 1)

도 7∼도 11, 도 12, 도 13 등을 참조하여 본 발명의 실시 형태 1을 설명한다. 도 7∼도 11은, 실시 형태 1에서 적용 가능한 Y 접속부(162) 부근의 구성예를 도시한다. 도 12는, 실시 형태 1에서의 구동 제어의 개요로서, 실시 형태 1에서 특징적인 구동 방식에서의 제어 대상(구동 표시 및 방전 대상 등) 및 타이밍을 도시하고 있다. 도 13은, 도 12와 대응한, 실시 형태 1에서의 구동 제어에서 이용하는 전압 파형군의 패턴(p1)을 도시한다.

실시 형태 1에서는, 전제 구성 1에 기초하여, 제1 Y 공통화 접속의 구조(타 입:A)로서 PDP(101)의 전체 D에서의 Y만으로 보아, 인접하는 2개의 Y끼리(예:Y1, Y2)를 세트 단위로 하여 배선 y으로 접속하는 구조이다(도 4 및 도 7의 (a1), 도 8의 (a2), 도 11의 (b1) 등에 대응). 그리고, 이러한 Y 공통화 접속 구조에 대응한 구동의 전압 파형으로서, 예를 들면 도 13에 도시한 패턴(p1)을 Ydr(152)로부터 y(Y)에 인가하는 것이다.

<접속부의 구성예>

도 7∼도 11에서, 실시 형태 1 등에서의, Y 접속부(162)에 관계되는 구성예를 설명한다. 도 7∼도 10은, 회로측(PDP(101) 외부)에서 Y 공통화 접속하는 형태(a1∼a4)이다. 도 11은, PDP(101)측(PDP(101) 내부)에서 Y 공통화 접속하는 형태(b1)이다. 또한, 도 7 및 도 9는, FPCB에서 Y 공통화 접속하는 형태(a1, a3)이다. 도 8 및 도 10은, YdrIC 기판에서 Y 공통화 접속하는 형태(a2, a4)이다. 또한, 도 7, 도 8, 도 11은, 인접하는 2개의 Y마다 배선 y으로 접속하는 예이다. 도 9 및 도 10은, 1개 걸러의 2개의 Y마다 배선 y으로 접속하는 예이다. 실시 형태 1, 3, 5, 6에서는, 예를 들면, (a1)∼(a4) 및 (b1)의 각 구성을 적용할 수 있다. 실시 형태 2, 4, 7, 8에서는, 예를 들면, (a1)∼(a4)의 각 구성을 적용할 수 있다.

우선, 도 7에 도시한 구성예(a1)에서, PDP(101)측에서, 예를 들면 X1∼X5, Y1∼Y4 등의, 특히 X 버스 전극(12) 및 Y 버스 전극(14)의 부분을 도시하고 있다. (1)에서 나타내는 제1 구성의 경우에는, 정 슬릿(Xi-Yi)측에만, 예를 들면 L1∼L4라고 하는 L이 형성되어 있다. (2)에서 나타내는 제2 구성의 경우에는, 정역 슬릿의 양방(Xi-Yi, Yi-Xi+1)에, 예를 들면 L1∼L8 등과 같은 L이 형성되어 있다.

PDP(101)와 접속되는 회로측(접속부를 포함함)에서, 상기 Y 접속부(162)는, FPCB(192) 내지 그 모듈에 의해 구성되어 있다. 또한, 상기 Ydr(152)은, YdrIC(182)를 탑재한 YdrIC 기판(172)으로서 실장되어 있다. PDP(101) 및 Y의 단부 또는 출력 단자부(a)와, YdrIC 기판(172) 및 YdrIC(182)의 단부 내지 출력 단자부(b)는, FPCB(192)의 대응하는 단부와 접속되어 있다.

PDP(101)측에서, 각 Y(예:Y1∼Y4)의 단부(흰 동그라미 표시)가, FPCB(192) 위의 각 배선 y의 부분(도 25의 y1∼y4와 마찬가지임)에 접속되어 있다. 이들 PDP(101)측으로부터의 배선 y는, FPCB(192)내에서, c에 도시한 바와 같이, 인접하는 2개의 Y끼리(Y1과 Y2, Y3과 Y4)에 대응하여 공통화 접속되어 있다. 즉, PDP(101)측으로부터의 배선 y는, 인접하는 2개를 1조로 하여, YdrIC 기판(172)측의 배선 y(예:y1, y2)에 전기적으로 접속되고, YdrIC 기판(172)의 출력 단자(흰 동그라미 표시)(예:1, 2)와 접속되어 있다. 이들을, 도 7에서는, 예를 들면, 배선 y1=y(1, 2), 배선 y2=y(3, 4)로서 나타내고 있다(y의 괄호 내는 공통화 접속 전의 전극 및 배선과의 대응 관계를 나타냄).

다음으로, 도 8에 도시한 구성예(a2)에서, YdrIC 기판(172)의 단부 영역, 바꾸어 말하면 YdrIC 기판(172) 단부와 YdrIC(182) 출력 단자 사이의 영역에서, 인접하는 2개의 배선 y끼리가 공통화 접속되어 있다. FPCB(192) 위의 각 배선 y의 부분(도 25의 y1∼y4와 마찬가지임)은, YdrIC 기판(172) 단부에서, d에 도시한 바와 같이, 인접하는 2개의 Y끼리에 대응하여 공통화 접속되고, 즉, YdrIC(182) 출력 단자에의 배선 y(예:y1, y2)에 전기적으로 접속되어 있다.

다음으로, 도 9에 도시한 구성예(a3)에서, 본 구성에서는, Y 접속부(162)는, 2층(내지 다층) 구조의 FPCB(192B)로 구성된다. 상기 (a1)과 마찬가지로 FPCB(192B) 내에서 2층을 이용하여 Y 공통화 접속한다. 즉, e에 도시한 바와 같이, FPCB(192B)의 표면(내지 제1층)(e1)의 배선과, 이면(내지 제2층)(e2)의 배선을 이용하여, FPCB(192B)의 단부 간에서 배선한다. 1개 걸러 2개의 Y끼리에서 접속하는 경우를 도시하고 있다. 예를 들면, e1에서의 배선 y1=y(1, 3), e2에서의 배선 y2=y(2, 4)로 나타내고 있다

다음으로, 도 10에 도시한 구성예(a4)에서, 본 구성에서는, Ydr(152)은, 다층 배선 구조의 YdrIC 기판(172B)으로 구성된다. 상기 (a2)와 마찬가지로 YdrIC 기판(172B) 내에서 다층(2층)을 이용하여 Y 공통화 접속한다. 즉, f에 도시한 바와 같이, YdrIC 기판(172B) 단부 영역에서, 제1층(f1)의 배선과 제2층(f2)의 배선을 이용하여, FPCB(192)측으로부터의 배선 y의 부분(도 25의 y1∼y4와 마찬가지임)과, YdrIC(182) 출력 단자의 사이에서 배선한다. 예를 들면, f1에서의 배선 y1=y(1, 3), f2에서의 배선 y2=y(2, 4)로 나타내고 있다.

다음으로, 도 11에 도시한 구성예(b1)에서, PDP(101)측에서, PDP(101) 내부의 단부 영역에서, Y(Y 버스 전극(14))끼리를 공통화 접속하는 구조이다. PDP(101) 내부의 단부 영역에서, g에 도시한 바와 같이, 인접하는 2개의 Y끼리(예를 들면 Y1과 Y2)에서, 전기적으로 접속되어 있다. 그리고, 그들 공통화 접속된 Y가, PDP(101)의 단부(흰 동그라미 표시)까지 신장하고, FPCB(192)의 단부와 접속되어 있다. FPCB(192) 및 YdrIC 기판(172)측에서는, Y수에 비교하여 절반수의 배선 y(예:y1, y2)으로 접속되어 있다.

이와 같이, 상기 각 구성 (a1)∼(a4) 및 (b1)에 의해, 제1 구성의 경우에는, 인접하는 2개의 L에 대응하여 공통화 접속되고, 또한, 제2 구성의 경우에는, 인접하는 4개의 L에 대응하여 공통화 접속되고, 제1 및 제2 구성의 각각에서, Y 출력 핀수가 종래의 1/2로 된다.

<구동 제어 (1)>

도 12에서, 실시 형태 1의 구동 제어의 개요를 설명한다. SF(6)의 구동 제어에서의 각 기간의 제어와 각 D, L, y와의 대응 관계를 모식적으로 도시하고 있다. 예로서, PDP(101) 전체 영역에서의 부분적인 제어 단위로서, D:D1∼D9:(X1, Y1, ……, Y4, X5), L:L1∼L4, y:y1, y2에 대하여 도시하고 있다. 본 실시 형태 1에서, 소정의 시간적인 표시 단위, 즉 전체 필드(5)의 전체 SF(6)에 대하여 마찬가지로, 전압 파형군의 패턴(p1)의 적용에 의해 구동 제어한다.

실시 형태 1에서, 전제 구성 1의 PDP(노멀)에서, 예를 들면, L1(X1, Y1), L2(X2, Y2) 등과 같이 L이 배치되고, (Xi-Yi)측만 구동 표시의 대상(정측)으로 되고, (Yi-Xi+1)측은 L이 구성되지 않고 구동 표시의 비대상(역측)으로 된다(공백으로 나타냄). TS(9)에서는, X끼리(X1, X2, ……), Y끼리(Y1, Y2, ……)에서 동상으로 되도록 반복의 서스테인 펄스가 인가된다(비SSP).

또한, 구동 표시 대상(정측)이란, 바꾸어 말하면, TA(8)에서 어드레스 선택 가능한 것 및 어드레스 선택된 C를 TS(9)에서 유지 방전에 의해 점등시키는 것에 대응한다. 임의의 L이 구동 표시 대상(어드레스 선택 가능)으로 되는 경우, 그 L 을 구성하는 복수의 C의 각각이 점등 ON/OFF 선택 가능하게 된다.

Y 공통화 접속 구성으로서, 인접 2Y끼리, 예를 들면, y1:(Y1, Y2), y2:(Y3, Y4) 등과 같이 접속되어 있다. 예를 들면 (Y1, Y2)에 대한 전압 파형을 (VY1, VY2)로 한다. Ydr(152)측으로부터, 배선 y1에 대하여 전압 파형(Vy1)을 인가함으로써, (Y1, Y2)에 동일한 전압 파형(VY1, VY2)이 인가된다.

배선 y 및 복수 L에 대응한 제어 단위로서 보면, 인접하는 2개의 L(예:L1, L2)에 대응하여 1개의 배선 y(예:y1)이 접속되고, 1개의 제어 단위가 구성되어 있다. 예를 들면, 인접하는 L1, L2(X1∼Y2의 4개 내지 다음의 X3까지의 5개)에서 1개의 배선에 대응한 제어 단위가 구성되어 있다. 각 제어 단위에 대하여 마찬가지의 형식의 전압 파형군이 인가된다.

SF(6)는, 어드레스 불능화 동작을 포함하는 이단계의 리세트·어드레스 동작 제어에 대응하여, 전술한 바와 같이 예를 들면 TR1, TA1, TR2, TA2, TS라고 하는 기간을 갖는다. TR1 및 TR2는, 상세하게는, 전술한 바와 같이 제1 기간(a), 제2 기간(b), 및 제3 기간(c)으로 이루어진다. TR1(TR2)은, 다음의 TA1(TA2)에서의 어드레스 방전을 정상적으로 동작시키기 위한 준비 기간이다. 각 기간으로 구획된 각 D 간의 란에서, 동그라미 표시(○)는, 각 기간에 대응한 종류의 방전을 발생시키는 대상인 것을 나타낸다. 엑스 표시(×)는, 특히 동그라미 표시와는 반대로, 방전을 발생시키지 않는 대상인 것을 나타낸다. 삼각 표시(△)는, 리세트 및 어드레스의 일부 또는 전단의 동작으로 되는, 어드레스 불능화 동작의 대상인 것을 나타낸다(Y의 양측 L에서 작용하는 것을 나타내고 있음). 공백은, 구동 표시의 비대 상(비L 내지 역측)인 것을 나타내고 있고, 리세트, 어드레스, 서스테인 등의 각종 방전도 비대상이다.

SF(6)의 구동 제어에서는, 크게는, 우선 TR(7)에서, 각 L에 대하여, 리세트 방전을 위한 펄스(전하 축적 펄스 및 전하 조정 펄스)가 인가되고, 해당 D쌍(슬릿)의 방전 갭(g)에서 리세트 방전이 발생한다. 다음으로 TA(8)에서는, 각 Y{Y1, Y2, ……}에 대하여 타이밍을 어긋나게 하면서 주사 펄스가 인가되고, 대응하는 타이밍으로 A에 어드레스 펄스가 인가됨으로써, 해당 A-Y 간 및 대응하는 Y-X 간에서 어드레스 방전이 발생한다. TS(9)에서는, 각 L에 대하여 서스테인 펄스가 인가되고, X-V 간의 방전 갭(g)에서 유지 방전이 발생하여 점등 대상의 C가 발광한다.

제어 단위의 구동 표시에서, 어드레스 불능화 동작을 이용하여 전후의 이단계의 각 기간에서 별도의 L(예:L1, L2)을 리세트 및 어드레스 동작하고, 그 후의 TS(9)에서 양방의 L(L1, L2)을 동시에 유지 방전시킨다. 실시 형태 1에서는, 배선 y에 공통화 접속된 2개의 Y(Yo, Ye)에 대응한 홀짝 L(Lo, Le)의 한쪽측과 다른쪽측에서, 전후로 나누어 동작시킨다. 예를 들면, 제1 단계(전반)에서 Lo(L1, L3)측을, 제2 단계(후반)에서 Le(L2, L4)측을, 각각 리세트 및 어드레스 동작한다(즉 리세트 및 어드레스 방전을 발생시킴). TA1에서 Lo측, TA2에서 Le측이 등과 같이 전후로 나누어 어드레싱된다.

TR1에서는, TR1A(TR1a)의 어드레스 불능화 동작에서, 어드레스 불능화 동작을 위한 펄스를 y(y1, y2, ……) 및 대응하는 A에 인가한다. 이에 의해, 해당 y(Y 세트 단위)에 대한 2개의 Y에 대응하는 양방의 L(Lo, Le) 및 해당 Y의 양측의 정역 각 슬릿을, 어드레스 방전이 불가능한 전하 상태(어드레스 불능화 상태)로 한다. 즉, 그 후에 리세트 방전을 발생시키는 것 없이는 어드레스 방전이 발생하지 않는 전하 상태로 한다.

계속되는 TR1B에서는, 상기 y에 대한 한쪽측의 Y의 L(예:Lo)에 대해서만, TR1b에서의 전하 기입 및 TR1c에서의 전하 조정에 의한 리세트 방전을 발생시킴으로써, 어드레스 방전이 발생 가능한 전하 상태로 된다. 이 TR1B에서는, y에 대한 다른쪽측의 Y의 L(예:Le)에서는 반응시키지 않고(리세트 방전을 발생시키지 않음), 상기 어드레스 불능화 상태인 그대로 한다.

계속되는 TA1에서는, 전단의 리세트 방전에 의해 어드레스 방전이 발생 가능한 전하 상태로 되어 있는 상기 한쪽측의 Y의 L(Lo)에서만, 어드레스 방전이 발생한다. 각 y(Yo)에 주사 펄스를 위로부터 순차 인가하고, A에 어드레스 펄스를 인가함으로써, Lo측만을 어드레싱한다.

후반의 TR2A, TR2B, TA2에서도, 마찬가지로 어드레스 불능화 동작을 포함하는 리세트 동작을 이용하여, 이번에는 전반과는 반대로, y에 대한 다른쪽측의 Y의 L(Le)에서만 어드레스 방전을 발생시켜서 어드레싱한다. TR2는, TR1의 Lo와 Le를 반대로 한 시퀀스이다. 상기 시퀀스에 의해, 복수의 제어 단위의 모든 L(Lo, Le)의 어드레싱이 완료된다.

마지막으로 TS에서, 각 y의 양방측의 Y의 L(Lo, Le)에서 유지 방전을 행한다. 이들 TR(7), TA(8), TS(9)에서의 정측의 동작과 동시에, 역측(예:Y1-X2, Y2-X3)은, 인접하는 각 전압 파형에서의 어드레스 불능화 동작을 포함하는 각 펄스에 의해, 리세트, 어드레스, 서스테인 등의 동작을 행하지 않도록, 즉 각종 방전을 발생시키지 않도록 하고 있다. 또는, 이들 역측의 D쌍에서는, 정측의 D쌍에서 발생시키는 방전보다도 약한 방전에 멈추도록 한다.

상기 구동 제어를 위해서 각 Y에 인가하는 전압 파형은, 인접하는 2개의 L(Lo, Le), 즉 Y만으로 보아 인접하는 2개의 Y(Yo와 Ye)에서 동일해진다. 따라서, 이들을 전술한 바와 같이 배선 y(예:y1)에 대하여 공통화 접속한 구성으로서, 동일한 전압 파형 Vy(예:Vy1)의 인가에 의해 구동하는 것이다.

또한, 배선 y에 대응한 제어 단위에서의 2개의 L(Lo, Le)에 대한 리세트 및 어드레스 동작의 순서는, 어느 것을 전후로 한 형태도 가능하다. 본 예에서는 Lo측을 앞으로 하고, Le측을 나중으로 하고 있다. 또한, 이단계의 전반과 후반의 TR(7)(TR1A, TR2A)에서의 각 어드레스 불능화 동작은, 전반 후반의 양방에서 행하도록 하는 형태뿐만 아니라, 전반은 생략하여 후반에만 행하도록 하는 형태 등이 가능하다.

또한, 복수의 X에 대해서는, Xo 단위, Xe 단위로, 각각 X군에 대하여 동일한 전압 파형(VXo, VXe)이 인가된다. 전압 파형(VXo, VXe)에 대해서는, 이단계의 리세트 및 어드레스 동작의 제1과 제2 기간에 인가하는 펄스의 전후를 반대로 한 것으로 된다.

<전압 파형 (1)>

도 13에서, 실시 형태 1에서의 전압 파형의 개요를 설명한다. Xdr(151)로부터 X(Xo, Xe)에 인가하는 전압 파형:VX(VXo, VXe), Ydr(152)로부터 Y에 인가하는 전압 파형:VY(VYo, VYe), 즉 Y 세트 단위의 배선 y에 대하여 인가하는 전압 파형:Vy{Vy1, Vy2, ……}, 및 Adr(153)로부터 A(A1∼Am)에 인가하는 전압 파형:VA를 갖는다. 예로서, D(X1, Y1, ……, Y4, X5) 및 (y1, y2)에 대응한, VX{VX1∼VX5}, VY{VY1∼VY4}(Vy1, Vy2에 대응)를 갖는다. 파선의 영역에서, r은, 리세트 방전의 발생을 나타낸다. a는, 어드레스 방전의 발생을 나타낸다. s는, 유지 방전의 발생을 나타낸다. VY에서의 TR1A, TR2A에 대응한 파선 영역은, 어드레스 불능화 동작에서의 A-Y 간의 방전을 나타내고 있다.

제어 단위에서의 이단계의 리세트·어드레스 동작 제어로서, 인접하는 Yo와 Ye에서는, Vy로서 동일한 전압 파형이 인가된다. 또한 Xo 단위, Xe 단위로 동일한 전압 파형이 인가된다. TR1에서 y의 양방의 Y의 L 및 정역 슬릿에서의 어드레스 불능화와, 한쪽측의 Yo의 Lo의 리세트 방전(r)을 행하고, TA1에서 동 Lo에서의 어드레스 방전(a)을 행한다. TR2에서 y의 양방의 Y의 L 및 정역 슬릿에서의 어드레스 불능화와, 다른쪽측의 Ye의 Le의 리세트 방전(r)을 행하고, TA2에서 동 Le에서의 어드레스 방전(a)을 행한다. 그 후, TS에서 그들 양방측의 L(Lo, Le)을 동시에 표시의 방전(s)에 의해 표시한다.

이하는, y에 대응한 제어 단위의 구동 제어에 관한 설명이다. 우선, TR1A에서, VA, VY(Vy)에 나타내는 바와 같이, A에 방형 펄스(31)를, y의 인접하는 2개의 Y에 마이너스의 둔파 펄스(51)를, 각각 인가한다. VX에서는 기준 전위(0V)이다. 이에 의해, A로부터 Y를 향하여 방전(어드레스 불능화를 위한 방전)을 발생시키고, Y 위에 벽전하를 형성한다. 이에 의해, Xo-Yo 간(Lo)과 Xe-Ye 간(Le)의 모든 L, 및 그들의 역 슬릿을, 초기화(리세트)를 위한 방전(r)을 발생시키지 않는 한 다음의 TA(8)에서 어드레스용의 방전(a)이 발생하지 않는 전하 상태로 한다. 이러한 동작을 「어드레스 불능화」라고 정의하고 있다.

다음으로, TR1B에서, Xo-Yo 간(Lo)에서 방전(r)을 발생시켜서, Lo만을 초기화(리세트)하고, 그 Lo를 어드레싱 가능한 상태로 한다. 다음으로, TA1에서, Xo-Yo 간(Lo)에서 방전(a)을 발생시키고, Lo의 어드레싱을 행한다.

다음으로, TR1A와 마찬가지로, TR2A에서, A로부터 y의 인접하는 2개의 Y를 향하여 방전을 발생시키고, Y 위에 벽전하를 형성한다. 이에 의해, Xo-Yo 간(Lo)과 Xe-Ye 간(Le)의 모든 L, 및 그들의 역 슬릿을, 어드레스 불능화 상태로 한다. 다음으로, TR2B에서, 이번에는 Xe-Ye 간(Le)에 방전(r)을 발생시키고, Le만을 초기화하여 어드레싱 가능한 상태로 한다. 다음으로, TA2에서, Xe-Ye 간(Le)에서 방전(a)을 발생시키고, Le의 어드레싱을 행한다.

그리고, TS(9)에서의 서스테인 동작에서, 첫째로, 각 Y로부터 1개 상측의 X를 향하여 전압(서스테인 펄스)을 인가하여, Yo-Xo(Lo) 및 Ye-Xe(Le)의 점등 대상 C에서 표시의 방전(s)을 발생시키고, 계속해서 둘째로, 이번에는 역 극성에 해당 X로부터 Y를 향하여 전압(서스테인 펄스)을 인가하여 마찬가지로 해당 L의 C에서 표시의 방전(s)을 발생시키고, 이들을 이후 마찬가지로 반복한다. 이에 의해, 모든 L(Lo, Le)을 동시에 구동 표시한다.

여기서, 상기 TR2A에서는, 이하의 조건을 충족시키도록 한다. 조건 1로서, 전반(TA1)에 어드레스 방전(a)한 C(점등 대상 C)의 전하를 소거하지 않고 그대로 유지하여, 그 후의 표시의 방전(s)에 이용할 수 있게 한다. 조건 2로서, 전반(TA1)에 어드레스 방전(a)하지 않은 C(비점등 대상 C)를, 후반(TA2)에서 방전이 발생하지 않는 전하 상태로 한다. 조건 3으로서, 전반(TA1)에 어드레스 방전(a)하지 않은 C(비점등 대상 C)에 대하여, 표시의 방전(s) 시에 방전이 발생하는 만큼의 전하를 축적하지 않는다. 이들의 조건 1∼3은, 전반(TA1)과 후반(TA2)의 어드레싱의 최초(TR1A, TR2A)에, 어드레스 불능화를 위한 펄스로서, 어드레싱 시의 펄스와 동일 극성·동 전압의 경사 펄스를 A-Y 간에 인가함으로써 실현된다. 마이너스의 둔파 펄스(51, 55)와 주사 펄스(54, 58)는, 모두 마이너스 극성에서 동 전압(v4)의 펄스이다. 또한, 조건 1∼3을 충족시키면, TR2A에서 Y에 인가하는 전압 파형은, 둔파일 필요는 없고, 예를 들면, A-Y 간에 세폭 펄스를 인가하여도 된다.

상기 각 전압 파형을 구성하는 펄스의 상세 내용에 대하여 설명한다. 우선, VA에서, 플러스의 방형파 펄스(31, 34)(전압:v0), 어드레스 펄스(33, 36)(전압:v0)를 갖는다. 또한, 32, 35, 37, 41, 45, 47, 48, 61, 63, 64, 65 등은 기준 전위(0V)이다.

VXo에서, 차례로, 마이너스의 둔파 펄스(42)(하한 전압:v1), 플러스의 방형파 펄스(43, 44)(전압:v2), 플러스의 방형파 펄스(46)(전압:v3), 및 서스테인 펄스(49)(전압:v3)를 갖는다. VXe에서, 차례로, 플러스의 방형파 펄스(62)(전압:v3), 마이너스의 둔파 펄스(66)(하한 전압:v1), 플러스의 방형파 펄스(67, 68)(전압:v2), 및 서스테인 펄스(49)(전압:v3)를 갖는다.

Vy 즉 VYo 및 VYe에서, 차례로, 마이너스의 둔파 펄스(51)(하한 전압:v4), 플러스의 둔파 펄스(52)(상한 전압:v5), 마이너스의 둔파 펄스(53)(하한 전압:v4), 주사 펄스(54)(하한 전압:v4), 마이너스의 둔파 펄스(55)(하한 전압:v4), 플러스의 둔파 펄스(56)(상한 전압:v5), 마이너스의 둔파 펄스(57)(하한 전압:v4), 주사 펄스(58)(하한 전압:v4), 및 서스테인 펄스(59)(전압:v3)를 갖는다.

TR1의 TR1a(Lo 및 Le 및 역측의 어드레스 불능화 동작)에서, 어드레스 불능화를 위한 펄스로서 A에 플러스의 방형파 펄스(31)와 Yo에 마이너스의 둔파 펄스(51)가 인가되고, Xo 및 Xe에서는 0V이다. 펄스(31, 51)가 인가된 상태는, 어드레스 동작 시에 A-Y 간에 인가되는 전압 상태와 동일하기 때문에, TR1a의 뒤는 어드레스 방전이 발생하지 않는 전하 상태로 된다.

TR1B의 전반의 TR1b(Lo의 전하 기입 동작)에서, Xo에 마이너스의 둔파 펄스(42), Yo에 플러스의 둔파 펄스(52), Xe에 플러스의 방형파 펄스(62)가 인가되고, A에서는 0V이다. 여기에서, Xo는 Yo와 역 극성이고, Xe는 Yo와 동일 극성이기 때문에, Xo측에만 전하 기입된다.

TR1B의 후반의 TR1c(Lo의 전하 조정 동작)에서, Xo에 플러스의 방형파 펄스(43), Yo에 마이너스의 둔파 펄스(53)가 인가되고, A 및 Xe는 0V이다. Xo측에서, TR1b에서 기입된 전하가, 펄스(43, 53)에 의해 조정되고, 어드레싱에 알맞은 전하 상태로 된다. Xe측은, TR1b에서 기입되어 있지 않기 때문에, 여기에서는 반응하지 않는다.

TA1(Lo의 어드레스 동작)에서, A에 어드레스 펄스(33), Xo에 플러스의 방형파 펄스(44), Yo에 주사 펄스(54)가 인가되고, Xe에서는 0V이다. 이에 의해 Lo가 어드레싱된다.

TR2는, TR1의 VXo와 VXe를 교체한 파형으로 되고, TR1시와 마찬가지로 TR2a(Lo 및 Le 및 역측의 어드레스 불능화 동작), TR2b(Le의 전하 기입 동작), 및 TR2c(Le의 전하 조정 동작)에 의해, Le측만을 어드레스 동작이 가능한 상태로 한다.

TA2(Le의 어드레스 동작)에서, A에 어드레스 펄스(36), Ye에 주사 펄스(58), Xe에 플러스의 방형파 펄스(68)가 인가되고, Xo에서는 0V이다. 이에 의해 Le가 어드레싱된다.

TS(Lo 및 Le의 서스테인 동작)에서, Xo에 서스테인 펄스(49), Yo에 서스테인 펄스(59), Xe에 서스테인 펄스(69), Ye에 서스테인 펄스(59)가, 정측의 X-Y 간에서 극성을 교대로 반복하여 인가되고, 이들에 의해 유지 방전이 행해지고, Lo 및 Le의 점등 대상 C에서 발광한다.

이상, 실시 형태 1에 따르면, Y 출력 핀수가 전제 구성 1에 비교하여 k로부터 k/2로 절반으로 삭감된다.

(실시 형태 2)

다음으로, 도 14, 도 15 등을 참조하여 본 발명의 실시 형태 2를 설명한다. 도 14는, 실시 형태 2에서의 구동 제어의 개요를 도시한다. 도 15는, 도 14와 대응한 실시 형태 2에서의 구동 제어의 전압 파형군의 패턴(p2)을 도시한다. 실시 형태 2에서는, 전제 구성 2에 기초하여, 제2 Y 공통화 접속 구조(타입:B)로서, 전체 D에서의 Y만으로 보아, 1개 걸러 인접하는 2개(홀짝 중 어느 하나)의 Y끼리 (예:Y1, Y3)를 세트 단위로 하여 배선 y으로 접속하는 구조이다(도 9의 (a3), 도 10의 (a4) 등에 대응). 그리고, 대응하는 전압 파형으로서, 예를 들면 도 15에 도시한 패턴(p2)을 적용한다.

<구동 제어 (2)>

도 14에서, 실시 형태 2에서는, 전제 구성 2의 PDP(노멀)에서, TS(9)에서는, X, Y에서, 역 슬릿(구동 표시의 비대상)측의 인접하는 D끼리에서 동상으로 되도록 반복의 서스테인 펄스가 인가된다(SSP). 즉, 예를 들면, Y1-X2에서 동상, Y2-X3에서 동상이 등과 같이 인가된다. Y만으로 보면, Yo끼리, Ye끼리에서, 각각 동상이다.

본 실시 형태 2에서, SF(6)에 대하여, 패턴(p2)의 적용에 의해 구동 제어한다. 실시 형태 1과 마찬가지로, 어드레스 불능화 동작을 이용하여 전후의 이단계에서 별도의 L(예:L1, L3)을 리세트 및 어드레스 동작하고, 그 후의 TS(9)에서 양방의 L을 동시에 유지 방전시킨다.

Y 공통화 접속 구성으로서, Y만으로 보아 1개 걸러의 2개의 Y끼리, 예를 들면, y1:(Y1, Y3), y2:(Y2, Y4)라고 한 바와 같은 대응 관계로 접속된다. 예를 들면 Ydr(152)측으로부터, 배선 y1에 대하여 전압 파형(Vy1)을 인가함으로써, (Y1, Y3)에 대한 동일한 전압 파형(VY1, VY3)이 인가된다. 배선 y 및 복수 L에 대응한 제어 단위로서 보면, 홀짝 중 어느 하나의 1개 걸러의 2개의 L(예:L1, L3)에 대응하여 1개의 배선 y(예:y1)이 접속되고, 1개의 제어 단위가 구성되어 있다. 각 제어 단위에 대하여 동일한 형식의 전압 파형군이 인가된다.

제어 단위의 이단계의 리세트·어드레스 동작 제어에 대응하여, 전후에서 별도의 동작시키는 대상으로 되는 한쪽측을 a, 다른쪽측을 b로 한다. y(yi)에서의 2개의 Y에서의 한쪽측(Yi)을 Ya{Y1, Y2, Y5, Y6, ……}, 다른쪽측(Yi+2)을 Yb{Y3, Y4, Y7, Y8, ……}로 한다. 대응하는 2L의 한쪽측을 Lo{L1, L2, L5, L6, …}, 다른쪽측을 Lb{L3, L4, L7, L8, …}로 한다.

또한, X에 대해서는, Ya에 대응한 X 단위(Xa라고 함){X1, X2, X5, X6, ……}, Yb에 대응한 X 단위(Xb라고 함){X3, X4, X7, X8, ……}로, 각각 마찬가지의 전압 파형(VXa, VXb)이 인가된다. 단, VXa, VXb는, SSP에 대응하여 TS(9)에서의 서스테인 펄스의 극성이 상이하다. 전압 파형(VXa, VXb)에 대해서는, 이단계의 제어의 제1과 제2 기간의 펄스를 반대로 한 것으로 된다.

제어 단위의 구동 표시에서, 이단계의 각 기간에서, 각 y에서의 2개의 Y에 대응한 L의 한쪽측(Lo)과 다른쪽측(Lb)에서, 어드레스 불능화 동작을 포함하는 리세트 및 어드레스 동작을, 시간적으로 전후로 나누어서 동작시킨다. 이들과 마찬가지로, 역 슬릿측(예:Y1-X2, Y2-X3)은, 어드레스 불능화 동작을 포함하는 전압 파형에 의해, 동작시키지 않는다.

TR1, TA1에서는, 어드레스 불능화 후에 한쪽측(La)만 리세트 방전 및 어드레스 방전을 발생시킴으로써 전반의 어드레싱을 행한다. TR2, TA2에서는, 어드레스 불능화 후에 다른쪽측(Lb)만 리세트 방전 및 어드레스 방전을 발생시킴으로써 후반의 어드레싱을 행한다. 그리고, TS(9)에서, 어드레싱된 양방측의 L(La, Lb)에서 유지 방전을 발생시킨다. TR1A에서는, 어드레스 불능화를 위한 펄스를 Y(y) 및 A 에 인가함으로써, y의 양방측의 L 및 정역 슬릿을, 어드레스 불능화 상태로 한다. 계속되는 TR1B에서는, 한쪽의 La에서 리세트 방전을 발생시킴으로써, 어드레스 방전이 발생 가능한 전하 상태로 된다. 계속되는 TA1에서는, 한쪽의 La에서만 어드레스 방전이 발생한다. TR2A, TR2B, TA2에서도 마찬가지로, 이번에는 다른쪽측의 Lb에서만 어드레스 방전을 발생시킨다. 마지막으로 TS에서, 양방의 L에서 유지 방전이 이루어진다.

상기 구동 제어를 위해서 각 Y에 인가하는 전압 파형은, Y만으로 보아 1개 걸러의 2개의 Y(예:Y1과 Y3)에서 동일해진다. 따라서, 이들을 배선 y(예:y1)에 대하여 공통화 접속한 구성으로서, 동일한 전압 파형(예:Vy1)의 인가에 의해 구동하는 것이다.

<전압 파형 (2)>

도 15에서, 실시 형태 2에서는, 실시 형태 1과 마찬가지로, 드라이버로부터 (X, Y, A)에 인가하는 각 전압 파형 {VX(VXa, VXb), Vy(VY), VA}를 갖는다. 특히, Ydr(152)로부터 Y(Ya, Yb)에 인가하는 전압 파형(VYa, VYb), 즉 Y 세트 단위의 배선 y에 대하여 인가하는 전압 파형 Vy을 갖는다.

제어 단위에서의 이단계의 리세트·어드레스 동작 제어로서, y에 대한 Ya와 Yb에서는, Vy로서 동일한 전압 파형이 인가된다. TR1에서 양방측의 L(La, Lb) 및 정역 슬릿에서의 어드레스 불능화와, 한쪽측(La)의 리세트 방전(r)을 행하고, TA1에서 동 La의 어드레스 방전(a)을 행한다. TR2에서 양방측의 L(La, Lb) 및 정역 슬릿에서의 어드레스 불능화와, 다른쪽측(Lb)의 리세트 방전(r)을 행하고, TA2에서 동 Lb에서의 어드레스 방전(a)을 행한다. 그리고, 그 후, TS(9)에서 그들의 양방측의 L(La, Lb)을 동시에 표시의 방전(s)에 의해 표시한다. 각 파형의 상세 내용은 실시 형태 1과 마찬가지이다.

또한, 구동 방식으로서는, 2L 단위(예:L1, L2)로 인접하는 제어 단위(예:(L1, L2)와 (L3, L4))를 대상으로 하여, 이단계의 리세트 및 어드레스의 구동 제어로, 한쪽측의 2L 단위(L1, L2)를 먼저 동작시키고, 다른쪽측의 2L 단위(L3, L4)를 나중에 동작시키고, 그 후, 양방의 2L 단위를 동시에 서스테인 동작시킴으로써도 파악할 수 있다.

이상, 실시 형태 2에 따르면, Y 출력 핀수가 전제 구성 2에 비교하여 k로부터 k/2로 절반으로 삭감된다.

(실시 형태 3)

다음으로, 도 16 등을 참조하여 본 발명의 실시 형태 3을 설명한다. 도 16은, 실시 형태 3에서의 구동 제어의 개요를 도시한다. 실시 형태 3은, 실시 형태 1과 비교하여 이중 A 구성인 것이 상이하다. 실시 형태 3에서는, 전제 구성 3에 기초하여, 제3 Y 공통화 접속 구조(타입:C)로서, 전체 D에서, 상측 영역(u)의 Y만으로 보아 인접하는 2개의 Y끼리(예:Y1, Y2)와, 그것과 대응하는 위치에서 하측 영역(d)의 Y만으로 보아 인접하는 2개의 Y끼리(예:Yn+1, Yn+2)의 합계 4개를 세트 단위로 하여 배선 y으로 접속하는 구조이다. 본 구조 (C)는, (u, d)에 대한 상기 구조 (A)와의 조합이다. 그리고, 대응하는 전압 파형으로서, 실시 형태 1과 마찬가지의 패턴(p1)을 (u, d)에서 동일하게 적용한다.

<구동 제어 (3)>

도 16에서, 예로서, (u, d) 각각의 최초의 복수개분, 즉 D(X1, Y1, ……, Y4, X5), D(Xn+1, Yn+1, ……, Yn+4, Xn+5), L(L1∼L4, Ln+1∼Ln+4), y1, y2에 대하여 도시하고 있다. 구동 파형의 상세 내용은, (u, d) 각각에서 실시 형태 1의 p1과 마찬가지의 반복으로 된다. TS(9)에서는, 비SSP를 이용한다. Au, Ad에 대해서는 상기 VA와 마찬가지의 전압 파형:VAu, VAd를 인가한다.

또한, 전제 구성 3의 PDP(노멀)에서, 이중 A 구성과 대응하여, 상하 영역(u, d)의 각 D(X, Y)는, L수(k)를 이용하여, 이하와 같이 나타내어진다. 우선, u에서, n개의 X{X1, ……, Xn}, n개의 Y{Y1, ……, Yn}가 순차적으로 반복 배열되고, L{L1, ……, Ln}(Lu라고 함)이 구성되어 있다. 또한, d에서, n개의 X{Xn+1, ……, X2n}, n개의 Y{Yn+1, ……, Y2n}가 순차적으로 반복 배열되고, L{Ln+1, ……, L2n}(Ld라고 함)이 구성되어 있다. 전체에서는, h=2n개의 X 및 Y(2h개의 D), k=h의 L을 갖는다.

Y 공통화 접속으로서, (u, d) 각각에서 인접하는 2개의 Y끼리, 합계 4개의 Y가, 배선 y에 공통화 접속된다. 그 때문에, n/2개의 y(y1, ……, yn/2)가 구성된다. 예를 들면 y1:(Y1, Y2, Yn+1, Yn+2)가 1개의 제어 단위로 된다. 각 제어 단위에 대하여 마찬가지의 형식의 전압 파형군이 인가된다. 또한, X에 대해서는, 실시 형태 1과 마찬가지로, (u, d)에 걸친 Xo 단위, Xe 단위의 각각에서, 동일한 전압 파형(VXo, VXe)이 인가된다.

제어 단위의 구동 표시에서, 어드레스 불능화 동작을 이용한 이단계의 제어 에서의 전후의 각 기간에서, (u, d) 각각의 홀짝의 L(Lo, Le)의 한쪽측(예:L1, Ln+1)과 다른쪽측(예:L2, Ln+2)을 나누어 리세트 및 어드레스 동작시키고, 그 후의 TS에서 양방측(Lo, Le)을 동시에 유지 방전시킨다. 이들과 마찬가지로, 그들의 역측은, 어드레스 불능화 동작을 포함하는 전압 파형에 의해, 동작시키지 않는다.

이상, 실시 형태 3에 따르면, Y 출력 핀수가 전제 구성 2에 비교하여 k로부터 k/4로 1/4로 삭감된다.

(실시 형태 4)

다음으로, 도 17 등을 참조하여 본 발명의 실시 형태 4를 설명한다. 도 17은, 실시 형태 4에서의 구동 제어의 개요를 도시한다. 실시 형태 4는, 실시 형태 2와 비교하여 이중 A 구성인 것이 상이하다. 본 형태에서는, 특히 회로측에서의 접속부 구조 (a1∼a4)를 적용한다. 실시 형태 4에서는, 전제 구성 4에 기초하여, 제4 Y 공통화 접속 구조(타입:D)로서, 전체 D에서, u측의 Y만으로 보아 1개 걸러의 2개의 Y끼리(예:Y1, Y3)와, 그것과 대응하는 위치에서 d측의 Y만으로 보아 1개 걸러의 2개의 Y끼리(예:Yn+1, Yn+3)의 합계 4개를 세트 단위로서 배선 y으로 접속하는 구조이다. 본 구조 (D)는, (u, d)에 대한 상기 구조 (B)와의 조합이다. 그리고, 대응하는 전압 파형으로서, 실시 형태 2와 마찬가지의 패턴(p2)을 (u, d)에서 동일하게 적용한다.

<구동 제어 (4)>

도 17에서, 예로서, 도 16과 마찬가지로 (u, d) 각각의 최초의 복수개분에 대하여 도시하고 있다. 구동 파형의 상세 내용은, (u, d) 각각에서 실시 형태 2의 패턴(p2)과 마찬가지의 반복으로 된다. TS(9)에서는, 실시 형태 3과는 달리, SSP를 이용한다.

전제 구성 4의 PDP(노멀)에서, 전제 구성 3과 마찬가지로, 상하 영역(u, d)의 각각에서, n개의 X, n개의 Y가 순차적으로 반복 배열되고, Lu 및 Ld가 구성되어 있다. TS(9)에서는, X, Y에서, 역 슬릿의 D끼리에서 동상으로 되도록 반복의 서스테인 펄스가 인가된다(SSP). Y만으로 보면, Yo끼리, Ye끼리에서 각각 동상이다.

Y 공통화 접속 구조로서, n/2개의 y(y1, ……, yn/2)가 구성된다. 예를 들면 y1:(Y1, Y3, Yn+1, Yn+3)이 1개의 제어 단위로 된다. 각 제어 단위에 대하여 마찬가지의 형식의 전압 파형군이 인가된다. 또한, X에 대해서는, 실시 형태 2와 마찬가지로, (u, d)에 걸친 Va, Yb와 대응한 Xa 단위, Xb 단위의 각각에서, 마찬가지의 전압 파형(VXa, VXb)이 인가된다. 단, VXa, VXb는, SSP에 대응하여 TS(9)에서의 서스테인 펄스의 극성이 상이하다.

제어 단위의 구동 표시에서, 어드레스 불능화 동작을 이용한 이단계의 제어에서의 전후의 각 기간에서, (u, d) 각각의 Ya, Yb 대응의 L(La, Lb)의 한쪽측(예: L1, Ln+1)과 다른쪽측(예:L3, Ln+3)을 나누어 리세트 및 어드레스 동작시키고, 그 후의 TS에서 양방측(La, Lb)을 동시에 유지 방전시킨다. 이들과 마찬가지로, 그들의 역측은, 어드레스 불능화 동작을 포함하는 전압 파형에 의해, 동작시키지 않는다.

상기 구동 제어를 위해서 각 Y에 인가하는 전압 파형은, (u, d) 각각의 1개 걸러의 2개의 L(La, Lb)에 대응하는 각 Y(예:Y1, Y3, Yn+1, Yn+3)에서 동일해진다. 따라서, 이들을 배선 y(예:y1)에 대하여 공통화 접속한 구성으로서, 동일한 전압 파형(예:Vy1)의 인가에 의해 구동하는 것이다.

이상, 실시 형태 4에 따르면, Y 출력 핀수가 전제 구성 4에 비교하여 k로부터 k/4로 1/4로 삭감된다.

(실시 형태 5)

다음으로, 도 18 등을 참조하여 본 발명의 실시 형태 5를 설명한다. 도 18은, 실시 형태 5에서의 구동 제어의 개요를 도시한다. 도 19는, 도 18과 대응한, 실시 형태 5에서의 구동 제어의 전압 파형군의 패턴(p3)을 도시한다. 실시 형태 5는, 실시 형태 1과 비교하여 X, Y 반전 반복 및 SSP의 구성인 것이 상이하다. 실시 형태 5에서는, 전제 구성 5에 기초하여, 실시 형태 1과 마찬가지의 Y 공통화 접속 구조 (A)로 하고, 대응하는 전압 파형으로서 p3을 적용한다. X, Y 반전 반복 구성에 대응하여, 역 슬릿측에서 인접하는 Y끼리가 공통화 접속된다.

<구동 제어 (5)>

도 18에서, SF(6)에 대하여 마찬가지로, 전압 파형군의 패턴(p3)의 적용에 의해 구동 제어한다. 실시 형태 5에서, 전제 구성 5의 PDP(노멀)에서, 예를 들면, L1(X1, Y1), L2(Y2, X2) 등과 같이 D(X, Y)의 반전 반복에 의한 L이 배치되고, (Xo-Yo) 및 (Ye-Xe)측만 구동 표시의 대상으로 되고, 그 역측은 L이 구성되지 않고 구동 표시의 비대상으로 된다. TS(9)에서는, X끼리, Y끼리에서 각각 동상으로 되도록 반복의 서스테인 펄스가 인가된다(SSP).

Y 공통화 접속 구성으로서, Y만으로 보아, 역 슬릿에서 인접하는 2개의 Y끼 리가 배선 y에 대하여 접속되어 있다. 예를 들면, y1:(Y1, Y2), y2:(Y3, Y4) 등과 같이 접속되어 있다. 제어 단위로서 보면, 인접하는 2개의 L(예:L1, L2)에 대응하여 1개의 배선 y(예:y1)이 접속되고, 1개의 제어 단위가 구성되어 있다. 각 제어 단위에 대하여 마찬가지의 형식의 전압 파형군이 인가된다. 또한, X에 대해서는, Xo 단위, Xe 단위로, 각각 동일한 전압 파형(VXo, VXe)이 인가된다.

제어 단위의 구동 표시에서, 이단계의 각 기간에서, 홀짝의 L(Lo, Le)의 한쪽측과 다른쪽측에서, 리세트 및 어드레스 동작을 나누어 동작시킨다. 예를 들면, 전반에서 Lo측, 후반에서 Le측을 각각 동작시킨다. 이들과 마찬가지로, 역측(예:Y1-Y2, X2-X3)은, 어드레스 불능화 동작을 포함하는 전압 파형에 의해, 동작시키지 않는다.

TR1A에서는, 어드레스 불능화를 위한 펄스를 Y(y) 및 A에 인가함으로써, y의 양방측의 Y의 L(Lo, Le) 및 역 슬릿(예:Y1-Y2)을, 어드레스 불능화 상태로 한다. 계속되는 TR1B에서, 한쪽측의 Lo에서 리세트 방전을 발생시키고, 계속되는 TA1에서, 동 Lo에서만 어드레스 방전이 발생한다. TR2A, TR2B, TA2에서도 마찬가지로, 이번에는 다른쪽측의 L(Le)에서만 리세트 방전 및 어드레스 방전을 발생시킨다. 마지막으로 TS에서, 양방측의 L(Lo, Le)에서 유지 방전이 이루어진다.

상기 구동 제어를 위해서 각 Y에 인가하는 전압 파형은, Y만으로 보아 인접하는 2개의 Y(Yo와 Ye)에서 동일해진다. 따라서, 이들을 배선 y(예:y1)에 대하여 공통화 접속한 구성으로서, 동일한 전압 파형(예:Vy1)의 인가에 의해 구동하는 것이다.

<전압 파형 (5)>

도 19에서, 실시 형태 1과 마찬가지로, 각 전압 파형:{VX, VY(Vy), VA}를 갖는다. 제어 단위마다 마찬가지의 전압 파형군을 반복하여 인가하면 된다. 이단계의 리세트·어드레스 동작 제어로서, 인접하는 VYo와 VYe에서는, Vy로서 동일한 전압 파형을 인가한다. 또한 VXo 단위, VXe 단위로, 동일한 전압 파형을 인가한다. TR1에서 각 L(Lo, Le) 및 역측에서의 어드레스 불능화와, 한쪽측(Lo)의 리세트 방전(r)을 행하고, TA1에서 동 Lo에서의 어드레스 방전(a)을 행한다. 다음으로, TR2에서 각 L(Lo, Le) 및 역측에서의 어드레스 불능화와, 다른쪽측(Le)의 리세트 방전(r)을 행하고, TA2에서 동 Le에서의 어드레스 방전(a)을 행한다. 그 후, TS(9)에서 그들의 양방측의 L(Lo, Le)을 동시에 표시의 방전(s)에 의해 표시한다.

이상, 실시 형태 5에 따르면, Y 출력 핀수가 전제 구성 5에 비교하여 k로부터 k/2으로 절반으로 삭감된다.

(실시 형태 6)

다음으로, 도 20 등을 참조하여 본 발명의 실시 형태 6을 설명한다. 도 20은 실시 형태 6에서의 구동 제어의 개요를 도시한다. 실시 형태 6은, 실시 형태 5와 비교하여 이중 A 구성 및 Y 공통화 접속 구조 (C)인 것이 상이하다. 실시 형태 6에서는, 전제 구성 6에 기초하여, 실시 형태 3과 마찬가지의 Y 공통화 접속 구조 (C)로 하고, 대응하는 전압 파형으로서, 실시 형태 5와 마찬가지의 패턴(p3)을 (u, d)에서 동일하게 적용한다.

<구동 제어 (6)>

도 20에서, 예로서 (u, d) 각각의 최초의 복수개분에 대하여 도시하고 있다. 구동 파형의 상세 내용은, (u, d) 각각에서 실시 형태 5의 p3과 마찬가지의 반복으로 된다. SF(6)에 대하여 마찬가지로, 전압 파형군의 패턴(p3)의 적용에 의해 구동 제어한다.

실시 형태 6에서, 전제 구성 6의 PDP(노멀)에서, (u, d) 각각에서, D(X, Y)의 반전 반복에 의한 L이 배치되어 있다. TS(9)에서는, X끼리, Y끼리에서 각각 동상으로 되도록 반복의 서스테인 펄스가 인가된다(SSP).

Y 공통화 접속으로서, (u, d) 각각에서 인접하는 2개의 Y끼리, 합계 4개의 Y가, 배선 y에 공통화 접속된다. 그 때문에, n/2개의 y(y1, ……, yn/2)가 구성된다. 예를 들면 (Y1, Y2, Yn+1, Yn+2)의 4개가 Y 세트 단위를 구성한다. (u, d)에서의 합계 4L에 대응하여 제어 단위가 구성되어 있다. 각 제어 단위에 대하여 마찬가지의 형식의 전압 파형군이 인가된다. 또한, X에 대해서는, 실시 형태 5와 마찬가지로, (u, d)에 걸친 Xo 단위, Xe 단위의 각각에서, 동일한 전압 파형(VXo, VXe)이 인가된다.

제어 단위의 구동 표시에서, 이단계의 각 기간에서, 홀짝의 L(Lo, Le)의 한쪽측(예:L1, Ln+1)과 다른쪽측(예:L2, Ln+2)을 나누어 리세트 및 어드레스 동작시킨다. 그 후의 TS에서 양방을 동시에 유지 방전시킨다. 역측(예:Y1-Y2, X2-X3, Yn+1-Yn+2, Xn+2-Xn+3)은, 어드레스 불능화 동작을 포함하는 전압 파형에 의해, 동작시키지 않는다.

상기 구동 제어를 위해서 각 Y에 인가하는 전압 파형은, (u, d) 각각에서 인 접하는 2개의 Y(Yo와 Ye)에 의한 합계 4개로 동일해진다. 따라서, 이들을 배선 y에 대하여 공통화 접속한 구성으로서, 동일한 전압 파형의 인가에 의해 구동하는 것이다.

이상, 실시 형태 6에 따르면, Y 출력 핀수가 전제 구성 2에 비교하여 k로부터 k/4로 1/4로 삭감된다.

(실시 형태 7)

도 21 등을 참조하여 본 발명의 실시 형태 7을 설명한다. 도 21은, 실시 형태 7에서의 구동 제어의 개요를 도시하고 있다. 도 22 및 도 23은, 도 21과 대응한, 실시 형태 7에서의 구동 제어의 전압 파형군의 패턴(p4, p5)을 도시한다. 실시 형태 7은, 실시 형태 2에 비교하여 제2 구성인 것이 상이하다. 실시 형태 7에서는, 전제 구성 7에 기초하여, 실시 형태 2와 마찬가지의 Y 공통화 접속 구조 (B)로 하고, 대응하는 전압 파형으로서, 도 22 및 도 23에 도시한 패턴(p4, p5)을 적용한다.

<구동 제어 (7)>

도 21에서, 전제 구성 7의 PDP(ALIS 및 인터레이스 구동 방식)에서, X, Y 교대 배치, 단일 A 구성, SSP의 구성이다. 실시 형태 7에서는, 전제 구성 7의 인터레이스 구동 방식과 마찬가지로, 홀수 필드(Fo)와 짝수 필드(Fe)로, 홀짝의 L(Lo, Le)을 교대로 구동 표시한다.

실시 형태 7에서, 전제 구성 7의 PDP에서, 예를 들면, L1(X1, Y1), L2(Y1, X2), L3(X2, Y2), L4(Y2, X3)이라고 하는 바와 같이, 모든 인접하는 D(X, Y)의 쌍 에 의한 L(Lo, Le)이 구성되어 있다.

Y 공통화 접속 구성으로서, Y만으로 보아 1개 걸러의 2개의 Y끼리, 예를 들면, y1:(Y1, Y3), y2:(Y2, Y4)라고 한 바와 같은 대응 관계로 접속되어 있다. 예를 들면 Ydr(152)측으로부터 배선 y1에 대하여 전압 파형(Vy1)을 인가함으로써, (Y1, Y3)에 대한 동일한 전압 파형(VY1, VY3)이 인가된다.

제어 단위로서 보면, 1개 걸러의 2개의 Y(예:Y1, Y3)에 대응한 L(예:L1, L2, L5, L6)에 대응하여 1개의 배선 y(예:y1)이 접속되고, 1개의 제어 단위가 구성되어 있다. 또한, 인접하는 2개의 배선(예:y1, y2)에 대응하여, 8L 단위로 제어 단위가 구성되어 있다. 다른 영역에 대해서도 마찬가지의 형식으로 전압 파형군을 인가하면 된다. 또한, X에 대해서는, 예를 들면 (X1, X2, X3, X4)의 4종류에 대응한 X군에 대하여 각각 마찬가지의 전압 파형이 인가된다.

인터레이스 구동 방식으로서, 필드(5)마다, L(Lo, Le)이 교대로 구동 표시의 대상으로 된다. Fo의 각 SF(6)에 대하여 p4에 의해 구동 제어하고, Fe의 각 SF(6)에 대하여 p5에 의해 구동 제어한다. 또한, 구동 표시의 대상으로 되는 측의 L을 정 슬릿(정측), 비대상으로 되는 측의 L을 역 슬릿(역측)이라고 칭하고 있다. 본 예에서는, Fo에서는 Lo가 정측으로 되고, Fe에서는 Le가 정측으로 된다. 어드레스 불능화 동작을 포함하는 전압 파형에 의해, 역측에서는, 일부의 방전을 제외하고, 어드레스 및 서스테인 동작은 행해지지 않는다.

TS(9)에서는, X, Y에서, 역 슬릿을 사이에 둔 인접하는 전극끼리에서 동상으로 되도록 반복의 서스테인 펄스가 인가된다(SSP). 즉, 예를 들면, Fo시, Y1-X2에 서 동상, Y2-X3에서 동상이 등과 같이 인가된다. Y만으로 보면, Yo끼리, Ye끼리에서 각각 동상이다.

제어 단위의 구동 표시에서, SF(6)에서, 어드레스 불능화 동작을 포함하는 이단계의 리세트·어드레스 동작 제어를 이용한다. 어드레스 불능화 동작을 이용하여 전후의 이단계에서 Y 세트 단위 중 별도의 L을 리세트 및 어드레스 동작하고, 그 후의 TS(9)에서 양방측의 L을 동시에 유지 방전시킨다.

이단계의 리세트 및 어드레스 동작 제어에 대응하여, y에 대한 Y 세트 단위의 2개의 Y 중, 한쪽측을 p, 다른쪽측을 q로 한다. 즉, Yi에 대하여, Yi측을 Yp{Y1, Y2, Y5, Y6, ……}, Yi+2측을 Yq{Y3, Y4, Y7, Y8, ……}로 한다. 대응하여, Lp{L1∼L4, L9∼L12, ……}, Lq{L4∼L8, L13∼L16, ……}로 한다.

Y 세트 단위에 대하여, 전후의 기간에서, Lp와 Lq의 한쪽측, 또한 Fo/Fe에 따라서 Lo/Le 중의 어느 하나가 리세트 및 어드레스 동작의 대상으로 된다. 예를 들면, y1과 y2의 제어 단위에서, Fo 시에는, 전반에서, Lo측의 Lp인 (L1, L3)이 대상으로 되고, 후반에서, 동 Lo측의 Lq인 (L5, L7)이 대상으로 된다. 마찬가지로, Fe 시에는, 전반에서 Le측의 Lp인 (L2, L4)이, 후반에서 Le측의 Lq인 (L6, L8)이 대상으로 된다. 제1 단계(TA1)에서 Lp측, 제2 단계(TA2)에서 Lq측이 등과 같이 나누어 어드레싱된다. 이들과 마찬가지로, 역측(Fo 시의 Le, Fe 시의 Lo)은, 어드레스 불능화 동작을 포함하는 전압 파형에 의해, 동작시키지 않는다.

상세하게는, 예를 들면, Fo 시에는, 전반의 TR1, TA1에서는, Y1, Y2 및 Y3, Y4에 대응하는 L1∼L4 및 L5∼L8을 어드레스 불능화 후에 L1, L3에서 리세트 방전 및 어드레스 방전을 발생시킴으로써 전반의 어드레싱을 행한다. 후반의 TR2, TA2에서는, Y1, Y2에 대응하는 L1∼L4를 어드레스 불능화(Y3, Y4에 대응하는 L5∼L8은 전반에서 어드레스 불능화 되었기 때문에 생략) 후에 L5, L7에서 리세트 방전 및 어드레스 방전을 발생시킴으로써 후반의 어드레싱을 행한다. 그리고, TS(9)에서, 어드레싱된 Lo(L1, L3, L5, L7)에서 유지 방전을 발생시킨다. 또한, Fe 시에는, 마찬가지로, TR1, TA1에서, 각 L을 어드레스 불능화 후에 L2, L4에서 리세트 방전 및 어드레스 방전을 발생시킴으로써 전반의 어드레싱을 행하고, TR2, TA2에서, 각 L을 어드레스 불능화 후에 L6, L8에서 리세트 방전 및 어드레스 방전을 발생시킴으로써 후반의 어드레싱을 행하고, TS(9)에서, Le(L2, L4, L6, L8)에서 유지 방전을 발생시킨다.

TR1A에서는, Yp, Yq의 각 Y 및 A에 어드레스 불능화를 위한 펄스를 인가함으로써, 해당 Y의 양측의 정역의 각 슬릿을, 어드레스 불능화 상태로 한다. 계속되는 TR1B에서, 정측(예:Lo)의 한쪽(p)의 L(예:L1, L3)에서 리세트 방전을 발생시킴으로써, 어드레스 방전이 발생 가능한 전하 상태로 된다. 계속되는 TA1에서는, 전단의 리세트 방전에 의해 어드레스 방전이 발생 가능한 전하 상태에 있는 상기 한쪽(p)의 L(L1, L3)에서만 어드레스 방전이 발생한다. TR2A, TR2B, TA2에서도 마찬가지로, 이번에는 다른쪽측(q) 의 L(예:L5, L7)에서만, 어드레스 불능화 동작 및 리세트 방전을 통하여 어드레스 방전을 발생시킨다. 마지막으로 TS에서, 양방측(p, q)의 L(Lo)에서 유지 방전이 이루어진다.

상기 구동 제어를 위해서 각 Y에 인가하는 전압 파형은, Fo 및 Fe에서, Y만 으로 보아 1개 걸러의 2개의 Y(예:Y1과 Y3, Y2와 Y4)에서 동일해진다. 따라서, 이들을 전술한 바와 같이 배선 y(예:y1, y2)에 대하여 공통화 접속한 구성으로서, 동일한 전압 파형(예:Vy1, Vy2)의 인가에 의해 구동하는 것이다.

<전압 파형 (7)>

도 22, 도 23에서, 드라이버로부터 (X, Y, A)에 인가하는 각 전압 파형{VX, VY(Vy), VA}를 갖는다. 예로서, D(X1, Y1, ……, Y4, X5)에 대응한, VX{VX1∼VX5, VY{VY1∼VY4}를 갖는다. 특히, Ydr(152)로부터 Y 세트 단위의 배선 y(y1, y2)에 대하여 인가하는 전압 파형:Vy{Vy1, Vy2}를 갖는다.

제어 단위에서의 이단계의 리세트·어드레스 동작 제어로서, 1개 걸러의 Yi(Yp)와 Yi+2(Yq)에 대해서는, Vy로서 동일한 전압 파형이 인가된다. 이하, 주로 Fo 시의 p4에 대하여 설명하지만, Fe 시의 p5에 대해서도, 정역(Lo, Le)의 절환에 대응한 전압 파형인 것 이외에는 거의 마찬가지이다.

Fo의 SF(6)에서, TR(7)의 제1 단계(TR1)에서 각 Y의 양측 L의 어드레스 불능화와, Y 세트 단위의 한쪽측(p)의 Lo의 리세트 방전(r)을 행하고, TA(8)의 제1 단계(TA1)에서 동 L에서의 어드레스 방전(a)을 행한다. TR(7)의 제2 단계(TR2)에서 각 Y의 양측 L의 어드레스 불능화와, Y 세트 단위의 다른쪽측(q)의 Le의 리세트 방전(r)을 행하고, TA(8)의 제2 단계(TA2)에서 동 L에서의 어드레스 방전(a)을 행한다. 그리고, 그 후, TS(9)에서 그들 양방(p, q)의 L(Lo)을 동시에 표시의 방전(s)에 의해 표시한다.

이하는, Fo 시의 제어 단위의 구동 제어에 관한 설명이다. TR1A에서, 어드 레스 불능화 동작을 행한다. VA, VY에 나타내는 바와 같이, A에 방형파 펄스(31)를 인가하고, 1개 걸러의 2개의 Y, 즉 y에 대하여, 마이너스의 둔파 펄스(51)를 인가한다. VX에서는 기준 전위(0V)이다. 이에 의해, A로부터 Y를 향하여 방전(어드레스 불능화를 위한 방전)을 발생시키고, Y 위에 벽전하를 형성한다. 이에 의해, Y와 그 상하 양측에 인접하는 Xa, Xe의 쌍에 의한 정역의 L(Lo 및 Le)의 전부를, 초기화(리세트)를 위한 방전(r)을 발생시키지 않는 한 다음의 TA(8)에서 어드레스용의 방전(a)이 발생하지 않는 전하 상태(어드레싱 불가능한 상태)로 한다.

다음으로, TR1B에서, 한쪽측(p)의 Lo에서 방전(r)을 발생시켜서, 해당 L만을 초기화(리세트)하여 어드레싱 가능한 상태로 한다. 다음으로, TA1에서, 한쪽측(p)의 Lo에서 방전(a)을 발생시키고, 해당 L의 어드레싱을 행한다.

다음으로, TR1A와 마찬가지로, TR2A에서, A로부터 인접하는 2개의 Y를 향하여 방전을 발생시키고, Y 위에 벽전하를 형성한다. 이에 의해, Y와 그 상하 양측의 정역의 L(Lo 및 Le)의 전부(특히 Lp측)를, 어드레스 불능화한다. 다음으로, TR2B에서, 이번에는 다른쪽측(q)의 Lo에 방전(r)을 발생시키고, 해당 L만을 초기화하여 어드레싱 가능한 상태로 한다. 다음으로, TA2에서, 다른쪽측(q)의 Lo에서 방전(a)을 발생시키고, 해당 L의 어드레싱을 행한다.

그리고, TS(9)에서의 서스테인 동작에서, 첫째로, 각 Y로부터 1개 상측의 X를 향하여 전압(서스테인 펄스)을 인가하고, Vi-Xi(Lo)에서 표시의 방전(s)을 발생시키고, 계속해서 둘째로, 이번에는 역 극성에 해당 X로부터 Y를 향하여 전압(서스테인 펄스)을 인가하고, 해당 Lo에서 표시의 방전(s)을 발생시키고, 이들을 이후 마찬가지로 반복한다. 이에 의해, (p, q)의 모든 Lo를 동시에 표시한다. 또한, 상기 TR2A에서는, 상기 실시 형태 1에서의 전압 파형(1)의 설명과 마찬가지의 조건을 충족시키도록 한다.

상기 각 전압 파형을 구성하는 펄스의 상세 내용에 대하여 설명한다. 상기 전압 파형 (1)에서 설명한 것과 거의 마찬가지의 각 펄스(31∼37, 41∼49, 51∼59, 61∼69)를 갖는다. 이단계의 전반에서 한쪽측(p)의 L 및 C, 후반에서 다른쪽측(q)의 L 및 C가, 리세트 및 어드레스 동작된다.

TR1a(정역 각 L의 어드레스 불능화 동작)에서, 어드레스 불능화를 위한 펄스로서 A에 31과 Yo에 51이 인가되고, (p, q)의 각 X에서 0V이다. 펄스(31, 51)가 인가된 상태는, 어드레스 동작 시에 A-Y 간에 인가되는 전압 상태와 동일하기 때문에, TR1a의 뒤는 어드레스 방전이 발생하지 않는 전하 상태로 된다.

TR1b(p측 Lo의 전하 기입 동작)에서, p측 X(예:X1, X2)에 42, Y에 52, q측 X(예:X3, X4)에 62가 인가되고, A에서는 0V이다. 여기서, p측의 X와 Y는 역 극성이고, q측의 X와 Y는 동일 극성이기 때문에, p측에만 전하 기입된다(예: L1, L2, L3).

TR1c(p측 Lo의 전하 조정 동작)에서, p측 X에 43, Y에 53이 인가되고, A 및 q측 X는 0V이다. p측 X에서, TR1b에서 기입된 전하가, 펄스(43, 53)에 의해 조정되고, 어드레싱에 알맞은 전하 상태로 된다. q측 X에서는, TR1b에서 기입되어 있지 않기 때문에 , 여기에서는 반응하지 않는다.

TA1(p측 Lo의 어드레스 동작)에서, A에 33, p측 X에 44, Y에 54가 인가되고, q측 X에서는 0V이다. 이에 의해 p측 Lo가 어드레싱된다.

TR2는, TR1의 VX를 (p, q)로 교체한 형의 파형으로 되고, TR1시와 마찬가지로, TR2a(정역 각 L의 어드레스 불능화 동작), TR2b(q측 Lo의 전하 기입 동작), 및 TR2c(q측 Lo의 전하 조정 동작)에 의해, q측 Lo만을 어드레스 동작이 가능한 상태로 한다.

TA2(q측 Lo의 어드레스 동작)에서, A에 36, Y에 58, q측 X에 68이 인가되고, p측 X에서는 0V이다. 이에 의해 q측 Lo가 어드레싱된다.

TS(Lo의 서스테인 동작)에서, SSP에 의해, p측 X에 49, Y에 59, q측 X에 69가, Lo의 X-Y 간에서 극성을 교대로 반복하여 인가되고, 이들에 의해 유지 방전이 행해지고, Lo의 점등 대상 C에서 발광한다.

또한, 도 22에서는, 인접하는 배선 y1, y2에서, VY 예를 들면 VY1과 VY2의 전반(p) 및 후반(q)에서, TA1, TA2 시의 주사 펄스(54, 58)의 인가의 타이밍이 상이하다. 또한, 그것에 대응하여, VX 예를 들면 VX1, VX2에서, 펄스(44, 68)의 인가의 타이밍이 상이하다.

이상, 실시 형태 7에 따르면, Y 출력 핀수가 전제 구성 7에 비교하여 k/2로부터 k/4로 절반으로 삭감된다.

(실시 형태 8)

도 24 등을 참조하여 본 발명의 실시 형태 8을 설명한다. 도 24는, 실시 형태 8에서의 구동 제어의 개요를 도시하고 있다. 실시 형태 8은, 실시 형태 7에 비교하여 이중 A 구성 및 Y 공통화 접속 구조 (D)인 것이 상이하다. 실시 형태 8에 서는, 전제 구성 8에 기초하여, 실시 형태 4와 마찬가지의 Y 공통화 접속 구조 (D)로 하고, 대응하는 전압 파형으로서, 상기 도 22 및 도 23에 도시한 패턴(p4, p5)을, (u, d)에서 마찬가지로 적용한다.

<구동 제어 (8)>

도 24에서, 예로서, (u, d) 각각의 최초의 복수개분, L(L1∼L4, Ln+1∼Ln+4)에 대하여 도시하고 있다. 구동 파형의 상세 내용은, (u, d) 각각에서 실시 형태 7의 p4, p5와 마찬가지의 반복으로 된다. Au, Ad에 대해서는 상기 VA와 마찬가지의 전압 파형:VAu, VAd를 인가한다.

전제 구성 8의 PDP(ALIS 및 인터레이스 구동 방식)에서, X, Y 교대 배치, 이중 A 구성, SSP의 구성이다. 상기 도 5에도 도시한 바와 같이, Y 공통화 접속 구성으로서, (u, d) 각각 대응하는 위치에서, Y만으로 보아 1개 걸러의 2개의 Y끼리, 합계 4개가 배선 y에 접속된다. 예를 들면, y1에 (Y1, Y3) 및 (Yn+1, Yn+3)이 접속되어 세트 단위가 구성되어 있다. (u, d)에 걸쳐 구성된 v에 대하여, 실시 형태 7과 마찬가지로 인터레이스 구동 방식을 이용하여, Fo, Fe마다 정역의 L(Lo, Le)을 절환하여 구동 표시한다.

이상, 실시 형태 8에 따르면, Y 출력 핀수가 전제 구성 8에 비교하여 k/2로부터 k/8로 1/4로 삭감된다.

이상 설명한 바와 같이, 각 실시 형태에 따르면, 구동 방식(특히 구동의 전압 파형) 및 PDP와 드라이버의 접속부 구조 등의 연구에 의해, 종래보다도 대폭적인 하드웨어 구성 변경 등은 수반하지 않고, Y 출력 핀수를 약 절반 또는 1/4로 삭감할 수 있다. 적은 Y 출력 핀수에 의해, 특히 Y 접속부나 Y 드라이버 등에 관하여, 장치의 사이즈 및 코스트를 작게 하는 것을 실현할 수 있다.

이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.

본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다. 본 발명에 따르면, 특히 Y 출력 핀수를 삭감함으로써 장치의 사이즈 및 코스트를 작게 하는 것이 실현 가능하게 된다.

Claims (13)

1. 제1 기판에, 제1 방향으로 평행하게 신장하고 제2 방향으로 방전 갭을 형성하는 표시 전극의 그룹과, 상기 제1 기판에 대향하는 제2 기판에, 상기 제2 방향으로 평행하게 신장하는 어드레스 전극의 그룹을 갖고, 상기 표시 전극의 그룹은, 주사에 이용하는 주사 전극과, 상기 주사에 이용하지 않는 유지 전극이 반복 배치되고, 인접하는 상기 주사 전극과 유지 전극의 쌍에 의해 표시 라인이 구성되고, 상기 표시 라인과 상기 어드레스 전극이 교차하는 영역에 대응하여 표시 셀이 구성되는 구조의 플라즈마 디스플레이 패널과,

   상기 유지 전극의 그룹에 구동을 위한 전압 파형을 인가하는 제1 구동 회로와,

   상기 주사 전극의 그룹에 구동을 위한 전압 파형을 인가하는 제2 구동 회로와,

   상기 어드레스 전극의 그룹에 구동을 위한 전압 파형을 인가하는 제3 구동 회로와,

   각 상기 구동 회로를 제어하는 제어 회로

   를 포함하고,

   소정의 시간적인 표시 단위에서의 상기 구동 회로 측으로부터의 전압 파형의 인가에 의한 구동 제어에서, 어드레스 동작의 준비가 되는 리세트 동작, 점등 대상인 상기 표시 셀을 선택하는 상기 어드레스 동작, 및 상기 어드레스 동작에 의해 선택된 표시 셀에서 유지 방전시키는 서스테인 동작을 행하는 플라즈마 디스플레이 장치로서,

   상기 플라즈마 디스플레이 패널에서의 상기 주사 전극의 그룹에서, 소정의 2개의 주사 전극끼리가, 상기 플라즈마 디스플레이 패널측과 상기 제2 구동 회로측의 접속부 부근에서, 1개의 세트 단위로서 공통화 접속되고, 그 세트 1개에 대하여 상기 제2 구동 회로측으로부터 1개의 전압 파형이 인가되는 구조를 갖고,

   상기 플라즈마 디스플레이 장치의 전체로서 상기 세트가 2개 이상으로 구성되고,

   상기 세트 내의 2개의 제1 세트와 제2 세트 각각의 주사 전극이 교대로 배치되고,

   상기 리세트 동작 및 상기 어드레스 동작을 행하는 기간을 2개의 기간으로 분할하여, 상기 제1 구동 회로는, 상기 세트의 2개의 주사 전극과 함께 상기 표시 셀을 구성하는 2개의 유지 전극에 대하여, 상기 2개의 유지 전극 중 한쪽의 유지 전극의 상기 2개의 기간 중 한쪽의 기간과 상기 2개의 유지 전극 중 다른 한쪽의 유지 전극의 상기 2개의 기간 중 다른 한쪽의 기간에 동일한 전압 파형을 인가함과 함께, 1개의 상기 유지 전극에 대하여 상기 한쪽의 기간과 상기 다른 한쪽의 기간 중 적어도 상기 어드레스 동작을 행하는 기간의 전압값이 상이한 전압 파형을 인가하고,

   상기 서스테인 동작에서, 상기 제2 구동 회로는, 상기 제1 세트의 주사 전극과 상기 제2 세트의 주사 전극에 서로 위상이 상이하고, 진폭값이 동일한 서스테인 펄스를 인가함과 함께,

   상기 제1 구동 회로는, 상기 제1 세트의 2개의 주사 전극과 함께 상기 표시 셀을 구성하는 2개의 유지 전극과, 상기 제2 세트의 2개의 주사 전극과 함께 상기 표시 셀을 구성하는 2개의 유지 전극에 서로 위상이 상이하고, 진폭값이 동일한 서스테인 펄스를 인가하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
2. 제1항에 있어서,

   상기 플라즈마 디스플레이 패널에 접속되는 회로측에서, 상기 플라즈마 디스플레이 패널과 상기 구동 회로의 IC 기판을 접속하는 플렉시블 프린트 회로 기판의 배선에 의해, 또는 상기 구동 회로의 IC 기판의 단부 영역의 배선에 의해, 상기 주사 전극이 공통화 접속된 구조인 것을 특징으로 하는 플라즈마 디스플레이 장치.
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 삭제
8. 삭제
9. 삭제
10. 제2항에 있어서,

    상기 플라즈마 디스플레이 패널은, 상기 유지 전극과 주사 전극이 교대로 반복하여 배치되고 모든 인접하는 표시 전극의 쌍으로 표시 라인이 구성되는 구성이고,

    상기 어드레스 전극의 그룹이 상기 플라즈마 디스플레이 패널의 표시 영역의 전체에서 편측만으로부터 구동되는 구성으로, 필드마다 홀짝의 표시 라인을 교대로 구동 표시시키는 인터레이스 구동 방식, 및 상기 구동 표시의 비대상으로 되는 측의 표시 전극끼리에서 동상으로 서스테인 펄스를 인가하는 방식이 이용되고,

    상기 주사 전극만으로 보아 1개 걸러의 2개의 주사 전극끼리가 상기 세트로서 공통화 접속된 구조인 것을 특징으로 하는 플라즈마 디스플레이 장치.
11. 제2항에 있어서,

    상기 플라즈마 디스플레이 패널에서, 상기 유지 전극과 주사 전극의 조에 의한 표시 라인이 순서대로 배치되는 구성으로, 전체에서 상기 유지 전극과 주사 전극의 순차 반복 배열 구성이고,

    상기 어드레스 전극이 상기 플라즈마 디스플레이 패널의 표시 영역의 상하 영역에서 독립하여 구동되는 구성이고,

    상기 상하 영역 각각에서, 상기 주사 전극만으로 보아 1개 걸러의 2개의 주사 전극끼리를 합하여 1개의 세트를 구성하고, 상기 상하 영역에서의 2개의 세트를 더 공통화 접속한 구조인 것을 특징으로 하는 플라즈마 디스플레이 장치.
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