KR100855559B1 - Non-volatile memory with conducting polymer embedded by nano-crystals and method for manufacturing the same - Google Patents

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박재근
이곤섭
한병일
이종대
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삼성전자주식회사
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Abstract

A non-volatile memory having a conductive polymer embedded by a nano-crystal and a manufacturing method thereof are provided to perform repeatedly read, write, and erase operations by using a bistable conductive characteristic of a conductive organic material. A conductive organic layer having a conductive polymer organic material and a bistable conductive characteristic is formed between an upper conductive layer(60) and a lower conductive layer(20). A nano-crystal(40) is formed in the conductive organic layer. The conductive organic layer includes upper and lower conductive organic layers(50,30). The nano-crystal is inserted between the upper and lower conductive organic layers. The conductive organic layer includes a high current mode, a middle current mode, and a low current mode. The conductive organic layer includes a multi-level current state corresponding to a sub-resistor voltage in the middle current mode.

Description

전도성 고분자내 나노크리스탈이 장착된 유기 비휘발성 메모리{Non-volatile memory with conducting polymer embedded by nano-crystals and method for manufacturing the same}Non-volatile memory with conducting polymer embedded by nano-crystals and method for manufacturing the same

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도. 1 is a cross-sectional view of a nonvolatile memory device according to an embodiment of the present invention.

도 2는 본 실시예에 따른 비휘발성 메모리 소자의 단면 TEM사진.2 is a cross-sectional TEM photograph of a nonvolatile memory device according to the present embodiment.

도 3은 도 2의 E영역의 확대 TEM사진. 3 is an enlarged TEM photograph of region E of FIG. 2;

도 4 내지 도 7은 Au 나노크리스탈을 갖는 비휘발성 메모리 소자의 전류 전압 특성을 나타낸 그래프.4 to 7 are graphs showing current voltage characteristics of a nonvolatile memory device having Au nanocrystals.

도 8 내지 도 11은 Ag 나노크리스탈을 갖는 비휘발성 메모리 소자의 전류 전압 특성을 나타낸 그래프. 8 to 11 are graphs showing current voltage characteristics of a nonvolatile memory device having Ag nanocrystals.

도 12 내지 도 18은 본 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면.12 to 18 are views for explaining a method for manufacturing a nonvolatile memory device according to the present embodiment.

도 19는 본 실시예에 따른 제조 방법을 통해 제작된 메모리 소자의 TEM 사진.19 is a TEM photograph of a memory device manufactured by the manufacturing method according to the present embodiment.

도 20a 내지 도 20d는 본 실시예에 따른 메모리 소자의 성분 분포를 나타낸 사진.20A to 20D are photographs showing the component distribution of the memory device according to the present embodiment.

도 21은 본 실시예에 따른 메모리 소자의 성분 분포를 나타낸 그래프. 21 is a graph showing the component distribution of the memory device according to the present embodiment.

도 22 내지 도 27은 본 실시예에 따른 제조 방법을 통해 제작된 메모리 소자의 크기에 따른 Au 나노크리스탈 TEM 사진.22 to 27 are Au nanocrystal TEM image according to the size of the memory device manufactured by the manufacturing method according to the present embodiment.

도 28a 내지 도 28c는 본 실시예에서 전도성 유기물의 농도 변화에 따른 메모리 소자의 전류 전압 특성을 나타낸 그래프. 28A to 28C are graphs showing current voltage characteristics of a memory device according to a change in concentration of a conductive organic material in this embodiment.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 기판 20, 60 : 도전층10: substrate 20, 60: conductive layer

30, 50 : 전도성 유기물층 40 : 나노크리스탈30, 50: conductive organic layer 40: nanocrystal

본 발명은 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것으로, 동일 전압에서 두 가지의 전도성 상태를 가질 수 있는 금속 나노크리스탈을 포함한 전도성 유기물을 이용한 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다. The present invention relates to a nonvolatile memory device and a method of manufacturing the same, and to a nonvolatile memory device and a method of manufacturing the same using a conductive organic material including metal nanocrystals that can have two conductive states at the same voltage.

현재 메모리 소자는 휘발성의 D램(D-RAM)과, 비휘발성의 플래시 메모리가 그 주류를 이루고 있다. Currently, memory devices are mainly composed of volatile D-RAM and nonvolatile flash memory.

램은 게이트에 인가된 전압에 따라 게이트 하부의 채널 폭을 조절하여, 소스 와 드레인 단자간의 채널을 형성하고, 일 단자에 접속된 커패시터를 충전 또는 방전시킨다. 이후, 커패시터의 충전 및 방전 상태를 판독하여 0과 1의 데이터를 구분하는 소자이다. 이러한 램은 커패시터를 계속적으로 재충전해주어야 하는 단점이 있고, 전원이 인가되지 않을 경우에는 누설 전류에 의해 소자에 입력된 데이터가 손실되는 문제가 있어 전력 소비가 많은 단점이 있다. The RAM adjusts the channel width under the gate according to the voltage applied to the gate to form a channel between the source and drain terminals, and charges or discharges a capacitor connected to one terminal. Afterwards, the device reads the charge and discharge states of the capacitor and separates the data of 0 and 1. Such a RAM has a disadvantage in that the capacitor needs to be continuously recharged, and when the power is not applied, there is a problem in that data input to the device is lost due to leakage current, which consumes a lot of power.

또한 플래시 메모리는 컨트롤 게이트와 채널 영역에 인가된 전압에 의해 F-N터널링 형상이 발생하고, 이러한 F-N터널링 현상을 통해 플로팅 게이트 내의 전하량을 변화시킨 후, 채널의 문턱 전압을 측정한다. 채널의 문턱 전압의 크기에 따라 0과 1의 데이터를 구분하는 소자이다. 이러한 플래시 메모리는 F-N 터널링을 이용하기 때문에 소자내에서 사용하는 전압이 매우 커지는 단점이 있고, 플래시 메모리는 데이터를 쓰고 읽는 것이 일정한 순서에 의해 진행되기 때문에 데이터 처리 속도가 떨어지는 단점이 발생한다. In addition, the F-N tunneling shape is generated by the voltage applied to the control gate and the channel region, and after changing the amount of charge in the floating gate through the F-N tunneling phenomenon, the threshold voltage of the channel is measured. It is a device that separates data of 0 and 1 according to the magnitude of the threshold voltage of the channel. Such a flash memory has a disadvantage in that the voltage used in the device becomes very large because it uses F-N tunneling, and the flash memory has a disadvantage in that the data processing speed decreases because writing and reading of data is performed in a certain order.

또한, 상술한 종래의 메모리 소자를 구현하기 위해서는 최소 수백 내지 수천의 공정을 거쳐야 하기 때문에 수율이 떨어지고, 게이트, 소스 및 드레인을 포함하는 수십 내지 수천의 패턴을 형성하여야 하기 때문에 소자의 집적도를 향상시키기 어려운 문제점이 있었다. In addition, in order to implement the above-described conventional memory device, the yield is reduced because at least several hundreds to thousands of processes are required, and thus the integration degree of the device is improved because a pattern of several tens to thousands including the gate, the source, and the drain must be formed. There was a difficult problem.

현재, 이러한 D램과 플래시 메모리의 단점을 극복하고, 이들의 장점을 고루 갖춘 차세대 메모리 소자를 구현하기 위해 각국 연구기관 및 기업들은 많은 연구를 수행하고 있다. At present, many research institutes and companies have been conducting researches to overcome the disadvantages of DRAM and flash memory and to implement the next-generation memory devices having the advantages thereof.

이러한 차세대 메모리 소자는 그 내부의 기본 단위인 셀을 구성하는 물질에 따라 그 연구 분야들이 다양하게 분리되고 있다. 즉, 특정물질에 전류를 가해 물질이 저항이 적은 결정 상태가 되느냐 저항이 큰 비정질 상태가 되느냐에 따라 데이터를 저장하거나, 강유전체라는 물질의 성질을 이용하여 이에 전원을 가해 자발 분극 성질을 갖도록 하여 메모리 소자로 이용하거나, 자기장의 성질을 이용해 N극과 S극의 성질의 강자성 물질을 이용해 데이터를 저장하려는 시도가 활발히 이루어지고 있다. 또한, 서로 다른 두 가지 전도성 특징을 갖는 전도성 유기물을 메모리 소자로 이용하려는 연구 또한 활발히 이루어지고 있다. The research areas of the next-generation memory devices have been separated in various ways according to the materials constituting the cells which are basic units therein. In other words, by applying current to a specific material and saving the data depending on whether the material is in a low-crystalline crystal state or a high-resistance amorphous state, or by applying power to a material called ferroelectric to have spontaneous polarization properties Attempts have been made to store data using ferromagnetic materials of N-pole and S-pole characteristics as devices or magnetic fields. In addition, researches to use conductive organic materials having two different conductive characteristics as memory devices have been actively conducted.

하지만, 이러한 물질들은 그 특성을 살려 고집적화된 메모리 소자에 이를 적용하기 위한 공정 조건을 찾아내는 것이 현재 차세대 메모리 소자의 공통적인 과제로 남아 있는 실정이다. However, finding the process conditions for applying these materials to highly integrated memory devices by utilizing their properties remains a common problem of current generation memory devices.

특히 전도성 유기물을 이용하는 경우에는 실제 양산에 적용된 사례가 없을 뿐만 아니라, 이를 메모리 소자로 제작하기 위한 정확한 공정 조건을 찾기가 어려운 실정이다. 또한, 종래의 소자에 사용되는 전도성 유기물의 경우 저분자 물질로 열적 안정성이 취약하여 섭씨 200도 근방에서 소자 특성이 파괴되는 문제점이 있다. In particular, in the case of using the conductive organic material, there is no case that is not actually applied to mass production, it is difficult to find the exact process conditions for manufacturing it as a memory device. In addition, in the case of the conductive organic material used in the conventional device, there is a problem in that the device properties are destroyed in the vicinity of 200 degrees Celsius because of poor thermal stability due to the low molecular material.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 전원이 인가되지 않은 상태에서도 데이터 손실이 없고, 소비 전력이 낮으며, 고 집적도가 가능하며, 처리 속도가 빠른 전도성 유기물 비휘발성 메모리 소자 및 이의 제조 방법을 제공하는 것을 그 목적으로 한다. Accordingly, the present invention provides a conductive organic nonvolatile memory device having no data loss, low power consumption, high integration, and high processing speed even when power is not applied to solve the above problems, and a method of manufacturing the same. To provide that purpose.

또한, 최적의 공정 조건을 통해 유기물의 쌍안정 전도 특성을 유지할 수 있고, 고분자 특성의 전도성 유기물을 이용하여 소자의 열적 안정성을 확보할 수 있는 비휘발성 메모리 소자 및 이의 제조 방법을 제공하는 것을 그 목적으로 한다. In addition, an object of the present invention is to provide a non-volatile memory device and a method of manufacturing the same, which can maintain bistable conduction properties of organic materials through optimal process conditions, and can secure thermal stability of devices using conductive organic materials having high polymer properties. It is done.

본 발명에 따른 상부 및 하부 도전층과, 전도성 고분자 유기물질을 포함하고, 상기 상부 및 하부 도전층 사이에 형성된 쌍안정 전도 특성을 갖는 전도성 유기물층과, 상기 전도성 유기물층 내에 형성된 나노크리스탈을 포함하고, 상기 전도성 유기물층은 상부 및 하부 전도성 유기물층을 포함하고, 상기 나노크리스탈은 상기 상부 및 하부 전도성 유기물층 사이에 개재되어 있고, 고전류 상태, 중간 전류 상태, 및 저전류 상태로 전환되는 비휘발성 메모리 소자를 제공한다. Including an upper and a lower conductive layer, a conductive polymer organic material, a conductive organic material layer having a bistable conductive property formed between the upper and lower conductive layers, and nanocrystals formed in the conductive organic material layer, The conductive organic layer includes upper and lower conductive organic layers, and the nanocrystals are interposed between the upper and lower conductive organic layers, and provide a nonvolatile memory device that is converted into a high current state, an intermediate current state, and a low current state.

상기 전도성 고분자 유기물질은 PVK 또는 Ps인 것이 바람직하다. The conductive polymer organic material is preferably PVK or Ps.

상기 나노크리스탈은 Au, Pt, Ag, Ti, Ni, Cu와 이들의 합금 중 적어도 어느 하나를 포함하는 것이 바람직하다. The nanocrystals preferably include at least one of Au, Pt, Ag, Ti, Ni, Cu, and alloys thereof.

상기 상부 도전층과 상기 하부 도전층이 서로 교차하고, 상기 상부 도전층과 상기 하부 도전층 사이의 중첩 영역의 전도성 고분자 유기물층내에 금속 나노크리스탈이 장착되는 것이 효과적이다. The upper conductive layer and the lower conductive layer cross each other, and the metal nanocrystals are effectively mounted in the conductive polymer organic layer in the overlapping region between the upper conductive layer and the lower conductive layer.

다중 레벨 셀이 구현되는 것이 효과적이다. It is effective for multilevel cells to be implemented.

또한, 본 발명에 따른 기판 상에 하부 도전층을 형성하는 단계와, 상기 하부 도전층이 형성된 상기 기판상에 회전 도포 방식으로 제 1 전도성 유기물층을 형성하는 단계와, 상기 하부 도전층의 일부와 중첩되도록 상기 제 1 전도성 유기물층 상에 상기 나노크리스탈층을 형성하는 단계와, 상기 나노크리스탈층이 형성된 제 1 전도성 유기물층 상에 회전 도포 방식으로 제 2 전도성 유기물층을 형성하는 단계와, 큐어링 공정을 실시하는 단계 및 상기 제 2 전도성 유기물층 상에 상기 나노크리스탈층과 그 일부가 중첩 되도록 상부 도전층을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법을 제공한다. In addition, forming a lower conductive layer on the substrate according to the present invention, forming a first conductive organic material layer on the substrate on which the lower conductive layer is formed by a rotation coating method, overlapping with a portion of the lower conductive layer Forming the nanocrystal layer on the first conductive organic material layer so as to be formed, forming a second conductive organic material layer on a first conductive organic material layer on which the nanocrystal layer is formed by a spin coating method, and performing a curing process. And forming an upper conductive layer on the second conductive organic material layer such that the nanocrystal layer and a portion thereof overlap each other.

상기 회전 도포 방식은, 상기 기판 상에 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴이 형성된 기판에 유기물질을 회전도포하는 단계 및 상기 마스크 패턴 및 그 상부에 형성된 유기물질을 제거하는 단계를 포함하는 것이 바람직하다. The rotation coating method may include forming a mask pattern on the substrate, rotating coating an organic material on the substrate on which the mask pattern is formed, and removing the mask pattern and the organic material formed thereon. It is preferable.

상기 전도성 유기물질로 솔벤트에 PVK 또는 Ps가 혼합된 물질을 사용하는 것이 효과적이다. It is effective to use a material in which PVK or Ps is mixed in a solvent as the conductive organic material.

상기 마스크 패턴을 형성하는 단계는, 상기 기판상에 감광막을 도포하는 단계와, 리소그라피 공정 후, 식각공정을 실시하여 전도성 유기물층 영역을 노출하는 마스크 패턴을 형성하는 단계를 포함하는 것이 효과적이다. 상기 감광막을 도포하는 단계 후에, 100 내지 150도의 온도하에서 약 1 내지 10분 동안 베이킹 공정을 실시하는 단계를 더 포함하는 것이 바람직하다. The forming of the mask pattern may include applying a photoresist film on the substrate and forming a mask pattern exposing a conductive organic layer region by performing an etching process after a lithography process. After applying the photosensitive film, it is preferable to further include performing a baking process for about 1 to 10 minutes at a temperature of 100 to 150 degrees.

상기 전도성 유기물질을 회전도포하는 단계는, 액상의 전도성 유기물질을 1000 내지 3000rpm의 회전속도로 회전하는 상기 기판상에 도포하는 것이 바람직하다. 상기의 전도성 유기물질을 회전도포하는 단계는, 액상의 전도성 유기물질을 상기 기판상에 도포한 후 상기 기판을 1000 내지 3000rpm의 회전속도로 회전하는 것이 가능하다. In the rotating coating of the conductive organic material, it is preferable to apply a liquid conductive organic material on the substrate rotating at a rotational speed of 1000 to 3000 rpm. In the rotating coating of the conductive organic material, the liquid conductive organic material may be applied onto the substrate, and then the substrate may be rotated at a rotation speed of 1000 to 3000 rpm.

상기 큐어링 공정은, 200 내지 400도의 온도하에서 1 내지 3시간 동안 실시하는 것이 바람직하다. The curing process is preferably carried out for 1 to 3 hours at a temperature of 200 to 400 degrees.

상기 나노크리스탈층은 Au, Pt, Ag, Ti, Ni, Cu와 이들의 합금 중 적어도 어느 하나를 진공 증발법을 이용하여 형성하는 것이 효과적이다. The nanocrystal layer is effective to form at least one of Au, Pt, Ag, Ti, Ni, Cu and their alloys using a vacuum evaporation method.

상기 진공 증발법의 증착율은 0.01 내지 1.0Å/s인 것이 바람직하다. It is preferable that the deposition rate of the said vacuum evaporation method is 0.01-1.0 dl / s.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다. 1 is a cross-sectional view of a nonvolatile memory device according to an embodiment of the present invention.

도 2는 본 실시예에 따른 비휘발성 메모리 소자의 단면 TEM사진이고, 도 3은 도 2의 E영역의 확대 TEM사진이다. 도 4 내지 도 7은 Au 나노크리스탈을 갖는 비휘발성 메모리 소자의 전류 전압 특성을 나타낸 그래프이고, 도 8 내지 도 11은 Ag 나노크리스탈을 갖는 비휘발성 메모리 소자의 전류 전압 특성을 나타낸 그래프이다. 상기 사진에서 A는 하부 도전층, B와 C는 전도성 유기물층, D는 상부 도전층 및 E는 나노크리스탈을 나타낸다. FIG. 2 is a cross-sectional TEM photograph of the nonvolatile memory device according to the present embodiment, and FIG. 3 is an enlarged TEM photograph of the region E of FIG. 2. 4 to 7 are graphs showing current voltage characteristics of a nonvolatile memory device having Au nanocrystals, and FIGS. 8 to 11 are graphs showing current voltage characteristics of a nonvolatile memory device having Ag nanocrystals. In the photograph, A represents a lower conductive layer, B and C represent a conductive organic layer, D represents an upper conductive layer, and E represents a nanocrystal.

도 1 내지 도 11을 참조하면, 본 발명의 비휘발성 메모리 소자는 상부 및 하부 도전층(20, 60)과, 상부 및 하부 도전층(20, 60) 사이에 쌍안정 전도 특성을 갖는 전도성 유기물층(30, 50)과, 상기 전도성 유기물층(30, 50) 사이에 형성된 나노크리스탈(40)을 포함한다. 즉, 도 2 및 도 3에서와 같이 전도성 유기물층(30, 50) 내에 나노크리스탈점(도 3의 Au nanocrystal 참조)을 가지는 나노크리스탈(40)을 포함한다.1 to 11, a nonvolatile memory device of the present invention may include a conductive organic material layer having bistable conductive properties between upper and lower conductive layers 20 and 60 and upper and lower conductive layers 20 and 60. 30 and 50, and nanocrystals 40 formed between the conductive organic layers 30 and 50. That is, as illustrated in FIGS. 2 and 3, the nanocrystal 40 having the nanocrystal point (see Au nanocrystal of FIG. 3) is included in the conductive organic layers 30 and 50.

이때, 전도성 유기물층(30, 50)은 고온(300도 이상)에서도 그 특성이 변화하지 않는 전도성 고분자 물질을 사용하는 것이 바람직하다. 또한, 전도성 유기물층(30, 50)을 다층으로 형성되고, 전도성 유기물층(30, 50) 사이에 나노크리스탈(40)이 형성되어 있는 것이 바람직하다. 즉, 도 1에 도시된 바와 같이 기판(10) 상에 하부 도전층(20)이 위치하고, 하부 도전층(20) 상에 제 1 전도성 유기물층(30)이 위치하며, 제 1 전도성 유기물층(30) 상에 나노크리스탈(40)이 위치하며, 나노크리스탈(40)을 포함하는 제 1 전도성 유기물층(30) 상에 제 2 전도성 유기물층(50)이 위치하며, 제 2 전도성 유기물층(50) 상에 상부 도전층(60)이 위치한다. In this case, the conductive organic layers 30 and 50 preferably use a conductive polymer material whose properties do not change even at a high temperature (300 degrees or more). In addition, the conductive organic layers 30 and 50 may be formed in multiple layers, and the nanocrystals 40 may be formed between the conductive organic layers 30 and 50. That is, as shown in FIG. 1, the lower conductive layer 20 is positioned on the substrate 10, the first conductive organic layer 30 is positioned on the lower conductive layer 20, and the first conductive organic layer 30 is positioned. The nanocrystal 40 is positioned on the second conductive organic material layer 50 on the first conductive organic material layer 30 including the nanocrystal 40, and the upper conductive layer is disposed on the second conductive organic material layer 50. Layer 60 is located.

상기의 기판(10)으로는 절연성 기판, 반도체성 기판 또는 도전성 기판을 사용할 수 있다, 즉, 플라스틱 기판, 유리 기판, Al2O3 기판, SiC 기판, ZnO 기판, Si 기판, GaAs 기판, GaP 기판, LiAl2O3 기판, BN 기판, AlN 기판, SOI 기판 및 GaN 기판 중 적어도 어느 하나의 기판을 사용할 수 있다. 물론 상기의 기판(10)으로 도전성 재질을 기판을 사용할 수도 있으며, 이 경우 도전성 기판과 하부 도전층(20)은 절연체로 분리된다. As the substrate 10, an insulating substrate, a semiconductor substrate, or a conductive substrate may be used, that is, a plastic substrate, a glass substrate, an Al 2 O 3 substrate, a SiC substrate, a ZnO substrate, a Si substrate, a GaAs substrate, or a GaP substrate. At least one of a LiAl 2 O 3 substrate, a BN substrate, an AlN substrate, an SOI substrate, and a GaN substrate may be used. Of course, a conductive material may be used as the substrate 10. In this case, the conductive substrate and the lower conductive layer 20 are separated by an insulator.

본 실시예에서는 Si위에 산화막(SiO2)이 증착된 기판을 사용하는 것이 바람직하다. In this embodiment, it is preferable to use a substrate on which an oxide film (SiO 2 ) is deposited on Si.

상기의 상부 및 하부 도전층(20, 60)은 전기 전도성을 갖는 모든 물질을 사용할 수 있다. 바람직하게는 Al, Au, Pt, Ag, Ti, Ni, Cu와 이들의 합금 중 적어도 어느 하나를 사용하여 도전층(20, 60)을 형성하는 것이 효과적이다.The upper and lower conductive layers 20 and 60 may use any material having electrical conductivity. Preferably, it is effective to form the conductive layers 20 and 60 using at least one of Al, Au, Pt, Ag, Ti, Ni, Cu and their alloys.

제 1 및 제 2 전도성 유기물층(30, 50)으로는 PVK 또는 Ps를 사용하는 것이 바람직하다. It is preferable to use PVK or Ps as the first and second conductive organic layers 30 and 50.

PVK는 하기 화학식 1과 같다. PVK is shown in the following formula (1).

Figure 112007031370421-pat00001
Figure 112007031370421-pat00001

Ps는 하기 화학식 2와 같다. Ps is as shown in the following formula (2).

Figure 112007031370421-pat00002
Figure 112007031370421-pat00002

상술한 전도성 유기물은 쌍안정 특성 즉, 동일 전압에서 두 가지의 전도성을 갖게 될 뿐만 아니라, 섭씨 300도 이상의 온도에서도 사용이 가능하다. 이를 통해 메모리 소자의 제조 공정의 공정 온도를 높일 수 있어, 섭씨 300도 정도의 소자 패시베이션(passivation) 공정시 메모리 소자의 유기물 특성이 파괴되는 현상을 방지할 수 있다. The above-mentioned conductive organic material not only has bistable properties, that is, it has two conductivity at the same voltage, and can be used even at a temperature of 300 degrees Celsius or more. As a result, the process temperature of the manufacturing process of the memory device may be increased, and the phenomenon in which organic material characteristics of the memory device may be destroyed during the device passivation process of about 300 degrees Celsius may be prevented.

나노크리스탈(40)은 Au, Pt, Ag, Cu, Ti, Ni와 이들의 합금 중 적어도 어느 하나를 사용하여 형성한다. 즉, 산화가 쉽게 이루어지지 않는 금속을 사용하여 나노크리스탈의 형상을 균일하게 할 수 있고, 전도성 유기물층 내에 균일한 크기 분포의 나노크리스탈을 제작할 수 있다. 본 실시예에서는 나노크리스탈(40)은 Au 및/또는 Ag를 사용하여 형성하는 것이 바람직하다.Nanocrystal 40 is formed using at least one of Au, Pt, Ag, Cu, Ti, Ni and their alloys. That is, the shape of the nanocrystals can be made uniform by using a metal which is not easily oxidized, and nanocrystals having a uniform size distribution can be manufactured in the conductive organic material layer. In this embodiment, the nanocrystal 40 is preferably formed using Au and / or Ag.

하기에서는 먼저 Au 나노크리스탈을 갖는 소자의 동작을 설명한 다음 Ag 나노크리스탈을 갖는 소자의 동작을 설명한다. The following describes the operation of the device having Au nanocrystals first, and then describes the operation of the device having Ag nanocrystals.

먼저, Au 나노크리스탈을 이용한 본 실시예의 메모리 소자의 동작을 간단히 살펴보면 다음과 같다. First, the operation of the memory device of the present embodiment using Au nanocrystals will be briefly described as follows.

앞서 설명한 바와 같이 상부 및 하부 도전층(20, 60) 사이에 전도성 유기물층/Au 나노크리스탈/전도성 유기물층(30, 40, 50)이 형성된 구조를 갖는 본 실시예의 비휘발성 메모리 소자는 도전층(20, 60)에 전압을 인가할 경우, 도 4의 그래프와 같이 일정 전압(읽기 전압 : Vr=2V) 내에서 여러 가지 수준의 전류 상태(Ion, Ioff, Iinter)를 갖게 된다. As described above, the nonvolatile memory device of the present exemplary embodiment having the structure in which the conductive organic material layer / Au nanocrystal / conductive organic material layer 30, 40, 50 is formed between the upper and lower conductive layers 20 and 60 has a conductive layer 20, When the voltage is applied to 60), as shown in the graph of FIG. 4, various levels of current states I on , I off , and I inter are provided within a constant voltage (read voltage: V r = 2 V).

상기 Ion, Ioff, Iinter는 각각 프로그램 전압(Vp) 인가 후 Vr 에서의 고전류(저 저항)상태, 부저항(Negative Differential Resistance, NDR) 영역 전압(VNDR) 인가 후, Vr에서의 중간 전류(중간저항)상태, 소거 전압(Ve)인가 후, Vr에서의 저전류(고저항) 상태를 나타낸다.The I on, I off, I inter each program voltage (V p) and then applied after applying high current (low resistance) state, the internal resistance (Negative Differential Resistance, NDR) region voltage (V NDR) at V r, V r After the application of the intermediate current (intermediate resistance) state and the erase voltage (V e ), the low current (high resistance) state at V r is shown.

예를 들어, 하부 도전층(20)을 접지에 연결하고, 상부 도전층(60)은 소정 전압원에 연결하여 전압원의 전압을 양의 방향으로 순차적으로 증가시키게 되면, 일정 레벨의 전압까지는 전압에 대해 전류가 증가하다가, 문턱전압(Vth) 이상의 전압이 인가되면 전류가 급격하게 증가하고, Vp에 이르게 된다. 이후, Vp 이상의 전압이 인가되면 부저항(NDR) 상태가 발생하고 Ve에 도달한다. 그 후 다시 전압에 대해 전류가 증가한다(도 5a 그래프 참조).For example, when the lower conductive layer 20 is connected to the ground, and the upper conductive layer 60 is connected to a predetermined voltage source to sequentially increase the voltage of the voltage source in the positive direction, the voltage up to a certain level of voltage When the current increases, when a voltage equal to or higher than the threshold voltage V th is applied, the current rapidly increases and reaches V p . Thereafter, when a voltage of V p or more is applied, a negative resistance (NDR) state occurs and reaches Ve. Then the current increases again with respect to the voltage (see graph of FIG. 5A).

여기서, 다시 상부 도전층(60)의 전압을 0V에서 양의 방향으로 순차적으로 Vp까지 증가시킨 후(도 5b 그래프 참조), 또다시 전압을 0V에서 양의 방향으로 똑 같은 전압(Vp)까지 증가시키게 되면 이미 Au 나노크리스탈 표면에 전하가 축적되어 있어 이전보다 전류가 증가한 Ion 상태가 된다(도 5c 그래프 참조). 그리고, 전압을 0V에서 양의 방향으로 순차적으로 VNDR까지 증가시키면 Ion 상태를 따라 NDR영역까지 가게 되며(도 5d 그래프 참조), 다시 전압을 0V에서 양의 방향으로 똑 같은 전압(VNDR)까지 증가시키게 되면 새로운 전류 패스인 Iinter상태의 전류를 나타내게 된다(도 5e 그래프 참조). 또다시 0V에서 Ve 까지 증가시키면 전류패스는 Iinter 상태를 따라 흐른다가, Vp와 VNDR을 거쳐 Ve로 흐르면서 Au 나노크리스탈에 축척된 전하들은 소거된다(도 5f 그래프 참조). 전압을 Vp, VNDR 및 Ve를 거쳐 0V까지 가하면 Au 나노크리스탈에 다시 전하가 축적되어 전류패스는 Ion상태를 따르게 된다(도 5g 그래프 참조). Here, again, the voltage of the upper conductive layer 60 is sequentially increased from 0V to the positive direction V p (see graph of FIG. 5B), and then again the same voltage (V p ) from 0V to the positive direction. If it is increased until the charge is already accumulated on the surface of the Au nanocrystals, the current is increased to the I on state (see Fig. 5c graph). Then, if the voltage is sequentially increased from 0V to V NDR in the positive direction, it goes to the NDR region along the I on state (see the graph of FIG. 5D), and again the voltage is the same voltage (V NDR ) from 0V to the positive direction. Increasing up to the current represents the current of the I inter state, a new current pass (see graph of FIG. 5E). Again increasing from 0V to V e , the current path flows along the I inter state, then through V p and V NDR to V e , and the charges accumulated on the Au nanocrystals are erased (see graph in FIG. 5f). When the voltage is applied to V 0 through V p , V NDR and V e , charge is accumulated in the Au nanocrystals again, and the current path follows the I on state (see the graph of FIG. 5G).

이는 Au 나노크리스탈과, 전도성 유기물층(30, 50) 간의 에너지 레벨 차에 의한 Au 나노크리스탈 내에 캐리어가 충전되지 않을 경우에는 Vth전까지는 그 전류 흐름이 미세하게 증가하는 저전류(고저항) 상태인 Ioff 상태가 된다. 하지만, 전도성 유기물층(30, 50)의 양단에 걸리는 전압이 Vth이상이면 Au 나노크리스탈 내에 캐리어가 충전되면서 전류 흐름이 급격하게 증가한다. 이후, Au 나노크리스탈 내에 캐리어가 충전되어 있을 경우에는 충전되지 않은 경우에 비해 그 전류 흐름이 수십배에서 수천배에 이르게된다. 그리고, 전도성 유기물층(30, 50)의 양단에 걸리는 전압이 VNDR이면 Au 나노크리스탈 내에 캐리어가 부분적으로 방전(또는 부분적으로 충전)되어, 캐리어가 충전되어 있는 경우(Ion 상태)보다 낮고 충전되어 있지 않는 경우(Ioff 상태)보다 높은 전류 흐름을 가지게 된다. VNDR 이상의 전압(Ve)을 인가하면 Au 나노크리스탈에 충전된 캐리어가 방전되어 충전되지 않은 상태로 변화한다. This is due to a low current (high resistance) state in which the current flow increases slightly until V th when the carrier is not charged in the Au nanocrystals due to the difference in energy levels between the Au nanocrystals and the conductive organic layers 30 and 50. I off . However, if the voltage across the conductive organic layers 30 and 50 is greater than V th , the current flows rapidly while the carrier is charged in the Au nanocrystals. Then, when the carrier is charged in the Au nanocrystals, the current flows from several tens to thousands of times as compared with the uncharged carrier. When the voltage across the conductive organic layers 30 and 50 is V NDR , the carrier is partially discharged (or partially charged) in the Au nanocrystal, which is lower and charged than when the carrier is charged (I on state). It will have a higher current flow than it is not (I off ). When a voltage V e above V NDR is applied, the carrier charged in the Au nanocrystal is discharged to change to an uncharged state.

그리고, 전압원의 전압을 음의 방향으로 순차적으로 증가시키게 되면, Vth까 지는 전압에 대해 전류가 증가하다가, Vth 이상의 전압이 인가되면 전류가 급격하게 증가하게 된다. 이후, Vth 이상의 전압이 Vp 까지 도달한 후 Vth 이상의 전압이 인가되면 전압증가에 따라 전류가 감소하는 부저항(NDR) 상태가 발생하고 그 후 인가한 전압이 Ve이상이면 다시 전압에 대해 전류가 약하게 증가한다(도 6 그래프 참조). 이는 소자의 대칭적 구조로 인한 것으로, 앞서 설명한 양의 방향 전압의 경우와 동일한 메커니즘이 작용하게 된다. Then, when the voltage of the voltage source thereby sequentially increased in the negative direction, while V th the current is increased for that how voltage, electric current is abruptly increased when the applied voltage V th or more. Then, if after a voltage higher than V th reaches V p is negative resistance (NDR) state in which the current is decreased in accordance with the voltage increases when the voltage is applied more than V th occurs, and thereafter applying a voltage V e over again with the voltage The current slightly increases with respect to the graph (see FIG. 6 graph). This is due to the symmetrical structure of the device, and the same mechanism as in the case of the positive directional voltage described above works.

또한, 쌍안정 전도성 특성 즉, 도 4의 그래프에 도시된 바와 같이 2V의 전압이 인가되었을 경우, Au 나노크리스탈(40)에 캐리어가 충전되지 않을 때는 Ioff 상태인 약 2×10-6의 전류가 흐르고, 캐리어가 충전된 경우에는 Ion 상태인 1×10-4의 전류가 흐르게 된다. 그리고, 캐리어가 부분적으로 충전된 경우에는 Iinter 상태인 2×10-5의 전류가 흐르게 된다. 이러한 원리를 이용하여 본 발명의 비휘발성 메모리 소자는 일반적인 비휘발성 메모리 소자의 주요 동작인 쓰기, 읽기, 소거 동작을 수행할 수 있게 된다. In addition, when the voltage of 2V is applied as shown in the graph of FIG. 4, when the carrier is not charged to the Au nanocrystal 40, a current of about 2 × 10 −6 that is in the off state when the carrier is not charged. When the carrier is charged, a 1 × 10 −4 current flowing in the I on state flows. When the carrier is partially charged, a current of 2 × 10 −5 in an I inter state flows. Using this principle, the nonvolatile memory device of the present invention can perform write, read and erase operations, which are main operations of a general nonvolatile memory device.

메모리 소자에 데이터 쓰기 전압(Vp)을 인가하게 되면 Au 나노크리스탈(40) 내에 캐리어를 축적시켜 로직 하이인 '1'의 데이터를 입력 메모리 내에 쓰게 된다. 여기서 Vp는 3에서 4V 이내 범위인 것이 바람직하다. 그리고, 한번 쓰여진 데이터는 메모리 소자에 전원이 인가되지 않았을 경우에도 지워지지 않고 그 상태를 유지하게 된다(도 7 그래프 참조). When the data write voltage V p is applied to the memory device, carriers are accumulated in the Au nanocrystal 40 to write data having a logic high of '1' into the input memory. It is preferable here that V p is in the range of 3 to 4V. Once written, the data is not erased even when power is not applied to the memory device.

다음으로, 메모리 소자에 데이터 소거 전압(Ve)을 인가하게 되면 Au 나노크리스탈 내에 캐리어를 방전시켜 메모리 내의 데이터를 로직 로우인 '0'으로 소거하게 된다. 여기서 Ve는 7V 이상의 전압인 것이 바람직하다. 그리고, 한번 지워진 데이터는 메모리 소자에 전원이 인가되지 않았을 경우 그 상태를 유지하게 된다(도 7 그래프 참조).Next, when it is applied to data erase voltage (V e) for discharging the memory element of the carrier in the nanocrystalline Au to thereby erase the data in the memory to "0" in logic low. V e is preferably a voltage of 7 V or more. Once erased, the data is retained when power is not applied to the memory device (refer to the graph of FIG. 7).

그리고, 메모리 소자에 중간 데이터 쓰기 전압(VNDR)을 인가하게 되면 Au 나노크리스탈(40) 내에 캐리어를 부분적으로 충전시켜 로직 하이(Ion)와 로직 로우(Ioff)의 중간 상태의 데이터를 입력 메모리 내에 쓰게 된다. 여기서 중간 데이터 쓰기를 위한 동작 전압은 4에서 7V 이내 범위인 것이 바람직하다. VNDR의 크기에 따라 Ion과 Ioff 상태 사이에 여러가지 상태를 만들 수 있어, MLC(multi-level cell)의 구현이 가능하고, 특히 Ion/Ioff 비가 클수록 멀티 레벨의 수를 증가시킬 수 있다. When the intermediate data write voltage V NDR is applied to the memory device, the carrier is partially charged in the Au nanocrystal 40 to input data in an intermediate state between logic high (I on ) and logic low (I off ). Write to memory. The operating voltage for writing the intermediate data is preferably in the range of 4 to 7V. Depending on the size of the V NDR , various states can be created between the I on and I off states, enabling the implementation of multi-level cells (MLCs), and in particular, the higher the I on / I off ratio, the higher the number of multi-levels. have.

또한, 메모리 소자에 읽기 전압(Vr)을 인가하게 되면 Au 나노크리스탈은 그 내부에 캐리어 충전 유무 및 충전된 양에 따라 그 전류 값이 크게 변화되어 나오고 이 전류의 차를 분석하여 메모리 소자 내의 데이터 값을 읽게 된다. 즉, 전류 값이 기준 전류 값보다 작은 경우에는 Au 나노크리스탈에 아무런 데이터가 입력되지 않은 '0'의 상태로 메모리 내의 데이터를 읽게 되고, 전류 값이 기준 전류 값보다 클 경우에는 Au 나노크리스탈에 데이터가 입력되어 있는 '1'의 상태로 메모리 내의 데이터를 읽게 된다. 그리고, 전류 값이 기준 전류 값보다 크고 '1'의 상태보다 작은 경우에는 Au 나노크리스탈에 데이터가 부분적으로 입력되어 있는 '중간 상태'로 메모리 내의 데이터를 읽게 된다. 이때, 읽기를 위한 동작 전압은 0.1에서 2.5V이내의 범위인 것이 바람직하다. 이러한 특성을 이용하여 MLC 메모리 소자 동작이 가능하다.In addition, when a read voltage (V r ) is applied to the memory device, Au nanocrystals have a large change in the current value depending on whether or not the carrier is charged therein and the amount of charge in the memory device. The value is read. In other words, when the current value is smaller than the reference current value, the data in the memory is read in the state of '0' where no data is input to the Au nanocrystal, and when the current value is larger than the reference current value, the data is read in the Au nanocrystal. Reads data in memory with '1' input. When the current value is larger than the reference current value and smaller than the state of '1', the data in the memory is read in the 'intermediate state' in which data is partially input to the Au nanocrystal. At this time, the operating voltage for reading is preferably in the range of 0.1 to 2.5V. By using this characteristic, MLC memory device operation is possible.

여기서, 앞서 설명한 로직 값은 그 측정되는 전류의 방향에 따라 바뀔 수 있다. Here, the logic value described above may be changed according to the direction of the measured current.

다음으로, Ag 나노크리스탈을 이용한 본 실시예의 메모리 소자의 동작을 간단히 살펴보면 다음과 같다. Next, the operation of the memory device of the present embodiment using Ag nanocrystals will be briefly described as follows.

앞서 설명한 바와 같이 상부 및 하부 도전층(20, 60) 사이에 전도성 유기물층/Ag 나노크리스탈/전도성 유기물층(30, 40, 50)이 형성된 구조를 갖는 본 실시예의 비휘발성 메모리 소자는 도전층(20, 60)에 전압을 인가할 경우, 도 8의 그래프와 같이 일정 전압(읽기 전압 : Vr=2V) 내에서 여러 가지 수준의 전류 상태(Ion, Ioff, Iinter)를 갖게 된다. As described above, the nonvolatile memory device of the present exemplary embodiment having the structure in which the conductive organic material layer / Ag nanocrystal / conductive organic material layer 30, 40, 50 is formed between the upper and lower conductive layers 20 and 60 has a conductive layer 20, When the voltage is applied to 60), as shown in the graph of FIG. 8, various levels of current states I on , I off , and I inter are provided within a constant voltage (read voltage: V r = 2 V).

상기 Ion, Ioff, Iinter는 각각 프로그램 전압(Vp) 인가 후 Vr 에서의 고전류(저저항)상태, 부저항(Negative Differential Resistance, NDR) 영역 전압(VNDR) 인가 후, Vr에서의 중간 전류(중간저항)상태, 소거 전압(Ve)인가 후, Vr에서의 저전류(고 저항) 상태를 나타낸다.The I on, I off, I inter each program voltage (V p) and then applied after applying high current (low resistance) state, the internal resistance (Negative Differential Resistance, NDR) region voltage (V NDR) at V r, V r After the application of the intermediate current (intermediate resistance) state and the erase voltage (V e ), the low current (high resistance) state at V r is shown.

예를 들어, 하부 도전층(20)을 접지에 연결하고, 상부 도전층(60)은 소정 전압원에 연결하여 전압원의 전압을 양의 방향으로 순차적으로 증가시키게 되면, 일정 레벨의 전압까지는 전압에 대해 전류가 증가하다가, 문턱전압(Vth) 이상의 전압이 인가되면 전류가 급격하게 증가하고, Vp에 이르게 된다. 이후, Vp 이상의 전압이 인가되면 부저항(NDR) 상태가 발생하고 Ve에 도달한다. 그 후 다시 전압에 대해 전류가 증가한다(도 9a 그래프 참조).For example, when the lower conductive layer 20 is connected to the ground, and the upper conductive layer 60 is connected to a predetermined voltage source to sequentially increase the voltage of the voltage source in the positive direction, the voltage up to a certain level of voltage When the current increases, when a voltage equal to or higher than the threshold voltage V th is applied, the current rapidly increases and reaches V p . Thereafter, when a voltage of V p or more is applied, a negative resistance (NDR) state occurs and reaches Ve. Then the current increases again with respect to the voltage (see graph of FIG. 9A).

여기서, 다시 상부 도전층(60)의 전압을 0V에서 양의 방향으로 순차적으로 Vp까지 증가시킨 후(도 9b 그래프 참조), 또다시 전압을 0V에서 양의 방향으로 똑 같은 전압(Vp)까지 증가시키게 되면 이미 Ag 나노크리스탈 표면에 전하가 축적되어 있어 이전보다 전류가 증가한 Ion 상태가 된다(도 9c 그래프 참조). 그리고, 전압을 0V에서 양의 방향으로 순차적으로 VNDR까지 증가시키면 Ion 상태를 따라 NDR영역까지 가게 되며(도 9d 그래프 참조), 다시 전압을 0V에서 양의 방향으로 똑 같은 전압(VNDR)까지 증가시키게 되면 새로운 전류 패스인 Iinter상태의 전류를 나타내게 된다(도 9e 그래프 참조). 또다시 0V에서 Ve 까지 증가시키면 전류패스는 Iinter 상태를 따라 흐른다가, Vp와 VNDR을 거쳐 Ve로 흐르면서 Ag 나노크리스탈에 축척된 전하들은 소거된다(도 9f 그래프 참조). 전압을 Vp, VNDR 및 Ve를 거쳐 0V까지 가하면 Ag 나노 크리스탈에 다시 전하가 축적되어 전류패스는 Ion상태를 따르게 된다(도 9g 그래프 참조). Here, again, the voltage of the upper conductive layer 60 is sequentially increased from 0V to the positive direction V p (see the graph of FIG. 9B), and then again the same voltage (V p ) from 0V to the positive direction. If it is increased until the charge is already accumulated on the Ag nanocrystal surface, the current is increased to the I on state than before (see Fig. 9c graph). In addition, if the voltage is sequentially increased from 0V to V NDR in the positive direction, it goes to the NDR region along the I on state (see FIG. 9D graph), and again the same voltage (V NDR ) from 0V to the positive direction. Increasing up to the current represents the current of the I inter state, a new current pass (see graph of FIG. 9E). Again increasing from 0V to V e , the current path flows along the I inter state, then through V p and V NDR to V e , and the charges accumulated on the Ag nanocrystals are erased (see graph of FIG. 9F). The voltage across the V p, V, and V e NDR Applying to 0V is accumulated again in the charge Ag nanocrystalline current path is to follow the I on state (see Fig. 9g graph).

이는 Ag 나노크리스탈과, 전도성 유기물층(30, 50) 간의 에너지 레벨 차에 의한 Ag 나노크리스탈 내에 캐리어가 충전되지 않을 경우에는 Vth전까지는 그 전류 흐름이 미세하게 증가하는 저전류(고저항) 상태인 Ioff 상태가 된다. 하지만, 전도성 유기물층(30, 50)의 양단에 걸리는 전압이 Vth이상이면 Ag 나노크리스탈 내에 캐리어가 충전되면서 전류 흐름이 급격하게 증가한다. 이후, Ag 나노크리스탈 내에 캐리어가 충전되어 있을 경우에는 충전되지 않은 경우에 비해 그 전류 흐름이 수십배에서 수천배에 이르게된다. 그리고, 전도성 유기물층(30, 50)의 양단에 걸리는 전압이 VNDR이면 Ag 나노크리스탈 내에 캐리어가 부분적으로 방전(또는 부분적으로 충전)되어, 캐리어가 충전되어 있는 경우(Ion 상태)보다 낮고 충전되어 있지 않는 경우(Ioff 상태)보다 높은 전류 흐름을 가지게 된다. VNDR 이상의 전압(Ve)을 인가하면 Ag 나노크리스탈에 충전된 캐리어가 방전되어 충전되지 않은 상태로 변화한다. This is due to a low current (high resistance) state in which the current flow increases slightly until V th when the carrier is not charged in the Ag nanocrystal due to the difference in energy levels between the Ag nanocrystal and the conductive organic layers 30 and 50. I off . However, when the voltage across the conductive organic layers 30 and 50 is greater than V th , the current flows rapidly while the carrier is charged in the Ag nanocrystals. Then, when the carrier is charged in the Ag nanocrystals, the current flows from several tens to thousands of times as compared with the uncharged. When the voltage across the conductive organic layers 30 and 50 is V NDR , the carrier is partially discharged (or partially charged) in the Ag nanocrystal, which is lower and charged than when the carrier is charged (I on state). It will have a higher current flow than it is not (I off ). When a voltage V e that is equal to or greater than V NDR is applied, the carrier charged in the Ag nanocrystals is discharged to change to an uncharged state.

그리고, 전압원의 전압을 음의 방향으로 순차적으로 증가시키게 되면, Vth까지는 전압에 대해 전류가 증가하다가, Vth 이상의 전압이 인가되면 전류가 급격하게 증가하게 된다. 이후, Vth 이상의 전압이 Vp 까지 도달한 후 Vth 이상의 전압이 인가 되면 전압증가에 따라 전류가 감소하는 부저항(NDR) 상태가 발생하고 그 후 인가한 전압이 Ve이상이면 다시 전압에 대해 전류가 약하게 증가한다(도 10 그래프 참조). 이는 소자의 대칭적 구조로 인한 것으로, 앞서 설명한 양의 방향 전압의 경우와 동일한 메커니즘이 작용하게 된다. Then, when the voltage of the voltage source thereby sequentially increased in the negative direction, while the current increases up to the voltage V th, current is abruptly increased when the applied voltage V th or more. After the voltage above V th reaches to V p and when voltage above V th is applied, a negative resistance (NDR) condition occurs in which current decreases as the voltage increases, and when the voltage applied thereafter is over V e, the voltage is applied again. The current increases slightly over time (see graph of FIG. 10). This is due to the symmetrical structure of the device, and the same mechanism as in the case of the positive directional voltage described above works.

또한, 쌍안정 전도성 특성 즉, 도 8의 그래프에 도시된 바와 같이 2V의 전압이 인가되었을 경우, Ag 나노크리스탈(40)에 캐리어가 충전되지 않을 때는 Ioff 상태인 약 2×10-6의 전류가 흐르고, 캐리어가 충전된 경우에는 Ion 상태인 1×10-4의 전류가 흐르게 된다. 그리고, 캐리어가 부분적으로 충전된 경우에는 Iinter 상태인 2×10-5의 전류가 흐르게 된다. 이러한 원리를 이용하여 본 발명의 비휘발성 메모리 소자는 일반적인 비휘발성 메모리 소자의 주요 동작인 쓰기, 읽기, 소거 동작을 수행할 수 있게 된다. In addition, when the voltage of 2V is applied as shown in the graph of FIG. 8, when the carrier is not charged to the Ag nanocrystal 40, a current of about 2 × 10 −6 is in an off state. When the carrier is charged, a 1 × 10 −4 current flowing in the I on state flows. When the carrier is partially charged, a current of 2 × 10 −5 in an I inter state flows. Using this principle, the nonvolatile memory device of the present invention can perform write, read and erase operations, which are main operations of a general nonvolatile memory device.

메모리 소자에 데이터 쓰기 전압(Vp)을 인가하게 되면 Ag 나노크리스탈(40) 내에 캐리어를 축적시켜 로직 하이인 '1'의 데이터를 입력 메모리 내에 쓰게 된다. 여기서 Vp는 3에서 4V 이내 범위인 것이 바람직하다. 그리고, 한번 쓰여진 데이터는 메모리 소자에 전원이 인가되지 않았을 경우에도 지워지지 않고 그 상태를 유지하게 된다(도 11 그래프 참조). When the data write voltage V p is applied to the memory device, carriers are accumulated in the Ag nanocrystals 40 to write data of logic high '1' into the input memory. It is preferable here that V p is in the range of 3 to 4V. Once written, the data is not erased even when power is not applied to the memory device (see the graph of FIG. 11).

다음으로, 메모리 소자에 데이터 소거 전압(Ve)을 인가하게 되면 Ag 나노크 리스탈 내에 캐리어를 방전시켜 메모리 내의 데이터를 로직 로우인 '0'으로 소거하게 된다. 여기서 Ve는 7V 이상의 전압인 것이 바람직하다. 그리고, 한번 지워진 데이터는 메모리 소자에 전원이 인가되지 않았을 경우 그 상태를 유지하게 된다(도 11 그래프 참조).Next, when it is applied to data erase voltage (V e) to the memory element to discharge the carriers in the Ag or knock Liestal will erase the data in the memory to "0" in logic low. It is preferable that V e is a voltage of 7 V or more. Once erased, the data is retained when power is not applied to the memory device (refer to the graph of FIG. 11).

그리고, 메모리 소자에 중간 데이터 쓰기 전압(VNDR)을 인가하게 되면 Ag 나노크리스탈(40) 내에 캐리어를 부분적으로 충전시켜 로직 하이(Ion)와 로직 로우(Ioff)의 중간 상태의 데이터를 입력 메모리 내에 쓰게 된다. 여기서 중간 데이터 쓰기를 위한 동작 전압은 4에서 7V 이내 범위인 것이 바람직하다. VNDR의 크기에 따라 Ion과 Ioff 상태 사이에 여러가지 상태를 만들 수 있어, MLC(multi-level cell)의 구현이 가능하고, 특히 Ion/Ioff 비가 클수록 멀티 레벨의 수를 증가시킬 수 있다. When the intermediate data write voltage V NDR is applied to the memory device, the carrier is partially charged in the Ag nanocrystal 40 to input data in an intermediate state between logic high (I on ) and logic low (I off ). Write to memory. The operating voltage for writing the intermediate data is preferably in the range of 4 to 7V. Depending on the size of the V NDR , various states can be created between the I on and I off states, enabling the implementation of multi-level cells (MLCs), and in particular, the higher the I on / I off ratio, the higher the number of multi-levels. have.

또한, 메모리 소자에 읽기 전압(Vr)을 인가하게 되면 Ag 나노크리스탈은 그 내부에 캐리어 충전 유무 및 충전된 양에 따라 그 전류 값이 크게 변화되어 나오고 이 전류의 차를 분석하여 메모리 소자 내의 데이터 값을 읽게 된다. 즉, 전류 값이 기준 전류 값보다 작은 경우에는 Ag 나노크리스탈에 아무런 데이터가 입력되지 않은 '0'의 상태로 메모리 내의 데이터를 읽게 되고, 전류 값이 기준 전류 값보다 클 경우에는 Ag 나노크리스탈에 데이터가 입력되어 있는 '1'의 상태로 메모리 내의 데이터를 읽게 된다. 그리고, 전류 값이 기준 전류 값보다 크고 '1'의 상태보다 작은 경우에는 Ag 나노크리스탈에 데이터가 부분적으로 입력되어 있는 '중간 상태'로 메모리 내의 데이터를 읽게 된다. 이때, 읽기를 위한 동작 전압은 0.1에서 2.5V이내의 범위인 것이 바람직하다. 이러한 특성을 이용하여 MLC 메모리 소자 동작이 가능하다.In addition, when a read voltage V r is applied to the memory device, the Ag nanocrystals change their current values greatly depending on whether or not the carrier is charged therein and the amount of charge in the memory device. The value is read. That is, if the current value is smaller than the reference current value, the data in the memory is read in the state of '0' where no data is input to the Ag nanocrystal. If the current value is larger than the reference current value, the data is read in the Ag nanocrystal. Reads data in memory with '1' input. When the current value is larger than the reference current value and smaller than the state of '1', the data in the memory is read in the 'intermediate state' in which data is partially input to the Ag nanocrystal. At this time, the operating voltage for reading is preferably in the range of 0.1 to 2.5V. By using this characteristic, MLC memory device operation is possible.

하기에서는 상술한 쌍안정 특성을 갖는 비휘발성 메모리 소자의 제조를 위한 공정 조건과 제조 방법에 관해 설명한다. Hereinafter, process conditions and a manufacturing method for manufacturing the nonvolatile memory device having the bistable characteristics described above will be described.

도 12 내지 도 18은 본 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다. 상기 도면에서 (a)는 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 A-A선상의 단면도이다.12 to 18 are diagrams for describing a method of manufacturing a nonvolatile memory device according to the present embodiment. In the figure, (a) is a plan view for explaining the manufacturing method of the nonvolatile memory device, (b) is a cross-sectional view taken along the line A-A of (a).

도 12를 참조하면, 기판(10) 상에 하부 도전층(20)을 형성한다. 즉, 증발 증착법(Evaporation)을 이용하여 직선 형태의 하부 도전층(20)을 형성한다. 이때, 기판(10)으로는 실리콘 기판 또는 유리 기판을 사용하는 것이 효과적이고, 그 상부에 절연막을 전체적으로 증착할 수도 있다. 절연막으로는 산화막 또는 질화막 계열의 물질막을 사용하는 것이 바람직하다. Referring to FIG. 12, the lower conductive layer 20 is formed on the substrate 10. That is, the lower conductive layer 20 having a linear shape is formed by using evaporation. At this time, it is effective to use a silicon substrate or a glass substrate as the substrate 10, and the insulating film may be entirely deposited thereon. It is preferable to use an oxide film or a nitride film-based material film as the insulating film.

먼저 기판(10)을 금속 증착을 위한 챔버(미도시) 내에 로딩한 다음, 제 1 새도우 마스크(shadow mask; 미도시)를 이용하여 하부 도전층(20)이 형성될 영역을 노출시킨다. 이후, 챔버 내부의 압력을 5×10-7 내지 5×10-5 Pa로 하고, 증착률을 1 내지 10Å/s로 유지한 상태에서 섭씨 1000 내지 1500도의 온도에서 금속물질을 증발시켜 노출된 기판(10) 영역에 금속의 도전층(20)을 형성한다. 이때, 본 실시예에서는 도전층(20)으로는 Al을 사용하는 것이 바람직하고, 도전층(20)의 두께는 50 내지 100nm인 것이 효과적이다. 하부 도전층(20)은 세로 방향으로 뻗은 직선 형태로 제작되는 것이 바람직하다. 상기의 하부 도전층(20) 증착 공정 전후에 소정의 세정공정을 실시할 수도 있다. First, the substrate 10 is loaded into a chamber (not shown) for metal deposition, and then a region where the lower conductive layer 20 is to be formed is exposed using a first shadow mask (not shown). Subsequently, a substrate exposed by evaporating a metal material at a temperature of 1000 to 1500 degrees Celsius while maintaining a pressure of 5 × 10 −7 to 5 × 10 −5 Pa and maintaining a deposition rate of 1 to 10 Pa / s. The conductive layer 20 of metal is formed in the region (10). At this time, it is preferable to use Al as the conductive layer 20 in this embodiment, and it is effective that the thickness of the conductive layer 20 is 50-100 nm. The lower conductive layer 20 is preferably manufactured in a straight line shape extending in the vertical direction. A predetermined cleaning process may be performed before or after the lower conductive layer 20 deposition process.

도 13 및 도 14를 참조하면, 하부 도전층(20)이 형성된 기판(10)상에 제 1 전도성 유기물층(30)을 형성한다. 상기의 제 1 전도성 유기물층(30)은 기판(10)상에 제 1 전도성 유기물층(30)이 형성될 영역을 개방하는 마스크 패턴을 형성한 다음, 마스크 패턴이 형성된 기판(10)에 유기물을 회전 코팅한다. 이후, 마스크 패턴과 그 상부의 유기물을 제거하여 하부 도전층(20)과 그 일부가 중첩되는 제 1 전도성 유기물층(30)을 형성한다. 13 and 14, the first conductive organic material layer 30 is formed on the substrate 10 on which the lower conductive layer 20 is formed. The first conductive organic layer 30 is formed on the substrate 10 to form a mask pattern for opening a region in which the first conductive organic layer 30 is to be formed, and then rotationally coating the organic material on the substrate 10 on which the mask pattern is formed. do. Thereafter, the mask pattern and the organic material thereon are removed to form the first conductive organic material layer 30 in which the lower conductive layer 20 and a portion thereof overlap.

이때, 상기 마스크 패턴으로는 유기물과의 식각율 차가 큰 물질을 이용하여 형성하되, 산화막 또는 질화막 계열의 물질을 사용하거나, 감광막을 사용할 수 있다. 본 실시예에서는 상기의 마스크 패턴으로 감광막을 사용하였다. 이에 관해 설명하면 다음과 같다. In this case, the mask pattern may be formed using a material having a large difference in etch rate from an organic material, and may be formed of an oxide film or a nitride film-based material or a photosensitive film. In this embodiment, a photosensitive film was used as the mask pattern. This is described as follows.

소정의 감광막을 이용한 패터닝 공정을 실시하여 제 1 전도성 유기물층(30)이 형성될 영역을 개방하는 제 1 감광막 패턴(21)을 형성한다. 즉, 하부 도전층(20)이 형성된 기판(10) 상에 감광막을 도포한다. 이때, 감광막은 회전 도포 방식을 이용하여 도포하되, 기판(10)을 500 내지 4000rpm으로 회전시켜 감광막을 균일하게 도포하는 것이 바람직하다. 즉, 약 1000rpm의 회전속도로 기판(10)을 회전시킨 상태에서 감광액을 떨어뜨린 다음, 약 3000rpm의 회전속도로 기판(10)을 회전시켜 감광막을 기판(10)상에 균일하게 도포한다. 물론 이뿐만 아니라, 기판(10) 상에 감광액을 먼저 도포한 다음, 기판(10)을 회전시킬 수도 있다. A patterning process using a predetermined photoresist layer is performed to form a first photoresist layer pattern 21 that opens an area where the first conductive organic layer 30 is to be formed. That is, a photosensitive film is coated on the substrate 10 on which the lower conductive layer 20 is formed. At this time, the photosensitive film is applied using a rotary coating method, but it is preferable to uniformly apply the photosensitive film by rotating the substrate 10 at 500 to 4000 rpm. That is, the photoresist is dropped while the substrate 10 is rotated at a rotational speed of about 1000 rpm, and then the substrate 10 is rotated at a rotational speed of about 3000 rpm to uniformly apply the photosensitive film on the substrate 10. Of course, in addition to this, the photosensitive liquid may be first applied onto the substrate 10, and then the substrate 10 may be rotated.

이후, 100 내지 150도의 온도하에서 약 1 내지 10분 동안 베이킹 공정을 실시한다. 제 1 전도성 유기물층(30) 형성을 위한 마스크를 제조하는 리소그라피(lithograph) 공정을 실시한다. 리소그라피 공정시 다양한 종류의 광을 사용할 수 있으며, 바람직하게는 UV를 사용하는 것이 효과적이다. 소정의 식각 공정을 통해 제 1 전도성 유기물층(30)이 형성될 영역의 감광막을 제거하여 제 1 감광막 패턴(21)을 형성한다. 식각 공정은 화학용액을 이용한 습식식각을 실시하되, 아세톤(acetone)용액을 이용하여 45 내지 1분간 실시하는 것이 바람직하다.Thereafter, the baking process is performed for about 1 to 10 minutes at a temperature of 100 to 150 degrees. A lithography process is performed to fabricate a mask for forming the first conductive organic layer 30. Various types of light can be used in the lithography process, preferably using UV is effective. The first photoresist layer pattern 21 is formed by removing the photoresist layer in the region where the first conductive organic layer 30 is to be formed through a predetermined etching process. The etching process is performed wet etching using a chemical solution, preferably 45 to 1 minutes using an acetone solution.

여기서, 감광막의 특성에 따라 리소그라피 공정시 노광된 영역의 감광막이 식각되거나, 노광되지 않은 영역의 감광막이 식각될 수 있다. 바람직하게는 제 1 전도성 유기물층(30)이 형성될 영역에 광을 조사하고, 광이 조사된 영역의 감광막을 제거하여 제 1 감광막 패턴(21)을 형성하는 것이 효과적이다. 제 1 감광막 패턴 형성 후, 소정의 세정공정을 실시할 수도 있다. Here, the photoresist of the exposed region may be etched or the photoresist of the unexposed region may be etched according to the characteristics of the photoresist. Preferably, it is effective to form the first photoresist layer pattern 21 by irradiating light to the region where the first conductive organic layer 30 is to be formed, and removing the photoresist layer in the region where the light is irradiated. After the formation of the first photosensitive film pattern, a predetermined washing step may be performed.

다음으로, 제 1 감광막 패턴(21)이 형성된 기판(10) 상에 유기물질을 회전 도포 방식을 이용하여 기판 전면에 도포하고 리프트 오프 공정을 통해 감광막 및 그 위의 유기물질을 제거하여 제 1 전도성 유기물층(30)을 형성한다. 상기의 유기물질로는 PVK 또는 Ps를 사용하는 것이 바람직하다. 본 실시예에서는 클로로포름(chloroform) 등의 솔벤트에 유기물질을 혼합하여 액상 상태의 유기물질을 사용한다. Next, the organic material is coated on the entire surface of the substrate 10 using the rotation coating method on the substrate 10 on which the first photoresist pattern 21 is formed, and the photoconductor and the organic material thereon are removed through a lift-off process to thereby form the first conductivity. The organic material layer 30 is formed. As the organic material, it is preferable to use PVK or Ps. In this embodiment, the organic material is mixed with a solvent such as chloroform to use a liquid organic material.

본 실시예에서는 PVK를 회전 도포 방식으로 제 1 감광막 패턴(21)이 형성된 기판(10) 상에 도포한다. 기판(10)을 1000 내지 3000rpm의 회전 속도로 회전시켜 유기물질을 기판(10)상에 도포한다. 바람직하게는 기판(10)을 2000rpm으로 회전시킨 상태에서 액상의 유기물질을 기판(10)상에 떨어뜨린 후, 약 50 내지 100초간 회전시켜 유기물질을 도포한다. 이때, 상기 회전속도보다 적을 경우에는 액상의 유기물이 균일하게 도포되지 못하고, 상기 회전 속도보다 클 경우에는 기판 중심부의 유기물의 두께가 얇아지게 되어 그 평탄도가 떨어지는 문제가 발생할 수 있다. 이어서, 100 내지 150도의 온도에서 1 내지 10분간 베이킹 공정을 실시한다. 물론 이뿐만 아니라, 유기물질을 기판(10) 상에 도포한 다음, 기판(10)을 회전시켜 유기물질을 균일하게 도포할 수도 있다.In the present embodiment, PVK is applied onto the substrate 10 on which the first photosensitive film pattern 21 is formed by a rotation coating method. The organic material is applied onto the substrate 10 by rotating the substrate 10 at a rotation speed of 1000 to 3000 rpm. Preferably, the organic material is dropped onto the substrate 10 while the substrate 10 is rotated at 2000 rpm, and then rotated for about 50 to 100 seconds to apply the organic material. In this case, when the rotation speed is less than the organic matter of the liquid is not uniformly applied, when the rotation speed is greater than the thickness of the organic material in the center portion of the substrate may cause a problem that the flatness is lowered. Subsequently, a baking process is performed for 1 to 10 minutes at the temperature of 100-150 degree | times. Of course, in addition to this, the organic material may be applied onto the substrate 10, and then the organic material may be uniformly applied by rotating the substrate 10.

다음으로, 리프트 오프 공정을 통해 제 1 감광막 패턴(21)과 그 상부에 위치한 유기물질을 제거하여 제 1 전도성 유기물층(30)을 형성한다. 도 14의 (b)에 도시된 바와 같이 회전 도포 방식을 이용하여 유기물질을 도포하면 대부분의 유기물질은 제 1 감광막 패턴(21)에 의해 노출된 기판(10) 상부 영역에 충진되고, 나머지 일부는 제 1 감광막 패턴(21)의 상부에 잔류한다. 이후, 제 1 감광막 패턴(21)을 소정의 스트립 공정을 통해 제거하게 되면 제 1 감광막 패턴(21) 상부의 유기물질도 같이 분리된다. 이로인해 제 1 감광막 패턴(21)이 형성되지 않은 영역에 제 1 전도성 유기물층(30)이 형성된다. Next, the first conductive organic material layer 30 is formed by removing the first photoresist pattern 21 and the organic material disposed thereon through a lift-off process. As shown in (b) of FIG. 14, when the organic material is applied by using a rotation coating method, most of the organic material is filled in the upper region of the substrate 10 exposed by the first photoresist pattern 21, and the remaining part of the organic material is filled. Remains on the first photoresist pattern 21. Subsequently, when the first photoresist pattern 21 is removed through a predetermined strip process, the organic material on the first photoresist pattern 21 is also separated. As a result, the first conductive organic material layer 30 is formed in the region where the first photoresist pattern 21 is not formed.

이때 제 1 전도성 유기물층은 그 일부가 하부 도전층(20)을 감싸는 형상으로 형성하되, 도 14에 도시된 바와 같이 그 중심부에 하부 도전층(20)이 위치한 사각형 형상인 것이 바람직하다. 물론 이에 한정되지 않고, 원형, 타원형, 삼각형, 다 각형 등을 포함하는 도형 형상일 수도 있다. In this case, a portion of the first conductive organic material layer is formed in a shape surrounding the lower conductive layer 20, and as shown in FIG. 14, it is preferable that the first conductive organic layer has a rectangular shape in which the lower conductive layer 20 is positioned. Of course, the present invention is not limited thereto, and may be a figure shape including a circle, an ellipse, a triangle, a polygon, and the like.

도 15를 참조하면, 제 1 전도성 유기물층(30) 상에 나노크리스탈층(40)을 형성하되, 나노크리스탈층(40)의 일부가 하부 도전층(20)의 일부와 중첩되도록 형성한다. Referring to FIG. 15, the nanocrystal layer 40 is formed on the first conductive organic layer 30, and a portion of the nanocrystal layer 40 overlaps with a portion of the lower conductive layer 20.

나노크리스탈층(40) 형성을 위해 제 1 전도성 유기물층(30)이 형성된 기판(10)을 금속 증착을 위한 챔버(미도시) 내에 로딩한다. 제 2 새도우 마스크(미도시)를 이용하여 나노크리스탈층(40)이 형성될 제 1 전도성 유기물층(30)을 노출시킨다. 앞서 언급한 바와 같이 제 1 전도성 유기물층(30)의 일부를 노출하되, 제 1 전도성 유기물층(30) 하부의 하부 도전층(10)의 적어도 일부와 나노크리스탈층(40)이 중첩될 수 있도록 한다. 이때, 제 2 새도우 마스크에 의해 노출되는 영역의 형상은 제 1 전도성 유기물층(30)과 동일한 형상으로 형성하는 것이 바람직하다. 이어서, 챔버 내부의 압력을 5×10-7 내지 5×10-2 Pa로 하고, 증착률을 0.01 내지 1.0Å/s로 유지한 상태에서 섭씨 1000 내지 1500도의 온도에서 금속물질을 증발시켜 노출된 제 1 전도성 유기물층(30) 상에 나노크리스탈층(40)을 형성한다. In order to form the nanocrystal layer 40, the substrate 10 on which the first conductive organic layer 30 is formed is loaded into a chamber (not shown) for metal deposition. The first conductive organic material layer 30 on which the nanocrystal layer 40 is to be formed is exposed using a second shadow mask (not shown). As mentioned above, a portion of the first conductive organic layer 30 is exposed, so that at least a portion of the lower conductive layer 10 under the first conductive organic layer 30 and the nanocrystal layer 40 may overlap. In this case, the shape of the region exposed by the second shadow mask is preferably formed in the same shape as the first conductive organic material layer 30. Subsequently, the pressure inside the chamber is 5 × 10 −7 to 5 × 10 −2 Pa, and the metal material is exposed by evaporating the metal material at a temperature of 1000 to 1500 degrees Celsius while maintaining the deposition rate at 0.01 to 1.0 Pa / s. The nanocrystal layer 40 is formed on the first conductive organic layer 30.

여기서, 상기 증착율은 0.1 내지 0.5Å/s으로 증착하는 것이 바람직하다. 또한, 나노크리스탈층(40)은 1 내지 100nm두께로 형성하는 것이 바람직하다. 물론 이에 한정되지 않고, 5 내지 40nm두께로 형성하는 것이 더욱 바람직하다. 이때, 상기의 증착률과 증착 두께를 벗어날 경우에는 나노크리스탈이 형성되지 않거나, 쌍안정 특성이 나타나지 않을 수 있다. 이때, 나노크리스탈층(40)을 Au, Pt, Ag, Ti, Ni, Cu와 이들의 합금 중 적어도 어느 하나를 사용하여 형성한다. 바람직하게는 Au를 이용하여 형성한다. 이를 통해 나노크리스탈은 산화되지 않은 순순한 금속을 포함할 수 있다. Here, the deposition rate is preferably deposited at 0.1 to 0.5 dl / s. In addition, the nanocrystal layer 40 is preferably formed to a thickness of 1 to 100nm. Of course, it is not limited to this, It is more preferable to form in 5-40 nm thickness. At this time, the nanocrystals may not be formed or bistable characteristics may not appear when the deposition rate and the deposition thickness deviate. At this time, the nanocrystal layer 40 is formed using at least one of Au, Pt, Ag, Ti, Ni, Cu and their alloys. Preferably, it is formed using Au. This allows the nanocrystals to contain pure metals that are not oxidized.

그리고, 나노크리스탈층(40)을 전도성 유기물층 내에 형성하여 나노크리스탈층(40)과 도전층(20, 60)이 단락되는 현상을 방지할 수 있다. In addition, the nanocrystal layer 40 may be formed in the conductive organic layer to prevent the nanocrystal layer 40 and the conductive layers 20 and 60 from being short-circuited.

도 16 및 도 17을 참조하면, 나노크리스탈층(40)이 형성된 제 1 전도성 유기물층(30) 상에 제 2 전도성 유기물층(50)을 형성한다. 16 and 17, the second conductive organic material layer 50 is formed on the first conductive organic material layer 30 on which the nanocrystal layer 40 is formed.

제 2 전도성 유기물층(50)은 상술한 제 1 전도성 유기물층(30)의 형성방법과 동일한 방법으로 형성하되, 제 1 전도성 유기물층(30) 및 나노크리스탈층(40)이 형성된 기판(10)상에 제 2 전도성 유기물층(50)이 형성될 영역을 개방하는 마스크 패턴(41)을 형성한 다음, 마스크 패턴(41)이 형성된 기판(10)에 유기물을 회전 코팅방법으로 도포한 후, 마스크 패턴(41)과 그 상부의 유기물질을 제거하여 나노크리스탈층(40)을 감싸는 제 2 전도성 유기물층(50)을 형성한다. 여기서, 제 2 전도성 유기물층(50)의 형성방법을 상술한 제 1 전도성 유기물층(30)의 형성 방법과 동일함으로 그 설명을 생략한다.The second conductive organic material layer 50 is formed in the same manner as the method of forming the first conductive organic material layer 30 described above, and is formed on the substrate 10 on which the first conductive organic material layer 30 and the nanocrystal layer 40 are formed. 2 After forming the mask pattern 41 to open the region where the conductive organic layer 50 is to be formed, and then applying the organic material to the substrate 10 on which the mask pattern 41 is formed by a rotation coating method, the mask pattern 41 And a second conductive organic material layer 50 surrounding the nanocrystal layer 40 by removing the organic material thereon. Here, since the method of forming the second conductive organic layer 50 is the same as the method of forming the first conductive organic layer 30 described above, the description thereof is omitted.

본 실시예에서는 전도성 유기물층으로 PVK을 사용하는 것이 바람직하고, 상술한 제 1 및 제 2 전도성 유기물층(30, 50)의 두께는 5 내지 100nm인 것이 효과적이다. 이와 같이 제 1 유기물(30)의 일부에 나노크리스탈층(40)이 형성되고, 그 상부에 제 2 전도성 유기물층(50)을 도포함으로 인해 제 2 전도성 유기물층(50)이 나노크리스탈층(40)을 감싸는 형상으로 형성된다. 이와 같이 제 2 전도성 유기물 층(50)은 나노크리스탈층(40)을 감싸는 형상으로 형성하되, 제 1 유기물(30)과 동일 크기로 형성할 수도 있고, 이보다 더 작은 크기로 형성할 수도 있다. In this embodiment, it is preferable to use PVK as the conductive organic material layer, and it is effective that the thicknesses of the first and second conductive organic material layers 30 and 50 described above are 5 to 100 nm. As such, the nanocrystal layer 40 is formed on a part of the first organic material 30, and the second conductive organic material layer 50 forms the nanocrystal layer 40 by applying the second conductive organic material layer 50 thereon. It is formed in a wrapping shape. As described above, the second conductive organic layer 50 may be formed in a shape surrounding the nanocrystal layer 40, but may be formed in the same size as the first organic material 30 or may be formed in a smaller size.

상술한 바와 같이 제 1 및 제 2 전도성 유기물층을 형성한 다음, 소정의 큐어링 공정을 실시한다. 즉, 200 내지 400도의 온도하에서 약 1 내지 3시간 동안 열처리 하여 각층을 치밀화하고, 활성화한다. As described above, after forming the first and second conductive organic material layers, a predetermined curing process is performed. That is, each layer is densified and activated by heat treatment for about 1 to 3 hours at a temperature of 200 to 400 degrees.

이러한 큐어링 동안 나노크리스탈이 형성되며 이는 하기와 같이 설명될 수 있다. 제 1 및 제 2 전도성 유기물층과 그 사이에 개재된 Au층 혹은 Ag층은 표면 에너지값이 상이하며, 큐어링 동안 각 층의 표면 에너지를 낮추는 방향으로 물질 이동이 야기되어 전도성 유기물질 내에 나노크리스탈이 형성된다. 즉, 큐어링 동안 나노 레벨 두께의 Au 혹은 Ag 필름층은 표면에너지를 낮추기 위해 부분적으로 리프트 오프(Lift-off) 및 응집(agglomeration)되어 나노크리스탈로 형성된다. 따라서, 상기 범위를 벗어나는 경우 상기와 같은 리프트 오프 및 응집이 발생되지 않는다.Nanocrystals are formed during this curing, which can be explained as follows. The first and second conductive organic material layers and the Au layer or Ag layer interposed therebetween have different surface energy values, and cause material movement in the direction of lowering the surface energy of each layer during curing, so that the nanocrystals are formed in the conductive organic material. Is formed. That is, during curing, a nano-level thick Au or Ag film layer is partially lifted off and agglomerated to form a nanocrystal to lower the surface energy. Therefore, such lift off and flocculation do not occur when out of the above range.

도 18을 참조하면, 제 2 전도성 유기물층(50)을 포함하는 기판(10)상에 상부 도전층(60)을 형성한다. 이때, 상부 도전층(60)은 하부 도전층(30)과는 서로 직교하는 방향으로 연장된 직선 형상으로 형성하는 것이 바람직하다. Referring to FIG. 18, the upper conductive layer 60 is formed on the substrate 10 including the second conductive organic layer 50. In this case, the upper conductive layer 60 may be formed in a straight line shape extending in a direction perpendicular to the lower conductive layer 30.

이를 위해 먼저 제 2 전도성 유기물층(50)까지 형성된 기판(10)을 금속 증착을 위한 챔버 내에 로딩한 다음, 제 3 새도우 마스크를 이용하여 상부 도전층(60)이 형성될 영역을 노출시킨다. 즉, 제 2 전도성 유기물층(50)의 상부 일부 영역과 기판(10)의 일부 영역을 노출한다. 이때, 제 2 전도성 유기물층(50) 하부의 나노크리스탈층(40)의 일부와 상부 도전층(60)이 중첩되도록 형성하는 것이 바람직하다. 가장 바람직하게는 하부 도전층(30)과 상부 도전층(60)이 중첩되는 영역 사이에 나노크리스탈이 배치되도록 노출영역을 조절하는 것이 효과적이다. To this end, first, the substrate 10 formed up to the second conductive organic material layer 50 is loaded into a chamber for metal deposition, and then a region where the upper conductive layer 60 is to be formed is exposed using a third shadow mask. That is, a portion of the upper portion of the second conductive organic layer 50 and a portion of the substrate 10 are exposed. In this case, a portion of the nanocrystal layer 40 under the second conductive organic material layer 50 and the upper conductive layer 60 may be formed to overlap. Most preferably, it is effective to adjust the exposed area so that the nanocrystals are disposed between the overlapping areas of the lower conductive layer 30 and the upper conductive layer 60.

이어서, 챔버 내부의 압력을 5×10-7 내지 5×10-5 Pa로 하고, 증착률을 1 내지 10Å/s로 유지한 상태에서 섭씨 1000 내지 1500도의 온도에서 금속물질을 증발시켜 노출된 제 2 전도성 유기물층(50)과, 기판(10) 영역에 금속의 도전층을 형성한다. 이때, 본 실시예에서는 상부 도전층(60)으로는 Al을 사용하는 것이 바람직하고, 도전층의 두께는 60 내지 100nm인 것이 효과적이다. 상부 도전층(60)은 가로 방향으로 뻗은 직선 형태로 제작되는 것이 바람직하다. 이 경우는 비휘발성 메모리 셀 사이즈가 4F2를 가질 수 있어 고집적화에 유리하다. 즉, 이는 메모리 소자의 선폭이 F일 경우 셀이 이의 4배 크기를 가짐을 의미한다. Subsequently, the pressure inside the chamber was 5 × 10 -7 to 5 × 10 -5 Pa, and the metal material was exposed by evaporating the metal material at a temperature of 1000 to 1500 degrees Celsius while maintaining the deposition rate at 1 to 10 Pa / s. 2 A conductive organic layer 50 and a conductive layer of metal are formed in the substrate 10 region. At this time, in the present embodiment, it is preferable to use Al as the upper conductive layer 60, and it is effective that the thickness of the conductive layer is 60 to 100 nm. The upper conductive layer 60 is preferably manufactured in the form of a straight line extending in the horizontal direction. In this case, the nonvolatile memory cell size can have 4F 2 , which is advantageous for high integration. That is, when the line width of the memory device is F means that the cell has a size four times that.

이어서, 상술한 상부 도전층(60)과, 하부 도전층(30) 각각을 외부 전극과 연결하기 위한 별도의 금속 배선 공정을 실시할 수도 있다. 또한, 소자 형성 후, 소자를 보호하기 위한 패시베이션 공정을 실시한다. 본 발명에서는 제 1 및 제 2 전도성 유기물층으로 PVK를 사용하기 때문에 300도 정도의 고온 열공정을 수반하는 패시베이션 공정시 전도성 유기물층의 특성이 변화되는 현상을 방지할 수 있다. Subsequently, a separate metal wiring process may be performed to connect the upper conductive layer 60 and the lower conductive layer 30 to the external electrode. In addition, after forming the element, a passivation step for protecting the element is performed. In the present invention, since PVK is used as the first and second conductive organic layers, a phenomenon in which the characteristics of the conductive organic layers are changed during the passivation process involving a high temperature thermal process of about 300 degrees can be prevented.

본 발명의 메모리 소자의 제조 방법은 상술한 설명에 한정되지 않고, 다양한 메모리 소자의 제조 방법을 통해 제조할 수 있다. 상기의 도전층, 전도성 유기물층 및 나노크리스탈층은 열 증착(thermal evaporation)공정 이외에 E-빔 증착 공정, 스퍼터링 공정, CVD공정, ALD공정 등을 통해 형성할 수 있다. 도전층과, 전도성 유기물층은 전체 구조상에 형성한 다음, 패터닝 공정을 통해 그 형상을 제작할 수도 있다. 즉, 기판의 상부에 도전성 물질을 형성한 다음, 마스크를 이용한 식각공정을 통해 도전층을 제외한 영역의 도전성 물질을 제거하여 도전층을 형성할 수도 있다. The manufacturing method of the memory device of the present invention is not limited to the above description, and can be manufactured through various manufacturing methods of the memory device. The conductive layer, the conductive organic material layer, and the nanocrystal layer may be formed through an E-beam deposition process, a sputtering process, a CVD process, an ALD process, and the like in addition to a thermal evaporation process. The conductive layer and the conductive organic material layer may be formed on the entire structure, and then the shape may be manufactured through a patterning process. That is, the conductive layer may be formed by forming a conductive material on the substrate, and then removing the conductive material except for the conductive layer through an etching process using a mask.

또한, 본 실시예에서, PVK를 전도성 유기물층으로 사용하고, Au 혹은 Ag를 나노크리스탈층으로 사용하여 나노크리스탈층 영역에 Au로 구성된 나노크리스탈을 제작할 수 있다. In addition, in the present embodiment, using a PVK as a conductive organic material layer, using Au or Ag as a nanocrystal layer, it is possible to produce a nanocrystal composed of Au in the nanocrystal layer region.

도 19는 본 실시예에 따른 제조 방법을 통해 제작된 메모리 소자의 TEM 사진이고, 도 20a 내지 도 20d는 본 실시예에 따른 메모리 소자의 성분 분포를 나타낸 사진이고, 도 21은 본 실시예에 따른 메모리 소자의 성분 분포를 나타낸 그래프이다. 19 is a TEM photograph of a memory device manufactured by the manufacturing method according to the present embodiment, FIGS. 20A to 20D are photographs showing the component distribution of the memory device according to the present embodiment, and FIG. 21 according to the present embodiment. A graph showing component distribution of a memory device.

도 19를 참조하면, 상하 도전층 사이에 전도성 유기물층이 형성되고, 전도성 유기물층 사이에 나노크리스탈층이 형성됨을 볼 수 있다. 도 20a 내지 도 20d는 EDS(energy dispersive spectroscopy)를 통해 도 19의 메모리 소자의 성분 및 이의 분포를 나타낸 사진으로, 도 20a에서는 Au의 분포를 나타내고, 도 20b에서는 전도성 고분자의 주성분인 C의 분포를 나타내고, 도 20c에서는 Al의 분포를 나타내고, 도 20d에서는 O의 분포를 나타낸다. Referring to FIG. 19, it can be seen that a conductive organic material layer is formed between the upper and lower conductive layers, and a nanocrystal layer is formed between the conductive organic material layers. 20A to 20D are photographs showing the components of the memory device of FIG. 19 and their distribution through energy dispersive spectroscopy (EDS). FIG. 20A shows the distribution of Au and FIG. 20B shows the distribution of C, the main component of the conductive polymer. In FIG. 20C, the distribution of Al is shown, and in FIG. 20D, the distribution of O is shown.

상기의 도면을 참조하여 보면, 본 실시예에서 상부 및 하부 도전층으로 사용한 Al이 전도성 유기물층의 상하에 배치되고, 전도성 유기물층 내부에 나노크리스탈층으로 사용한 Au가 배치되어 있음을 알 수 있다. 그리고, O의 분포를 보면 Au와 는 중첩되지않고, 도전층과 전도성 유기물층 사이에 분포되어 있음을 볼 수 있다. 또한, 도 21은 도 19의 메모리 소자의 깊이 방향 EDS분포를 나타낸 그래프로, 도면을 참조하면, Al성분의 도전층 사이에 C 성분의 전도성 유기물층이 위치하고, 전도성 유기물층 내에 Au성분의 나노크리스탈층이 배치되어 있음을 알 수 있고, Au의 양측 영역 즉, 전도성 유기물층과 도전층 사이 영역에 O가 분포되어 있어 나노크리스탈층 내에는 산소 성분이 분포되어 있지 않음을 알 수 있다. 즉, Au 나노크리스탈은 산화가 되어 있지 않다.Referring to the drawings, it can be seen that Al used as the upper and lower conductive layers in this embodiment is disposed above and below the conductive organic layer, and Au used as the nanocrystal layer is disposed inside the conductive organic layer. In addition, the distribution of O does not overlap with Au, but it can be seen that it is distributed between the conductive layer and the conductive organic layer. FIG. 21 is a graph illustrating a depth direction EDS distribution of the memory device of FIG. 19. Referring to the drawing, a conductive organic material layer of C component is located between Al conductive layers, and an Au crystal nanocrystal layer is formed in the conductive organic layer. As can be seen, O is distributed in both regions of Au, i.e., the region between the conductive organic layer and the conductive layer, so that the oxygen component is not distributed in the nanocrystal layer. That is, Au nanocrystals are not oxidized.

본 실시예에서 나노크리스탈층 영역에 여러 가지 크기의 Au 나노크리스탈을 제작할 수 있다. In this embodiment, Au nanocrystals of various sizes may be manufactured in the nanocrystal layer region.

도 22 내지 도 27은 본 실시예에 따른 제조 방법을 통해 제작된 메모리 소자의 크기에 따른 Au 나노크리스탈 TEM 사진들이다. Au의 증착 두께(TEM 사진 좌측 상단에 기입)를 다르게 하여 다양한 크기의 Au 나노크리스탈을 제작할 수 있다. Au 나노크리스탈의 크기에 따라 메모리 소자의 특성과 성능을 조절할 수 있다. 그리고, Au의 증착두께가 10nm 이상이 되면 상기 제작 온도(섭씨 300도 정도)상에서 Au 나노크리스탈을 형성하지 못할 수 있다.22 to 27 are Au nanocrystal TEM images according to the size of a memory device manufactured by the manufacturing method according to the present embodiment. Au nanocrystals of various sizes can be fabricated by varying the deposition thickness of Au (at the top left of the TEM picture). The characteristics and performance of the memory device can be adjusted according to the size of Au nanocrystals. In addition, when the deposition thickness of Au is 10 nm or more, Au nanocrystals may not be formed at the fabrication temperature (about 300 degrees Celsius).

또한, 본 실시예에서 전도성 유기물의 농도 변화에 따른 소자를 제작하고, 소자의 특성과 성능을 조절할 수 있다. In addition, according to the present embodiment, the device may be manufactured according to the concentration change of the conductive organic material, and characteristics and performance of the device may be adjusted.

도 28a 내지 도 28c는 본 실시예에서 전도성 유기물의 농도 변화에 따른 메모리 소자의 전류 전압 특성을 나타낸 그래프이다. 28A to 28C are graphs showing current voltage characteristics of a memory device according to a change in concentration of a conductive organic material in the present embodiment.

즉, 전도성 유기물의 농도가 증가할수록 문턱 전압(Vth)가 상승하고(도 28a), 로직 하이(Ion)와 로직 로우(Ioff)의 전류값이 모두 감소한다(도 28b). 그리고, 전도성 유기물의 농도가 증가할수록 로직 하이(Ion)와 로직 로우(Ioff)의 전류비는 증가한다(도 28c).That is, as the concentration of the conductive organic material increases, the threshold voltage V th increases (FIG. 28A), and current values of logic high I on and logic low I off decrease (FIG. 28B). As the concentration of the conductive organic material increases, the current ratio between logic high I on and logic low I off increases (FIG. 28C).

상술한 바와 같이 본 발명은 전도성 유기물층과 그 사이에 형성된 나노크리스탈을 갖는 소자를 통해 소비 전력이 낮고, 처리속도가 빠르며, 4F2의 메모리 셀 사이즈를 가지는 고 집적이 가능한 메모리 소자를 제공할 수 있다. As described above, the present invention can provide a highly integrated memory device having a low power consumption, a high processing speed, and a memory cell size of 4F 2 through a device having a conductive organic layer and nanocrystals formed therebetween. .

또한, 본 발명은 전도성 유기물의 쌍안정 전도 특성을 이용하여 읽기, 쓰기 및 소거 동작을 반복적으로 수행할 수 있고, 전원이 인가되지 않더라고 셀에 저장된 데이터를 유지할 수 있다. In addition, the present invention can repeatedly perform read, write and erase operations using the bistable conduction characteristics of the conductive organic material, and can maintain data stored in the cell even when power is not applied.

또한, 본 발명은 전도성 유기물의 쌍안정 전도 특성의 중간 상태를 이용하여, 다중비트 메모리를 제작할 수 있다.In addition, the present invention can fabricate a multi-bit memory using an intermediate state of bistable conduction properties of conductive organic materials.

또한, 본 발명은 전도성 고분자 유기물을 이용하여 소자의 열적 안정성을 확보할 수 있다. In addition, the present invention can ensure the thermal stability of the device using a conductive polymer organic material.

또한, 본 발명은 회전 도포 방법을 통해 전도성 유기물을 형성하여 전도성 유기물의 증착 시간을 단축할 수 있다. In addition, the present invention can form a conductive organic material through a rotation coating method to shorten the deposition time of the conductive organic material.

또한, 본 발명은 기판상에 마스크 패턴을 직접 형성하고, 이를 이용하여 전 도성 유기물층을 형성함으로써 전도성 유기물층의 패턴을 다양하게 제작할 수 있다.In addition, the present invention can form a pattern of the conductive organic material layer by directly forming a mask pattern on the substrate, by using the conductive organic material layer to form a conductive pattern.

또한, 본 발명은 Au 나노크리스탈의 크기를 조절하여 메모리 소자의 특성을 조절하고 성능을 향상시킬 수 있다. In addition, the present invention can adjust the size of the Au nanocrystals to control the characteristics of the memory device and improve the performance.

또한, 본 발명은 전도성 유기물의 농도를 조절하여 메모리 소자의 특성을 조절하고 성능을 향상시킬 수 있다. In addition, the present invention can adjust the concentration of the conductive organic material to control the characteristics of the memory device and improve the performance.

본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다. Although the invention has been described with reference to the accompanying drawings and the preferred embodiments described above, the invention is not limited thereto, but is defined by the claims that follow. Accordingly, one of ordinary skill in the art may variously modify and modify the present invention without departing from the spirit of the following claims.

Claims (15)

삭제delete 상부 및 하부 도전층;Upper and lower conductive layers; 전도성 고분자 유기물질을 포함하고, 상기 상부 및 하부 도전층 사이에 형성된 쌍안정 전도 특성을 갖는 전도성 유기물층; 및A conductive organic material layer including a conductive polymer organic material and having bistable conductive properties formed between the upper and lower conductive layers; And 상기 전도성 유기물층 내에 형성된 나노크리스탈을 포함하고, It comprises nanocrystals formed in the conductive organic material layer, 상기 전도성 유기물층은 상부 및 하부 전도성 유기물층을 포함하고, 상기 나노크리스탈은 상기 상부 및 하부 전도성 유기물층 사이에 개재되어 있고,The conductive organic layer includes an upper and a lower conductive organic layer, the nanocrystal is interposed between the upper and lower conductive organic layer, 고전류 상태, 중간 전류 상태, 및 저전류 상태로 전환되되,Transitions to a high current state, an intermediate current state, and a low current state, 상기 중간 전류 상태는 부저항 전압의 크기에 각각 상응하는 멀티-레벨 전류 상태를 포함하는 비휘발성 메모리 소자.And the intermediate current state includes a multi-level current state respectively corresponding to the magnitude of the negative resistance voltage. 상부 및 하부 도전층;Upper and lower conductive layers; 전도성 고분자 유기물질을 포함하고, 상기 상부 및 하부 도전층 사이에 형성된 쌍안정 전도 특성을 갖는 전도성 유기물층; 및A conductive organic material layer including a conductive polymer organic material and having bistable conductive properties formed between the upper and lower conductive layers; And 상기 전도성 유기물층 내에 형성된 나노크리스탈을 포함하고, It comprises nanocrystals formed in the conductive organic material layer, 상기 전도성 유기물층은 상부 및 하부 전도성 유기물층을 포함하고, 상기 나노크리스탈은 상기 상부 및 하부 전도성 유기물층 사이에 개재되어 있고,The conductive organic layer includes an upper and a lower conductive organic layer, the nanocrystal is interposed between the upper and lower conductive organic layer, 고전류 상태, 중간 전류 상태, 및 저전류 상태로 전환되되,Transitions to a high current state, an intermediate current state, and a low current state, 상기 고전류 상태는 쓰기 전압 인가 이후의 읽기 전압에서 나타나고, 상기 중간 전류 상태는 부저항 전압 인가 이후의 읽기 전압에서 나타나며, 상기 저전류 상태는 소거 전압 인가 이후의 읽기 전압에서 나타나는 비휘발성 메모리 소자.And the high current state appears at a read voltage after application of a write voltage, the intermediate current state appears at a read voltage after application of a negative resistance voltage, and the low current state appears at a read voltage after application of an erase voltage. 청구항 3에 있어서, The method according to claim 3, 상기 부저항 전압은 읽기 전압보다 높고, 상기 소거 전압은 상기 부저항 전압보다 높은 비휘발성 메모리 소자.The negative resistance voltage is higher than the read voltage, and the erase voltage is higher than the negative resistance voltage. 상부 및 하부 도전층;Upper and lower conductive layers; 전도성 고분자 유기물질을 포함하고, 상기 상부 및 하부 도전층 사이에 형성된 쌍안정 전도 특성을 갖는 전도성 유기물층; 및A conductive organic material layer including a conductive polymer organic material and having bistable conductive properties formed between the upper and lower conductive layers; And 상기 전도성 유기물층 내에 형성되되, 균일한 사이즈를 가지는 나노크리스탈을 포함하고, Is formed in the conductive organic material layer, and comprises a nanocrystal having a uniform size, 상기 전도성 유기물층은 상부 및 하부 전도성 유기물층을 포함하고, 상기 나노크리스탈은 상기 상부 및 하부 전도성 유기물층 사이에 개재되어 있고,The conductive organic layer includes an upper and a lower conductive organic layer, the nanocrystal is interposed between the upper and lower conductive organic layer, 고전류 상태, 중간 전류 상태, 및 저전류 상태로 전환되는 비휘발성 메모리 소자.A nonvolatile memory device that transitions to a high current state, an intermediate current state, and a low current state. 기판 상에 하부 도전층을 형성하는 단계;Forming a lower conductive layer on the substrate; 상기 하부 도전층이 형성된 상기 기판상에 회전 도포 방식으로 제 1 전도성 유기물층을 형성하는 단계;Forming a first conductive organic material layer on the substrate on which the lower conductive layer is formed by a spin coating method; 상기 하부 도전층의 일부와 중첩되도록 상기 제 1 전도성 유기물층 상에 상기 나노크리스탈층을 형성하는 단계;Forming the nanocrystal layer on the first conductive organic material layer so as to overlap a portion of the lower conductive layer; 상기 나노크리스탈층이 형성된 제 1 전도성 유기물층 상에 회전 도포 방식으로 제 2 전도성 유기물층을 형성하는 단계; Forming a second conductive organic material layer on the first conductive organic material layer on which the nanocrystal layer is formed by a spin coating method; 큐어링 공정을 실시하는 단계; 및Performing a curing process; And 상기 제 2 전도성 유기물층 상에 상기 나노크리스탈층과 그 일부가 중첩 되도록 상부 도전층을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.And forming an upper conductive layer on the second conductive organic material layer such that the nanocrystal layer and a portion thereof overlap each other. 청구항 6에 있어서, 상기 회전 도포 방식은, The method of claim 6, wherein the rotary coating method, 상기 기판 상에 마스크 패턴을 형성하는 단계;Forming a mask pattern on the substrate; 상기 마스크 패턴이 형성된 기판에 유기물질을 회전도포하는 단계; 및Rotating coating the organic material on the substrate on which the mask pattern is formed; And 상기 마스크 패턴 및 그 상부에 형성된 유기물질을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.And removing the mask pattern and the organic material formed on the mask pattern. 청구항 7에 있어서, The method according to claim 7, 상기 전도성 유기물질로 솔벤트에 PVK 또는 Ps가 혼합된 물질을 사용하는 비휘발성 메모리 소자의 제조 방법.A method of manufacturing a nonvolatile memory device using a material in which PVK or Ps is mixed with a solvent as the conductive organic material. 청구항 7에 있어서, 상기 마스크 패턴을 형성하는 단계는, The method of claim 7, wherein forming the mask pattern, 상기 기판상에 감광막을 도포하는 단계;Applying a photoresist film on the substrate; 리소그라피 공정 후, 식각공정을 실시하여 전도성 유기물층 영역을 노출하는 마스크 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.After the lithography process, performing an etching process to form a mask pattern exposing the conductive organic layer region. 청구항 9에 있어서, 상기 감광막을 도포하는 단계 후에, The method according to claim 9, After the step of applying the photosensitive film, 100 내지 150도의 온도하에서 1 내지 10분 동안 베이킹 공정을 실시하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.The method of manufacturing a nonvolatile memory device further comprising the step of performing a baking process for 1 to 10 minutes at a temperature of 100 to 150 degrees. 청구항 7에 있어서, 상기 전도성 유기물질을 회전도포하는 단계는, The method of claim 7, wherein the rotating coating the conductive organic material, 액상의 전도성 유기물질을 1000 내지 3000rpm의 회전속도로 회전하는 상기 기판상에 도포하는 비휘발성 메모리 소자의 제조 방법.A method of manufacturing a nonvolatile memory device, wherein a liquid conductive organic material is applied onto the substrate rotating at a rotational speed of 1000 to 3000 rpm. 청구항 7에 있어서, 상기 전도성 유기물질을 회전도포하는 단계는, The method of claim 7, wherein the rotating coating the conductive organic material, 액상의 전도성 유기물질을 상기 기판상에 도포한 후 상기 기판을 1000 내지 3000rpm의 회전속도로 회전하는 비휘발성 메모리 소자의 제조 방법.And applying a liquid conductive organic material onto the substrate, and then rotating the substrate at a rotational speed of 1000 to 3000 rpm. 청구항 6에 있어서, 상기 큐어링 공정은,The method of claim 6, wherein the curing process, 200 내지 400도의 온도하에서 1 내지 3시간 동안 실시하는 비휘발성 메모리 소자의 제조 방법.A method of manufacturing a nonvolatile memory device, which is performed at a temperature of 200 to 400 degrees for 1 to 3 hours. 청구항 6에 있어서, The method according to claim 6, 상기 나노크리스탈층은 Au, Pt, Ag, Ti, Ni, Cu와 이들의 합금 중 적어도 어느 하나를 진공 증발법을 이용하여 형성하는 비휘발성 메모리 소자의 제조 방법.The nanocrystal layer is a method of manufacturing a non-volatile memory device to form at least one of Au, Pt, Ag, Ti, Ni, Cu and their alloys using a vacuum evaporation method. 청구항 14에 있어서, The method according to claim 14, 상기 진공 증발법의 증착율은 0.01 내지 1.0Å/s인 비휘발성 메모리 소자의 제조 방법.And a deposition rate of the vacuum evaporation method is 0.01 to 1.0 dl / s.
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