KR100900569B1 - Method of forming floating gate and method of fabricating non-volatile memory device using the same - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 121
- 238000007667 floating Methods 0.000 title claims abstract description 77
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 163
- 239000002184 metal Substances 0.000 claims abstract description 163
- 239000002159 nanocrystal Substances 0.000 claims abstract description 143
- 239000000693 micelle Substances 0.000 claims abstract description 87
- 230000008569 process Effects 0.000 claims abstract description 72
- 230000005641 tunneling Effects 0.000 claims abstract description 66
- 229920000642 polymer Polymers 0.000 claims abstract description 50
- 238000010438 heat treatment Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000002243 precursor Substances 0.000 claims abstract description 30
- 150000003839 salts Chemical class 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 239000002086 nanomaterial Substances 0.000 claims abstract description 22
- 230000002194 synthesizing effect Effects 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims abstract description 15
- 238000001338 self-assembly Methods 0.000 claims abstract description 14
- 239000002105 nanoparticle Substances 0.000 claims abstract description 9
- 239000011248 coating agent Substances 0.000 claims abstract description 7
- 238000000576 coating method Methods 0.000 claims abstract description 7
- 239000010408 film Substances 0.000 claims description 117
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 30
- 229910052739 hydrogen Inorganic materials 0.000 claims description 30
- 239000001257 hydrogen Substances 0.000 claims description 30
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 17
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 239000010931 gold Substances 0.000 claims description 11
- 239000011651 chromium Substances 0.000 claims description 10
- 239000010949 copper Substances 0.000 claims description 10
- 239000002904 solvent Substances 0.000 claims description 9
- 239000010409 thin film Substances 0.000 claims description 9
- 239000004973 liquid crystal related substance Substances 0.000 claims description 8
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 7
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 6
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 6
- 239000004332 silver Substances 0.000 claims description 6
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 claims description 5
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052793 cadmium Inorganic materials 0.000 claims description 5
- BDOSMKKIYDKNTQ-UHFFFAOYSA-N cadmium atom Chemical compound [Cd] BDOSMKKIYDKNTQ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 238000009832 plasma treatment Methods 0.000 claims description 5
- 229910052707 ruthenium Inorganic materials 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- YXFVVABEGXRONW-UHFFFAOYSA-N Toluene Chemical compound CC1=CC=CC=C1 YXFVVABEGXRONW-UHFFFAOYSA-N 0.000 description 30
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 17
- 229910052760 oxygen Inorganic materials 0.000 description 17
- 239000001301 oxygen Substances 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- GVPFVAHMJGGAJG-UHFFFAOYSA-L cobalt dichloride Chemical compound [Cl-].[Cl-].[Co+2] GVPFVAHMJGGAJG-UHFFFAOYSA-L 0.000 description 9
- 239000004793 Polystyrene Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229920002223 polystyrene Polymers 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910000428 cobalt oxide Inorganic materials 0.000 description 4
- IVMYJDGYRUAWML-UHFFFAOYSA-N cobalt(ii) oxide Chemical compound [Co]=O IVMYJDGYRUAWML-UHFFFAOYSA-N 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000004626 scanning electron microscopy Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 2
- 125000003178 carboxy group Chemical group [H]OC(*)=O 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000003618 dip coating Methods 0.000 description 2
- 125000000524 functional group Chemical group 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- KGIGUEBEKRSTEW-UHFFFAOYSA-N 2-vinylpyridine Chemical compound C=CC1=CC=CC=N1 KGIGUEBEKRSTEW-UHFFFAOYSA-N 0.000 description 1
- 229910019044 CoSix Inorganic materials 0.000 description 1
- IOVCWXUNBOPUCH-UHFFFAOYSA-M Nitrite anion Chemical compound [O-]N=O IOVCWXUNBOPUCH-UHFFFAOYSA-M 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 238000005342 ion exchange Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002082 metal nanoparticle Substances 0.000 description 1
- 125000001570 methylene group Chemical group [H]C([H])([*:1])[*:2] 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 125000001997 phenyl group Chemical group [H]C1=C([H])C([H])=C(*)C([H])=C1[H] 0.000 description 1
- 229920002959 polymer blend Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 125000001174 sulfone group Chemical group 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Abstract
본 발명은 밀도 및 크기를 용이하게 조절할 수 있는 나노 크기의 나노 크리스탈을 고온의 열처리 공정 없이 마이셀을 이용하여 합성하여, 비휘발성 메모리 장치의 플로팅 게이트로 사용할 수 있도록 하는 플로팅 게이트 형성 방법, 이를 이용한 비휘발성 메모리 장치 및 그 제조 방에 관한 것이다.The present invention is a method of forming a floating gate for synthesizing a nano-sized nanocrystals that can easily control the density and size using a micelle without a high temperature heat treatment process, so that it can be used as a floating gate of a nonvolatile memory device, non-using A volatile memory device and a manufacturing method thereof.
이러한, 본 발명은 반도체 기판 상에 플로팅 게이트를 형성하는 방법은, 반도체 기판 상에 터널링 산화막을 형성하는 단계와, 상기 터널링 산화막 상에 자기 조립 방식으로 형성되는 나노 구조에 금속염을 합성할 수 있는 선구 물질이 도입된 마이셀 템플릿을 포함하는 게이트 형성 용액을 코팅하는 단계와, 상기 반도체 기판 상의 상기 마이셀 템플릿을 제거하여 상기 터널링 산화막 상에 상기 금속염을 배열시켜 상기 플로팅 게이트를 형성하는 단계를 포함한다.The present invention relates to a method of forming a floating gate on a semiconductor substrate, comprising: forming a tunneling oxide film on a semiconductor substrate, and a precursor capable of synthesizing a metal salt with a nanostructure formed on the tunneling oxide film by self-assembly. Coating a gate forming solution including a micelle template into which a material is introduced, and removing the micelle template on the semiconductor substrate to arrange the metal salt on the tunneling oxide layer to form the floating gate.
비휘발성 메모리, 플로팅 게이트, 마이셀 중합체, 나노 크리스탈, 자기 조립 Nonvolatile Memory, Floating Gate, Micell Polymer, Nano Crystal, Self Assembly
Description
도 1a 내지 도 1h는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도.1A to 1H are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with a preferred embodiment of the present invention.
도 2는 본 발명의 바람직한 실시예에 적용되는 게이트 형성 용액을 설명하기 위한 도면.2 is a view for explaining a gate forming solution applied to a preferred embodiment of the present invention.
도 3은 본 발명의 바람직한 실시예에 따른 금속 나노 크리스탈의 합성을 설명하기 위한 도면.3 is a view for explaining the synthesis of metal nanocrystals according to a preferred embodiment of the present invention.
도 4a 내지 도 4c는 본 발명에 따른 비휘발성 메모리 장치의 컨트롤 게이트를 형성하는 방법을 설명하기 위한 공정 단면도.4A to 4C are cross-sectional views illustrating a method of forming a control gate of a nonvolatile memory device according to the present invention.
도 5a 및 도 5b는 본 발명의 실시예에 따라 마이셀 중합체의 분자량을 변화시키면서 형성되는 금속 나노 크리스탈을 터널링 산화막에 배열한 상태의 SEM(Scanning Electron Microscopy) 사진.5A and 5B are SEM (Scanning Electron Microscopy) photographs of metal nanocrystals formed while varying the molecular weight of a micelle polymer according to an embodiment of the present invention arranged in a tunneling oxide film.
도 6은 본 발명에 따른 수소 분위기 열처리 공정 전/후의 금속 나노 크리스탈의 상태를 설명하기 위한 그래프.Figure 6 is a graph for explaining the state of the metal nanocrystal before and after the hydrogen atmosphere heat treatment process according to the present invention.
도 7은 금속 나노 크리스탈을 플로팅 게이트로 사용한 비휘발성 메모리 장치 의 인가 전압(applied voltage)에 대응하는 캐패시턴스(Capacitance)를 나타낸 그래프.FIG. 7 is a graph showing capacitance corresponding to applied voltage of a nonvolatile memory device using a metal nanocrystal as a floating gate. FIG.
도 8은 금속 나노 크리스탈을 플로팅 게이트로 제작한 비휘발성 메모리 장치의 시간(time) 변화에 따른 평탄 전압(flat voltage) 변화를 나타낸 그래프.FIG. 8 is a graph illustrating a change in flat voltage according to time variation of a nonvolatile memory device fabricating a metal nanocrystal using a floating gate. FIG.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 ; 실리콘 기판 11 : 터널링 산화막10; Silicon Substrate 11: Tunneling Oxide
12 : 게이트 형성 용액 12a : 금속 나노 크리스탈12:
13 : 컨트롤 산화막 14 : 컨트롤 게이트13: control oxide film 14: control gate
본 발명은 플로팅 게이트 형성 방법 및 이를 이용한 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 더욱 상세하게는, 밀도 및 크기를 용이하게 조절할 수 있는 나노 크기의 나노 크리스탈을 이용하는 플로팅 게이트 형성하며, 나노 크리스탈을 형성시 고온의 열처리 없이 마이셀(micelle)을 이용하여 형성하여, 막질의 특성 변화 등과 같은 문제를 발생시키는 고온의 열처리 공정을 생략할 수 있고, 산화막을 유전 상수가 높은 물질로 형성하여, 동일한 전압에서 보다 높은 전계가 가해질 수 있는 플로팅 게이트 형성 방법 및 이를 이용한 비휘발성 메모리 장치의 제조 방법에 관한 것이다.The present invention relates to a method of forming a floating gate and a method of manufacturing a nonvolatile memory device using the same, and more particularly, to form a floating gate using a nano-sized nanocrystal that can easily control the density and size, At the time of formation, it is possible to omit a high temperature heat treatment process using a micelle without a high temperature heat treatment to cause a problem such as a change in film quality, and to form an oxide film with a material having a high dielectric constant, A floating gate forming method capable of applying a higher electric field and a method of manufacturing a nonvolatile memory device using the same.
반도체 소자 기술의 발전으로 반도체 소자, 예를 들어, 반도체 메모리 장치 또는 박막트랜지스터-액정표시장치(TFT-LCD : Thin Film transistor - Liquid Crystal Display)등과 같은 반도체 소자들이 고집적화 및 소형화되어가고 있는 추세이다.With the development of semiconductor device technology, semiconductor devices such as semiconductor memory devices or thin film transistor-liquid crystal displays (TFT-LCDs) have become increasingly integrated and miniaturized.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 전력이 중단되면, 저장된 데이터가 소실되는 휘발성(volatile) 메모리 장치와, 전력이 일시적으로 중단되더라도 데이터가 유지되는 비휘발성(nonvolatile) 메모리 장치로 크게 구분할 수 있다.A semiconductor memory device, such as a dynamic random access memory (DRAM) and a static random access memory (SRAM), includes a volatile memory device in which stored data is lost when power is interrupted, and a non-volatile memory device in which data is retained even when power is temporarily stopped. It can be divided into nonvolatile memory devices.
비휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입/출력이 가능한 플래쉬 메모리 장치에 대한 수요가 늘고 있다. Non-volatile memory devices have an almost indefinite accumulation capacity, and there is an increasing demand for flash memory devices capable of electrically input / output of data such as electrically erasable and programmable ROM (EEPROM).
이와 같은 비휘발성 메모리 장치인 플래쉬 메모리 장치는 크게 플로팅 게이트(floating gate) 타입과, SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor) 타입으로 구분할 수 있다.Such a nonvolatile memory device may be classified into a floating gate type and a silicon-oxide-nitride-oxide-semiconductor (SONOS) type.
플로팅 게이트 타입은 일반적으로 실리콘 기판 상에 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 가지며, 다층 게이트 구조는 하나 이상의 터널링 산화막 또는 유전체막과, 터널링 산화막 상에 형성되는 플로팅 게이트 및 플로팅 게이트 상에 형성되는 컨트롤 게이트를 포함한다.The floating gate type generally has a vertically stacked gate structure having a floating gate on a silicon substrate, and the multilayer gate structure is formed on at least one tunneling oxide or dielectric film and on the floating gate and the floating gate formed on the tunneling oxide film. It includes a control gate.
이러한, 플로팅 게이트 타입의 플래쉬 메모리 장치는 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 유입/유출시킴에 의해 데이터의 저장/삭제시킬 수 있으며, 유전체막은 플로팅 게이트에 충전된 전하가 유지되도 록 한다.Such a floating gate type flash memory device can store / delete data by applying an appropriate voltage to a control gate and a substrate to induce / spill electrons to the floating gate, and the dielectric film retains charge charged in the floating gate. To be done.
SONOS 타입은 실리콘 기판에 형성되는 소스 전극 및 드레인 전극과 기판 상면에 적층되는 터널링 산화막과, 터널링 산화막 상면에 적층되는 나이트라이드막과, 나이트라이트막 상면에 형성되는 차단 산화막과, 차단 산화막 상면에 형성되는 게이트 전극을 포함하며, 터널링 산화막, 나이트라이드막 및 차단 산화막은 일반적으로 ONO(Oxide/Nitride/Oxide) 막으로 통칭된다.The SONOS type includes a source electrode and a drain electrode formed on a silicon substrate, a tunneling oxide film stacked on an upper surface of the substrate, a nitride film stacked on an upper surface of the tunneling oxide film, a blocking oxide film formed on an upper surface of the nitrite film, and an upper surface of the blocking oxide film. And a tunneling oxide film, a nitride film, and a blocking oxide film are generally referred to as ONO (Oxide / Nitride / Oxide) films.
이러한, SONOS 타입의 플래쉬 메모리 장치는 터널링 산화막 상면에 형성되는 나이트라이트막 내부의 전하 결함에 전자가 포획되어 정보를 저장하는 메모리 장치 동작을 할 수 있으나, SONOS 타입의 플래쉬 메모리 장치에서는 전자를 포획하는 나이트라이드막 내부의 전자 결함의 개수를 조절/제어하기 어려운 단점이 있다.Such a SONOS type flash memory device may operate a memory device in which electrons are trapped in a charge defect in a nightlight layer formed on an upper surface of a tunneling oxide layer to store information, but a SONOS type flash memory device may capture electrons. It is difficult to control / control the number of electronic defects in the nitride film.
한편, 플로팅 게이트 타입의 플래쉬 메모리 장치에서 입자의 밀도 및 크기를 용이하게 조절 가능한 나노 크리스탈(Nanocrystal)을 플로팅 게이트로 이용하고자 하는 연구가 진행 중에 있다.On the other hand, in the floating gate type flash memory device, a study to use a nano-crystal (Nanocrystal) that can easily adjust the density and size of particles as a floating gate is in progress.
이러한, 나노 크리스탈을 실리콘 기판의 터널링 산화막 상에 형성하기 위해서는 850℃ 이상의 고온 열처리 공정이 필요하다. In order to form such a nanocrystal on a tunneling oxide film of a silicon substrate, a high temperature heat treatment process of 850 ° C or higher is required.
그러나, 나노 크리스탈을 실리콘 기판에 형성하기 위한 고온의 열처리 공정이 진행되면, 계면(interface) 반응 및 결함에 따라 각 구성 요소(예를 들어, 터널링 산화막)의 막질 특성이 변할 수 있으며, 여러 가지 막질의 구성 요소 및 이온 주입 공정으로 인한 이온의 불필요한 확산 등과 같은 문제가 발생하여 소자의 특성을 저하시킨다.However, when a high temperature heat treatment process for forming nanocrystals is performed on a silicon substrate, the film quality of each component (eg, tunneling oxide) may change according to interface reactions and defects. Problems such as unnecessary diffusion of ions due to the components of the ion implantation process and the like decreases the characteristics of the device.
따라서, 전하를 플로팅하는 플로팅 게이트를 밀도 및 크기 조절이 용이한 나노 크리스탈을 이용하여 나노 크리스탈의 장점을 취하면서 고온 열처리 공정으로 인한 문제를 방지할 수 있는 플로팅 게이트 타입의 플래쉬 메모리 장치의 제조 기술이 요구되고 있다.Therefore, a manufacturing technology of a floating gate type flash memory device capable of preventing problems caused by a high temperature heat treatment process while taking advantage of nanocrystals by using nanocrystals with easy density and size control of floating gates for floating charges is provided. It is required.
한편, 반도체 기판에 정의된 활성영역과 플로팅 게이트 사이의 오버레이 마진을 충분히 확보하면서 게이트 간의 브리지(bridge)를 방지할 수 있는 플로팅 게이트 타입의 플래시 메모리 장치가 공개특허 제2005-0002304호에서 제안되었다.Meanwhile, a floating gate type flash memory device capable of preventing bridges between gates while sufficiently securing an overlay margin between an active region defined in a semiconductor substrate and a floating gate has been proposed in Korean Patent Publication No. 2005-0002304.
상기 공개 특허 제2005-0002304호에 제안된 바에 따르면, 플로팅 게이트와 컨트롤 게이트 사이의 커플링비의 감소없이 플로팅 게이트와 반도체 기판의 활성 영역 사이의 오버레이 마진을 최대로 확보하여 반도체 소자의 신뢰성을 향상시킬 수 있으나, 나노 크리스탈을 플로팅 게이트로 이용하면서 고온 열처리 공정에 따른 문제를 해소할 수 있는 방법은 전혀 제시되어 있지 않다.According to the Patent Publication No. 2005-0002304, it is possible to improve the reliability of a semiconductor device by ensuring the maximum overlay margin between the floating gate and the active region of the semiconductor substrate without reducing the coupling ratio between the floating gate and the control gate. However, there is no method for solving the problems caused by the high temperature heat treatment process while using the nanocrystal as a floating gate.
또한, 비휘발성 메모리 장치의 산화막으로 사용되는 실리콘 산화막 또는 실리콘 옥시나이트라이트막 보다 유전 상수가 높은 산화막을 사용하여 동일 전압에서 더 큰 전계가 가해지도록 하여 메모리 장치 특성을 향상시킬 수 있는 방안이 제시되어야 한다.In addition, a method of improving the characteristics of a memory device by providing a larger electric field at the same voltage by using an oxide film having a higher dielectric constant than that of a silicon oxide film or a silicon oxynitrite film used as an oxide film of a nonvolatile memory device should be presented. do.
따라서, 본 발명은 상기와 같은 필요성을 충족시키기 위하여 창안된 것으로, 그 목적은 비휘발성 메모리 장치의 플로팅 게이트를 밀도 및 크기를 용이하게 조절할 수 있으며, 마이셀 템플릿을 이용하여 자기 조립되는 나노 크기의 금속 나노 크리스탈을 이용하는 플로팅 게이트 형성 방법 및 이를 이용한 비휘발성 메모리 장치의 제조 방법을 제공하는 데 있다.Accordingly, the present invention was devised to meet the above necessity, and an object thereof is to control the floating gate of a nonvolatile memory device in density and size easily, and to fabricate a nano-sized metal using a micelle template. The present invention provides a method of forming a floating gate using nanocrystals and a method of manufacturing a nonvolatile memory device using the same.
본 발명의 다른 목적은 금속 나노 크리스탈을 이용하여 플로팅 게이트를 막질의 특성 변화 등과 같은 문제를 발생시키는 고온의 열처리 공정 없이 형성할 수 있는 플로팅 게이트 형성 방법 및 이를 이용한 비휘발성 메모리 장치의 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a floating gate forming method capable of forming a floating gate using a metal nanocrystal without a high temperature heat treatment process that causes a problem such as a change in film quality, and a method of manufacturing a nonvolatile memory device using the same. There is.
본 발명의 다른 목적은 유전체막인 산화막을 유전 상수가 높은 물질로 형성하여, 동일한 전압에서 보다 높은 전계가 가해질 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a nonvolatile memory device and a method of manufacturing the same, in which an oxide film, which is a dielectric film, is formed of a material having a high dielectric constant, so that a higher electric field can be applied at the same voltage.
상기 목적을 달성하기 위한 본 발명의 일측면에 따른 반도체 기판 상에 플로팅 게이트를 형성하는 방법은, 상기 반도체 기판 상에 터널링 산화막을 형성하는 단계와, 상기 터널링 산화막 상에 자기 조립 방식으로 형성되는 나노 구조에 금속염을 합성할 수 있는 선구 물질이 도입된 마이셀 템플릿을 포함하는 게이트 형성 용액을 코팅하는 단계와, 상기 반도체 기판 상의 상기 마이셀 템플릿을 제거하여 상기 터널링 산화막 상에 상기 금속염을 배열시켜 상기 플로팅 게이트를 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a floating gate on a semiconductor substrate, the method comprising: forming a tunneling oxide film on the semiconductor substrate, and forming nanostructures on the tunneling oxide film by self-assembly. Coating a gate forming solution including a micellar template into which a precursor for synthesizing a metal salt is introduced into a structure, removing the micelle template on the semiconductor substrate, and arranging the metal salt on the tunneling oxide layer to form the floating gate Forming a step.
상기 플로팅 게이트 형성 방법에서 상기 마이셀 템플릿의 제거는, 플라즈마를 인가하는 플라즈마 공정 또는 열처리 공정을 통해 제거하는 것이 바람직하다.In the floating gate forming method, the micelle template may be removed through a plasma process or a heat treatment process.
상기 플로팅 게이트 형성 방법은, 상기 플라즈마 공정 또는 열처리 공정을 통해 상기 금속염이 산화되는 경우, 상기 금속염을 환원시키는 단계를 더 포함한다.The floating gate forming method may further include reducing the metal salt when the metal salt is oxidized through the plasma process or the heat treatment process.
상기 금속염을 환원시키는 단계는, 수소 분위기에서 열처리하는 공정 또는 수소 플라즈마를 인가하는 공정 중 어느 하나의 공정을 통해 이루어지는 것이 바람직하다.The reducing of the metal salt is preferably performed through any one of a step of heat treatment in a hydrogen atmosphere or a step of applying a hydrogen plasma.
상기 터널링 산화막은, 하프늄 옥사이드() 산화막, 이산화규소() 산화막 및 산화알루미늄() 산화막 중 어느 하나의 산화막으로 형성되는 것이 바람직하다.The tunneling oxide film is hafnium oxide ( ) Oxide film, silicon dioxide ( ) Oxide film and aluminum oxide ( It is preferable that the oxide film is formed of one of the oxide films.
상기 선구 물질은, 코발트(Co), 철(Fe), 니켈(Ni), 크롬(Cr), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 백금(Pt), 주석(Sn), 텅스텐(W), 루테늄(Ru) 및 카드뮴(Cd) 중 어느 하나의 금속염을 합성할 수 있는 물질이다.The precursor material is cobalt (Co), iron (Fe), nickel (Ni), chromium (Cr), gold (Au), silver (Ag), copper (Cu), aluminum (Al), platinum (Pt), It is a material capable of synthesizing any one metal salt of tin (Sn), tungsten (W), ruthenium (Ru), and cadmium (Cd).
상기 플로팅 게이트 형성 방법에서 상기 금속염은, 나노 구조를 가지는 상기 마이셀 템플릿을 자기 조립 방식으로 형성할 수 있는 마이셀 중합체를 상기 선구 물질이 포함된 톨루엔 용액에 투입하여 상기 나노 구조에 상기 선구 물질이 도입되어 합성되는 금속 나노 크리스탈이다.In the floating gate forming method, the metal salt is introduced into the nanostructure by introducing a micelle polymer capable of forming the micelle template having a nanostructure in a self-assembling manner into a toluene solution containing the precursor. It is a metal nanocrystal to be synthesized.
상기 플로팅 게이트 형성 방법에서 상기 마이셀 중합체의 코로나 블럭 분자량 또는 코어 블럭 분자량을 조절함에 의해 상기 금속 나노 크리스탈의 밀도가 제어된다.In the floating gate forming method, the density of the metal nanocrystal is controlled by adjusting the corona block molecular weight or core block molecular weight of the micelle polymer.
상기 플로팅 게이트는, 비휘발성 메모리의 플로팅 게이트 또는 박막트랜지스 터-액정표시장치(TFT-LCD)의 플로팅 전극에 적용될 수 있으며, 상기 비휘발성 메모리는, 플래쉬 메모리이다.The floating gate may be applied to a floating gate of a nonvolatile memory or a floating electrode of a thin film transistor-liquid crystal display (TFT-LCD), and the nonvolatile memory is a flash memory.
본 발명의 다른 측면에 따른 비휘발성 메모리 장치의 제조 방법은, 반도체 기판 상에 터널링 산화막을 형성하는 단계와, 상기 터널링 산화막 상에 자기 조립 방식으로 형성되는 나노 구조에 금속염을 합성하는 선구 물질이 도입된 마이셀 템플릿을 포함하는 게이트 형성 용액을 코팅하는 단계와, 상기 반도체 기판 상의 상기 마이셀 템플릿을 제거하여, 상기 금속염으로 합성된 금속 나노 크리스탈을 상기 터널링 산화막 상에 배열하는 단계와, 상기 터널링 산화막 및 상기 금속 나노 크리스탈 상에 컨트롤 산화막을 형성하는 단계와, 상기 컨트롤 산화막 상에 컨트롤 게이트를 형성하는 단계를 포함한다.According to another aspect of the present invention, a method of manufacturing a nonvolatile memory device includes forming a tunneling oxide film on a semiconductor substrate, and introducing a precursor material for synthesizing a metal salt into a nanostructure formed on the tunneling oxide film by self-assembly. Coating a gate forming solution including a preformed micelle template, removing the micelle template on the semiconductor substrate, and arranging the metal nanocrystals synthesized with the metal salt on the tunneling oxide film, the tunneling oxide film, and the Forming a control oxide film on the metal nanocrystal, and forming a control gate on the control oxide film.
상기 비휘발성 메모리 장치의 제조 방법은, 상기 마이셀 템플릿을 플라즈마 공정 또는 열처리 공정을 통해 제거하면서 상기 금속 나노 크리스탈이 산화되는 경우, 수소 분위기 열처리 또는 수소 플라즈마 처리를 통해 상기 금속 나노 크리스탈을 환원시키는 단계를 더 포함한다.The method of manufacturing the nonvolatile memory device may include reducing the metal nanocrystal through hydrogen atmosphere heat treatment or hydrogen plasma treatment when the metal nanocrystal is oxidized while removing the micelle template through a plasma process or a heat treatment process. It includes more.
상기 게이트 형성 용액은, 자기 조립 방식으로 상기 마이셀 템플릿을 형성하는 마이셀 중합체를 선구 물질이 포함된 톨루엔 용액에 넣어, 상기 마이셀 템플릿의 코어 블록에 상기 선구 물질이 선택적으로 도입됨에 의해 상기 금속 나노 크리스탈이 합성되어 얻어진다.The gate forming solution is a metal nanocrystal is formed by putting the micelle polymer forming the micelle template in a self-assembly method in a toluene solution containing a precursor material, the precursor is selectively introduced into the core block of the micelle template Obtained by synthesis.
상기 선구 물질은, 코발트(Co), 철(Fe), 니켈(Ni), 크롬(Cr), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 백금(Pt), 주석(Sn), 텅스텐(W), 루테늄(Ru) 및 카드뮴(Cd) 중 어느 하나의 금속염을 합성할 수 있는 물질이다.The precursor material is cobalt (Co), iron (Fe), nickel (Ni), chromium (Cr), gold (Au), silver (Ag), copper (Cu), aluminum (Al), platinum (Pt), It is a material capable of synthesizing any one metal salt of tin (Sn), tungsten (W), ruthenium (Ru), and cadmium (Cd).
상기 비휘발성 메모리 장치의 제조 방법에서 상기 마이셀 템플릿을 자기 조립 방식으로 형성할 수 있는 마이셀 중합체의 코로나 분자량 또는 코어 분자량을 조절하여, 상기 금속 나노 크리스탈의 밀도를 제어한다.In the method of manufacturing the nonvolatile memory device, the density of the metal nanocrystal is controlled by adjusting the corona molecular weight or the core molecular weight of the micelle polymer capable of forming the micelle template by self-assembly.
본 발명의 또 다른 측면에 따른 비휘발성 메모리 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성되는 터널링 산화막과, 상기 터널링 산화막 상에 위치하며, 나노 구조를 가지는 마이셀 템플릿에 의해 자기 조립 방식으로 형성되는 다수의 금속 나노 크리스탈과, 상기 터널링 산화막 및 상기 금속 나노 크리스탈 상에 형성되는 컨트롤 산화막과, 상기 컨트롤 산화막 상에 형성되는 컨트롤 게이트를 포함한다.A nonvolatile memory device according to another aspect of the present invention is formed by self-assembly by a semiconductor substrate, a tunneling oxide film formed on the semiconductor substrate, and a micellar template having a nanostructure on the tunneling oxide film. A plurality of metal nanocrystals, a control oxide film formed on the tunneling oxide film and the metal nanocrystal, and a control gate formed on the control oxide film.
상기 비휘발성 메모리 장치에서 상기 터널링 산화막 및 상기 컨트롤 산화막은, 하프늄 옥사이드 산화막, 이산화규소 산화막 및 산화알루미늄 산화막 중 어느 하나의 산화막으로 형성된다.In the nonvolatile memory device, the tunneling oxide film and the control oxide film may be formed of any one of a hafnium oxide oxide film, a silicon dioxide oxide film, and an aluminum oxide oxide film.
상기 금속 나노 크리스탈은, 자기 조립 방식으로 형성되는 마이셀 템플릿의 나노 구조에 금속염을 합성할 수 있는 선구 물질을 선택적으로 도입시켜 합성하고, 플라즈마 공정 또는 열처리 공정을 통해 상기 마이셀 템플릿을 제거하여 획득한다.The metal nanocrystal is synthesized by selectively introducing a precursor capable of synthesizing a metal salt into the nanostructure of the micelle template formed by the self-assembly method, and is obtained by removing the micelle template through a plasma process or a heat treatment process.
상기 금속 나노 크리스탈은, 상기 플라즈마 공정 또는 열처리 공정을 통해 상기 금속 나노 크리스탈이 산화되면, 수소 분위기 열처리 또는 수소 플라즈마 처리를 통해 상기 금속 나노 크리스탈을 환원시킨다.When the metal nanocrystal is oxidized through the plasma process or the heat treatment process, the metal nanocrystal reduces the metal nanocrystal through hydrogen atmosphere heat treatment or hydrogen plasma treatment.
상기 비휘발성 메모리 장치에서 상기 금속 나노 크리스탈이 배열되지 않은 영역은 MOS(metal-Oxide-Semiconductor) 구조를 가지고, 상기 금속 나노 크리스탈이 배열된 영역은 컨트롤 게이트(Metal gate)-컨트롤 산화막(Oxide)-금속 나노 크리스탈(플로팅 게이트)-터널링 산화막(Oxide)-실리콘 기판(Semiconductor) 구조를 가진다.In the nonvolatile memory device, an area in which the metal nanocrystals are not arranged has a metal-oxide-semiconductor (MOS) structure, and an area in which the metal nanocrystals are arranged is a control gate (metal gate) -control oxide layer (Oxide)- It has a metal nanocrystal (floating gate) -tunneling oxide film-silicon substrate structure.
상기 금속 나노 크리스탈은, 평면상 원형을 이루는 구(球) 형상이다.The metal nanocrystal is a spherical shape forming a planar circle.
상술한 본 발명에 따르면, 비휘발성 메모리 장치의 플로팅 게이트를 나노 크기의 금속 나노 크리스탈로 형성할 수 있고, 플로팅 게이트를 형성하는 금속 나노 크리스탈의 밀도를 제어할 수 있음은 물론, 고온의 열 처리 과정없이 나노 크기의 금속 나노 크리스탈을 플로팅 게이트로 형성할 수 있다.According to the present invention described above, the floating gate of the nonvolatile memory device can be formed of a nano-sized metal nanocrystal, the density of the metal nanocrystal forming the floating gate can be controlled, as well as a high temperature heat treatment process Without nanoscale metal nanocrystals can be formed as floating gates.
(실시예)(Example)
이하, 본 발명에 따른 플로팅 게이트 형성 방법, 이를 이용한 비휘발성 메모리 장치 및 그 제조 방법을 첨부한 도면을 참조하여 상세하게 설명하며, 비휘발성 메모리 장치 중 플래쉬 메모리 장치를 일례를 들어 설명하나, 기타 비휘발성 메모리 장치에도 동일하게 적용될 수 있다. Hereinafter, a method of forming a floating gate, a nonvolatile memory device using the same, and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. The same can be applied to the volatile memory device.
도 1a 내지 도 1h는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with a preferred embodiment of the present invention.
도 1a를 참조하면, 반도체 기판인 실리콘 기판(10) 상에 터널링 산화막(11)을 형성한다. 터널링 산화막(11)은 필드 영역과 액티브 영역으로 구분되어지는 실리콘 기판(10) 상의 액티브 영역 상에 형성된다. 이때, 터널링 산화막(11)은 하프늄 산화막, 실리콘 산화막 또는 실리콘 옥시나이트라이드 산화막으로 3 내지 8nm의 두께로 형성하는 것이 바람직하다.Referring to FIG. 1A, a
실리콘 기판(10)에는 예를 들어, 도 1h에 도시된 바와 같이, 불순물(3), 즉 도펀트(dopant)로 도핑된 제1 불순물 영역(2a) 및 제2 불순물 영역(2b)이 마련되고, 제1 불순물 영역(2a) 및 제2 불순물 영역(23b) 사이에의 실리콘 기판(10)에는 채널 영역이 형성되며, 채널 영역 상에 게이트 구조(1)가 형성된다.For example, as illustrated in FIG. 1H, the
게이트 구조(1)에는 터널링 산화막(11), 금속 나노 크리스탈로 이루어지는 플로팅 게이트, 컨트롤 산화막(13) 및 컨트롤 게이트(14) 등으로 이루어진다.The
그리고, 도 1b에 도시된 바와 같이, 터널링 산화막(11) 상에 게이트 형성 용액(12)을 코팅한다.As shown in FIG. 1B, the
도 2는 본 발명의 바람직한 실시예에 적용되는 게이트 형성 용액을 설명하기 위한 도면이다.2 is a view for explaining a gate forming solution applied to a preferred embodiment of the present invention.
도 2를 참조하면, 고분자로 형성되는 마이셀 중합체(polymer)를 톨루엔(toluene) 용액에 넣어 나노 구조를 가지는 마이셀을 형성한다.Referring to FIG. 2, a micelle having a nano structure is formed by putting a micelle polymer formed of a polymer into a toluene solution.
이러한, 게이트 형성 용액(12)내에 포함되는 마이셀은 자기 조립(self-assembly) 방식으로 형성되며, 나노 크기의 금속 나노 크리스탈(12a)을 합성할 수 있다.The micelles included in the
즉, 본 발명에 따른 비휘발성 메모리 장치의 플로팅 게이트로 사용되는 금속 나노 크리스탈(12a)은 자기 조립되는 마이셀 템플릿(12c)의 나노 구조에 선구 물질을 도입시켜 합성할 수 있다.That is, the
마이셀 중합체는 수 마이크론의 거대상분리 현상을 보이는 일반적인 고분자 혼합물과 달리 한쌍의 블록, 즉, PS(polystyrene) 코로나 블럭, PVP(poly(vinyl pyridine)) 코어 블럭간 공유 결합 연결점의 제약으로 인해 각 블록을 각각의 도메인으로 상분리시키는 경향을 띠게 되어, 수 나노미터 ~ 수 백 나노미터 정도의 크기를 가지는 나노 구조를 자기 조립 방식으로 형성하게 된다.Unlike conventional polymer mixtures that exhibit macromolecular separations of several microns, micelle polymers contain each block due to the constraints of covalent bonds between a pair of blocks: polystyrene (PS) corona blocks and poly (vinyl pyridine (PVP) core blocks. There is a tendency to phase-separate into each domain, thereby forming nanostructures having a size of several nanometers to several hundred nanometers by self-assembly.
마이셀 중합체는 일례를 들어, 메틸렌기, 벤젠기 등을 이용하여 다음 화학식1과 같이 고분자의 중합체로 형성할 수 있으며, 기타 마이셀을 자기 조립 방식으로 형성할 수 있는 고분자에 의해 중합체를 형성할 수 있다.The micelle polymer may be formed of, for example, a polymer of a polymer by using a methylene group, a benzene group, or the like as shown in
상기 화학식1에서 n 및 m은 정수이다. In
마이셀 중합체가 자기 조립하여 형성하는 나노 구조의 형태와 크기는 마이셀 중합체의 분자량, 각 블록의 부피비, 각 블록 간의 Flory-Huggins 고분자용매 상호작용계수 등에 따라 결정될 수 있다. The shape and size of the nanostructure formed by the self-assembly of the micelle polymer may be determined according to the molecular weight of the micelle polymer, the volume ratio of each block, and the Flory-Huggins polymer solvent interaction coefficient between the blocks.
이하 본 발명의 상세한 설명에서는 마이셀 중합체의 분자량을 조절하여 나노 구조의 형태와 크기, 즉 합성되는 금속 나노 크리스탈(12a)의 형태와 크기를 제어하여 밀도를 제어하는 방식에 대하여 설명하나, 기타 각 블록의 부피비 또는 각 블록 간의 Flory-Huggins 고분자용매 상호작용계수를 조절하여 금속 나노 크리스탈(12a)의 형태 및 크기를 제어하더라도 본 발명의 기술적 범주에서 벗어나지 않는 다.Hereinafter, the detailed description of the present invention describes a method of controlling density by controlling the molecular weight of the micelle polymer by controlling the shape and size of the nanostructure, that is, the shape and size of the synthesized
마이셀 중합체가 자기 조립되어 형성하는 나노 구조의 형태는 판상형, 자이로이드형, 원통형, 구형 또는 반구형 등과 같이 형성될 수 있으며, 마이셀 중합체의 분자량을 제어하여 마이셀 템플릿(12c)이 형성하는 나노 구조의 형태 및 크기를 제어할 수 있다. The nanostructure formed by the self-assembly of the micelle polymer may be formed in the form of a plate, a gyroid, a cylinder, a sphere, or a hemisphere, and the shape of the nanostructure formed by the
이러한, 플로팅 게이트로 사용하기 위한 금속 나노 크리스탈(12a)의 최적 형태는 평면상에서 원형을 이루는 것이 바람직하며, 이는 평면상 원형일 때, 전하의 충전 및 유지가 용이하기 때문이다.Such an optimal shape of the
또한, 나노 구조를 가지는 마이셀을 실리콘 기판(10)과 같은 기질 위에 배열시키기 위해서는 마이셀 중합체의 박막내에서 제어된 나노 구조의 마이셀 템플릿(12c)을 이용하여 배열시키는 것이 바람직하다. In addition, in order to arrange the micelles having a nanostructure on a substrate such as the
즉, PS-PVP(polystyrene-poly(vinyl pyridine)) 마이셀의 PVP 코어 블록과 실리콘 기판(10)과 같은 기질의 강한 친화력을 이용하여 기질(실리콘 기판) 상에 배열할 수 있다.That is, the PVP core block of PS-PVP (polystyrene-poly (vinyl pyridine)) micelles and the substrate may be arranged on a substrate (silicon substrate) using the strong affinity of the substrate such as the
한편, 톨루엔 용액에 금속 나노 크리스탈(12a)을 합성할 수 있는 선구 물질(12b), 예를 들어, 염화코발트()를 함유시켜, 마이셀 중합체가 톨루엔 용액에서 형성하는 복수개의 블록, 즉, PS-PVP 마이셀의 PVP 코어에 염화코발트가 선택적으로 도입되도록 한다.Meanwhile, the
즉, 용매에 용해되는 PS 코로나 블록과 용해되지 않으며 나노 구조를 가지는 PVP 코어 블록으로 이루어지는 마이셀의 PVP 코어 블록에 나노 입자의 선구 물 질(12b), 예를 들어, 염화코발트가 선택적으로 도입되어, 나노 크기의 금속염, 즉 금속 나노 크리스탈(12a)이 합성되도록 한다.That is, a precursor of nanoparticles (12b), for example cobalt chloride, is selectively introduced into the PVP core block of micelles consisting of a PS corona block dissolved in a solvent and a PVP core block having no nano structure. Nano sized metal salts, ie,
이후, 도 1b에 도시된 바와 같이, 염화코발트가 선택적으로 도입되어, 금속 나노 크리스탈(12a)이 합성된 마이셀을 포함하는 톨루엔 용액, 즉, 게이트 형성 용액(12)을 터널링 산화막(11) 상에 등각(conformal)하게 코팅한다.Thereafter, as shown in FIG. 1B, cobalt chloride is selectively introduced to deposit the toluene solution including the micelles in which the
이때, 게이트 형성 용액(12)을 스핀 코팅, 딥 코팅, 분무 코팅, 흐름 코팅 또는 스크린 인쇄 방식 등으로 터널링 산화막(11) 상에 코팅할 수 있으며, 스핀 코팅 또는 딥 코팅 방식으로 터널링 산화막(11) 상에 코팅하는 것이 바람직하다.In this case, the
도 1c에 도시된 바와 같이, 터널링 산화막(11) 상에 게이트 형성 용액(12)을 코팅한 이후에 고분자의 마이셀 템플릿(12c)을 제거한다.As illustrated in FIG. 1C, after the
마이셀 템플릿(12c)을 제거하는 방식은 크게 플라즈마 공정(예를 들어, 산소 플라즈마 공정) 또는 열처리 공정(예를 들어, 산소 분위기 열처리 공정)을 통해 제거하는 방식이 적용될 수 있으며, 기타 고분자의 중합체를 제거하는 주지된 방식을 사용할 수 있다. The method of removing the
산소 플라즈마 공정은 CVD(chemical vapor deposition) 장비에서 산소를 MFC(Mass Flow Controller)로 10sccm(Standard Cubic Centimeter per Minute)으로 흘려 압력을 유지한 이후에 100W에서 대략 10분간 플라즈마 처리하는 것이고, 산소 분위기 열처리 공정은 산소 분위기 고온 상태에서 고분자의 중합체를 제거하는 것이다.Oxygen plasma process flows oxygen at CVD (chemical vapor deposition) equipment to MFC (Mass Flow Controller) at 10 sccm (Standard Cubic Centimeter per Minute) and maintains the pressure and then plasma treatment at 100W for about 10 minutes. The process is to remove the polymer of the polymer in the high temperature of the oxygen atmosphere.
이하 본 발명의 상세한 설명에서는 마이셀 템플릿(12c)을 산소 플라즈마 공 정을 통해 제거하는 경우에 대하여 설명하나, 기타 방식으로 마이셀 템플릿(12c)을 제거하는 경우도 이와 동일함을 알 수 있다.In the following detailed description of the present invention, a case in which the
게이트 형성 용액(12) 내에 포함된 마이셀 템플릿(12c)의 PVP 코어 블록에 선택적으로 도입된 선구 물질(12b)인 염화코발트에 의해 금속 나노 크리스탈(12a)이 합성되고, 산소 플라즈마 공정 을 통해 마이셀 템플릿(12c)이 제거되면, 합성된 금속 나노 크리스탈(12a)이 터널링 산화막(11) 상에 배열된다.The
이때, PVP 코어 블록내에 선택적으로 도입된 선구 물질(12b)인 염화코발트에 의해 합성되는 금속 나노 크리스탈(12a)은 산소 플라즈마 공정에 의해 금속 산화물인 코발트 옥사이드()로 산화된다. At this time, the
여기서, 게이트 형성 용액(12) 내에 포함되어 터널링 산화막(11) 상에 배열된 마이셀 템플릿(12c)의 고분자는 탄소 원자(C) 및 수소 원자(H)로 이루어지는 유기물이므로 산소 플라즈마 공정에 의해 물 및 이산화탄소의 형태로 제거된다.Here, since the polymer of the
따라서, 산소 플라즈마 처리가 이루어지면, 도 1d에 도시된 바와 같이, 터널링 산화막(11) 상에는 금속 나노 크리스탈(12a)만이 배열되어 남게 된다.Therefore, when the oxygen plasma treatment is performed, as shown in FIG. 1D, only the
도 3은 본 발명의 바람직한 실시예에 따른 금속 나노 크리스탈의 합성을 설명하기 위한 도면이다.3 is a view for explaining the synthesis of metal nanocrystals according to a preferred embodiment of the present invention.
도 3을 참조하면, 터널링 산화막(11) 상에 PVP 코어 블록에 선구 물질(12b)(예를 들어, 염화코발트)이 선택적으로 도입되어 금속 나노 크리스탈(12a)을 합성한 마이셀 템플릿(12c)이 포함된 게이트 형성 용액(12)이 코팅된 상태에서 산소 플라즈마 공정을 통해 고분자의 마이셀 템플릿(12c)을 제거하면, 금속 산화물인 금속 나노 크리스탈(12a)만이 터널링 산화막(11) 상에 배열됨을 알 수 있다.Referring to FIG. 3, a
이러한, 금속 나노 크리스탈(12a)은 터널링 산화막(11) 상에 일정한 패턴으로 배열될 수 있다.The
이때, 카르복실기(-COOH)나 술폰기()와 같은 기능기를 가지는 블록이 마이셀의 나노 구조를 형성하는 경우에는 금속염(예를 들어, 염화코발트)이 이온 교환 반응을 통하여 도입될 수 있으므로, 도입되는 금속염의 종류와 후 처리 반응을 달리하여 금속 나노 크리스탈(12a)을 합성할 수 있다. At this time, a carboxyl group (-COOH) or a sulfone group ( When a block having a functional group such as) forms a nanostructure of a micelle, a metal salt (for example, cobalt chloride) may be introduced through an ion exchange reaction, and thus the metal may be different from the type of metal salt introduced and the post-treatment reaction.
또한, 금속 나노 크리스탈(12a)을 합성한 이후에는 블록을 형성하는 기능기가 재생되므로, 선구 물질(12b)의 도입과 나노 크리스탈 형성 반응을 반복하여, 금속 나노 크리스탈(12a)의 크기 및 양을 조절할 수 있을 뿐만 아니라, 다른 종류의 금속염을 도입하여 다른 성분의 금속 나노 크리스탈(12a)을 합성할 수 있다.In addition, after synthesizing the
이후, 도 1e에 도시된 바와 같이, 터널링 산화막(11) 상에 금속 나노 크리스탈(12a)을 배열한 이후에 산소 플라즈마 공정 또는 산소 분위기 열처리 공정을 통해 금속 나노 크리스탈(12a)이 산화되면, 수소 분위기 열처리 공정 또는 수소 플라즈마 공정을 통해 금속 산화물인 금속 나노 크리스탈(12a)을 환원시킨다.Thereafter, as shown in FIG. 1E, after the
수소 분위기 열처리 공정은 수소 20mtorr의 압력 및 섭씨 300도에서 대략 30분간 진행될 수 있으며, 수소 분위기 열처리 공정을 통해 산화된 금속 산화물이 환원된다.The hydrogen atmosphere heat treatment process may be performed for about 30 minutes at a pressure of 20 mtorr of hydrogen and 300 degrees Celsius, and the oxidized metal oxide is reduced through the hydrogen atmosphere heat treatment process.
본 발명의 상세한 설명에서는 금속 나노 크리스탈(12a)을 코발트(Co) 산화물로 형성하기 위하여 선구 물질(12b)로서 금속염으로 염화코발트를 사용하는 경우에 대하여 예시하였으나, 기타, 철(Fe), 니켈(Ni), 크롬(Cr), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 백금(Pt), 주석(Sn), 텅스텐(W), 루테늄(Ru), 카드뮴(Cd) 등의 금속염을 이용하여 금속 나노 크리스탈(12a)을 형성할 수 있다. In the detailed description of the present invention, cobalt chloride was used as the metal salt as the
예를 들어, 코발트 또는 니켈 등과 같은 금속으로 금속 나노 크리스탈(12a)을 합성하는 경우에는 마이셀 템플릿(12c)을 제거하는 산소 플라즈마 공정 또는 산소 열처리 공정에서 산화되므로, 금속 나노 크리스탈(12a)의 전기적 특성을 향상시키기 위하여 수소 분위기 열처리 공정 또는 수소 플라즈마 공정을 통해 금속 나노 크리스탈(12a)를 환원시킨다.For example, when synthesizing the
즉, 마이셀 템플릿(12c)을 제거하는 과정에서 금속 나노 크리스탈(12a)이 산화되면, 산화된 금속 나노 크리스탈(12a)의 전기적 특성을 향상시키기 위하여 수소 분위기 열처리 공정 또는 수소 플라즈마 공정을 통해 금속 나노 크리스탈(12a)을 환원시키며, 이는 산화된 금속 나노 크리스탈(12a)이 전자를 유입/유출시킬 수 있는 전기적 특성이 환원된 금속 나노 크리스탈(12a)보다 약하기 때문이다.That is, when the
한편, 금 또는 백금과 같은 금속으로 금속 나노 크리스탈(12a)을 합성하는 경우에는 마이셀 템플릿(12c)을 제거하는 산소 플라즈마 공정 또는 산소 플라즈마 공정에서 산화되지 않으므로 금속 나노 크리스탈(12a)를 환원시키는 공정, 즉 수소 분위기 열처리 공정 또는 수소 플라즈마 공정이 필요치 않다.On the other hand, in the case of synthesizing the
예를 들어, 산소 플라즈마 공정을 통해 산화되는 금속으로 금속 나노 크리스탈(12a)을 합성하는 경우에는 수소 분위기 열처리 공정을 통해 금속 나노 크리스탈(12a)를 환원시키고, 산화되지 않는 금속으로 금속 나노 크리스탈(12a)을 합성하 는 경우에는 수소 분위기 열처리 공정을 수행하지 않고 다음 공정, 즉, 컨트롤 산화막(13)을 증착하는 공정을 수행한다.For example, when synthesizing the
다음, 도 1f에 도시된 바와 같이, 터널링 산화막(11) 상의 금속 나노 크리스탈(12a)을 환원시킨 이후에 컨트롤 산화막(13)을 증착한다.Next, as shown in FIG. 1F, the
본 발명에 따른 비휘발성 메모리 장치의 산화막, 즉, 터널링 산화막(11) 및 컨트롤 산화막(13)은 하프늄 옥사이드 산화막, 이산화규소 산화막 또는 산화알루미늄 산화막으로 증착할 수 있으며, 이 중 하프늄 산화막은 유전 상수가 일반적으로 사용되는 실리콘 산화막 또는 실리콘 옥시나이트라이드막보다 크므로 동일한 전압에서 보다 큰 전계(電界 : electric field)가 형성되는 것이 가능하도록 한다.The oxide film of the nonvolatile memory device according to the present invention, that is, the
그리고, 컨트롤 산화막(13) 상에 컨트롤 게이트층(14)을 증착하여 컨트롤 게이트를 형성한다.The
컨트롤 산화막(13)은 기존의 MOS(metal-Oxide-Semiconductor) 구조에서 유전체막과 동일한 기능을 처리하며, 터널링 산화막(11) 상에 금속 나노 크리스탈(12a)이 배열되지 않은 영역(B)은 컨트롤 산화막(13)과 실질적으로 연결될 수 있다.The
터널링 산화막(11) 상에 금속 나노 크리스탈(12a)이 배열되지 않는 영역(B)은 기존의 MOS 구조를 가지고, 금속 나노 크리스탈(12a)이 배열된 영역(A)은 Metal gate-Oxide(컨트롤 산화막(13))-금속 나노 크리스탈(12a)-Oxide(터널링 산화막(11))-Semiconductor 구조를 가지게 된다.The region B in which the
그러므로, 금속 나노 크리스탈(12a)이 배열된 영역(A)에 컨트롤 게이트(14)와 기판 사이에 적절한 전압을 인가하여 금속 나노 크리스탈(12a)에 전자를 유입/유출시켜 데이터를 저장(program)/삭제(erase)시킬 수 있으며, 컨트롤 산화막(13) 및 터널링 산화막(11)은 플로팅 게이트로 형성된 금속 나노 크리스탈(12a)에 충전되는 전자가 유지되도록 한다.Therefore, an appropriate voltage is applied between the
또한, 터널링 산화막(11) 상에 금속 나노 크리스탈(12a)이 배열된 영역(A)이 넓을수록 비휘발성 메모리 장치, 즉 플래쉬 메모리 장치의 특성이 향상될 수 있으므로, 금속 나노 크리스탈(12a)이 터널링 산화막(11) 상에 배열되는 밀도가 최대한 크게 형성되도록 하는 것이 바람직하다.In addition, as the region A on which the
금속 나노 크리스탈(12a)이 터널링 산화막(11) 상에 배열되는 밀도는 금속 나노 크리스탈(12a)의 크기 및 형태와 밀접한 관계가 있으므로, 마이셀 중합체의 분자량을 제어하여 합성되는 금속 나노 크리스탈(12a)의 크기 및 형태를 조절함으로써, 금속 나노 크리스탈(12a)의 배열 밀도가 최대치가 되도록 제어할 수 있다. 이때, 금속 나노 크리스탈(12a)의 밀도는 이상으로 설정할 수 있다.Since the density of the
즉, 금속 나노 크리스탈(12a)의 크기 조절은 PVP 코어 블록의 분자량을 조절하거나, PVP 코어 블록에 도입되는 선구 물질(12b)의 양을 조절하여 제어할 수 있으며, 금속 나노 크리스탈(12a)의 간격은 PS 코로나 블록의 분자량을 조절하여 제어할 수 있으므로, 금속 나노 크리스탈(12a)의 밀도는 마이셀 중합체의 PS 코로나 블록 및 PVP 코어 블록의 분자량을 조절하여 제어할 수 있다.That is, the size control of the
이어서, 도 1g에 도시된 바와 같이, 컨트롤 산화막(13) 상에 컨트롤 게이트(14)를 형성한다.Subsequently, as shown in FIG. 1G, the
도 4a 내지 도 4c는 본 발명에 따른 비휘발성 메모리의 컨트롤 게이트를 형성하는 방법을 예시하기 위한 단면 공정도이다.4A through 4C are cross-sectional process diagrams for illustrating a method of forming a control gate of a nonvolatile memory according to the present invention.
도 4a를 참조하면, 반도체 기판인 실리콘 기판(10) 상에 터널 산화막(11), 금속 나노 크리스탈(12a) 및 컨트롤 산화막(13)을 형성한 이후에 도전막으로 사용되는 폴리실리콘층(14a), 금속계 물질층(14b) 및 하드 마스크층(15)을 순차적으로 형성한다.Referring to FIG. 4A, a
상기 금속계 물질층(14b)은 WSix , W, CoSix , TiSix 등으로 형성됨이 바람직하다.The
이후 도 4b를 참조하면, 컨트롤 게이트의 마스크 작업을 통해 워드라인 영역이 클로즈(close)된 포토레지스트 패턴(16)을 하드 마스크층(15) 상에 형성한 이후에 포토레지스트 패턴(16)을 식각 마스크로 사용한 건식 식각 공정으로 하드 마스크층(15), 금속계 물질층(14b) 및 폴리실리콘층(14a)을 순차적으로 식각하여, 폴리실리콘층(14a') 및 금속계 물질층(14b')이 적층된 컨트롤 게이트를 형성한다.4B, the
이후, 도 4c를 참조하면, 포토레지스트 패턴(미도시)을 제거하고, 셀 지역의 하드 마스크층(15')을 식각 장벽층(etch barrier)으로 한 자기 정렬 식각 공정으로 컨트롤 산화막(13)의 노출된 부분 및 패터닝된 터널 산환막(11)의 노출된 부분을 식각하여, 컨트롤 게이트(14)를 형성한다.Subsequently, referring to FIG. 4C, the photoresist pattern (not shown) is removed and the
이때, 터널 산화막(11)의 패터닝되지 않은 노출된 부분의 금속 나노 크리스탈(12a)은 식각 공정 후 세정 공정 등으로 제거하거나, 터널 산화막(11) 상에 잔존시킬 수 있다. 이때, 터널 산화막(11) 상에 잔존하는 금속 나노 크리스탈(12a)은 유전막인 터널 산화막(11)이 식각되기 때문에 비휘발성 메모리의 메모리 특성에 영향을 미치지 않게 된다.In this case, the
상술한 바와 같은 컨트롤 게이트 형성 방법 이외의 기타 공지된 게이트 형성 방법을 이용하여 컨트롤 게이트를 형성하여도 무방함을 알 수 있다.It can be seen that the control gate may be formed using other known gate forming methods other than the control gate forming method as described above.
도 5a 및 도 5b는 본 발명의 실시예에 따라 마이셀 중합체의 분자량을 변화시키면서 형성되는 금속 나노 크리스탈을 터널링 산화막에 배열한 상태의 SEM(Scanning Electron Microscopy) 사진이다.5A and 5B are SEM (Scanning Electron Microscopy) photographs of metal nanocrystals formed while varying the molecular weight of a micelle polymer according to an embodiment of the present invention arranged in a tunneling oxide film.
도 5a에 도시된 바와 같이, 마이셀 중합체를 수 평균 분자량을 =47.6kg/mol, =20.9kg/mol(Polydispersity index-=1.14)으로 형성하여, 금속 나노 크리스탈(12a)을 터널링 산화막(11) 상에 배열하면, 금속 나노 크리스탈(12a)의 밀도가 6.99×로 측정되었다.As shown in FIG. 5A, the micelle polymer was converted to a number average molecular weight. = 47.6 kg / mol, = 20.9 kg / mol (Polydispersity index- = 1.14), and the
한편, 도 5b에 도시된 바와 같이, 마이셀 중합체를 수 평균 분자량을 =31.9kg/mol, =13.2kg/mol(Polydispersity index-=1.14)으로 형성하여, 금속 나노 크리스탈(12a)을 터널링 산화막(11) 상에 배열하면, 금속 나노 크리스탈(12a)의 밀도가 1.69×로 측정되었다.On the other hand, as shown in Figure 5b, the micelle polymer is a number average molecular weight = 31.9 kg / mol, = 13.2 kg / mol (Polydispersity index- = 1.14), and the
상기 도 5a 및 도 5b에서 설명되어지는 바와 같이, 마이셀 중합체의 분자량을 조절하면, 금속 나노 크리스탈(12a)의 크기 및 형태가 제어됨으로써, 터널링 산화막(11) 상에 배열되는 금속 나노 크리스탈(12a)의 밀도 역시 제어됨을 알 수 있다. As described above with reference to FIGS. 5A and 5B, when the molecular weight of the micelle polymer is adjusted, the size and shape of the
즉, 금속 나노 크리스탈(12a)의 크기 조절은 PVP 코어 블록의 분자량을 조절하여 마이셀 템플릿(12c)의 나노 구조 크기를 제어하거나, PVP 코어 블록에 도입되는 선구 물질(12b)의 양을 조절하여 제어할 수 있다.That is, the size control of the
또한, 금속 나노 크리스탈(12a)의 간격은 PS 코로나 블록의 분자량을 조절하여 제어할 수 있음으로, 금속 나노 크리스탈(12a)의 밀도는 마이셀 중합체의 PS 코로나 블록 및 PVP 코어 블록의 분자량을 조절하여 제어할 수 있다.In addition, the interval between the
따라서, 마이셀 중합체의 분자량을 조절하여, 금속 나노 크리스탈(12a)의 밀도가 이상으로 설정할 수 있다.Therefore, by adjusting the molecular weight of the micelle polymer, the density of the
도 6은 본 발명에 따른 수소 분위기 열처리 공정 전/후의 금속 나노 크리스탈의 상태를 설명하기 위한 그래프이다.6 is a graph illustrating the state of the metal nanocrystal before and after the hydrogen atmosphere heat treatment process according to the present invention.
도 6은 수소() 20mtorr의 압력 및 섭씨 300도에서 대략 30분간 진행되는 수소 분위기 열처리 공정 전/후를 기준으로 XPS(X-ray Photoelectron Spectroscopy) 방식으로 측정한 그래프로, 수소 분위기 열처리 공정 이전에 금속 나노 크리스탈(12a)(코발트 산화물인 코발트 옥사이드)은 2p3/2 peak가 781eV(전자 볼트)에서 나타나며, 이는 금속 나노 크리스탈(12a)이 산화물 상태인 것을 명시한다.6 is hydrogen ( X-ray Photoelectron Spectroscopy (XPS) method, measured before and after the hydrogen atmosphere heat treatment process for 30 minutes at a pressure of 20 mtorr and 300 degrees Celsius, shows the results of the metal nanocrystal (12a). (Cobalt oxide, cobalt oxide) has a 2p 3/2 peak at 781 eV (electron volts), indicating that the
한편, 수소 분위기 열처리 공정 이후의 금속 나노 크리스탈은 2p3/2 peak가 778eV(전자 볼트)에서 나타나며, 이는 금속 나노 크리스탈(12a)이 환원되었음을 명시한다.Meanwhile, the metal nanocrystal after the hydrogen atmosphere heat treatment process has a 2p 3/2 peak at 778 eV (electron volts), indicating that the
따라서, 수소 분위기 열처리 공정을 통해 산화물 상태의 금속 나노 크리스탈(12a)이 환원됨을 알 수 있으며, 이로 인해, 금속 나노 크리스탈(12a)에 전자를 유입/유출시키는데 이용될 수 있으며, 수소 분위기 열처리 공정을 통해 산화된 금속 나노 크리스탈(12a)을 환원시켜, 전자를 유입/유출시키는 전기적 특성을 향상시킬 수 있다.Therefore, it can be seen that the
아울러, 산화된 금속 나노 크리스탈(12a)을 환원시키기 위한 수소 플라즈마 공정을 통해 환원되는 금속 나노 크리스탈(12a)의 전기적 특성이 향상됨을 예측할 수 있다.In addition, it can be expected that the electrical properties of the reduced
도 7은 금속 나노 크리스탈을 플로팅 게이트로 사용한 비휘발성 메모리 장치의 인가 전압(applied voltage)에 대응하는 캐패시턴스(Capacitance)를 나타낸 그래프이다.FIG. 7 is a graph showing capacitance corresponding to applied voltage of a nonvolatile memory device using a metal nanocrystal as a floating gate.
도 7은 금속 나노 크리스탈(12a)을 수소 분위기 열처리 공정을 통해 환원 시킨 다음 컨트롤 산화막(13)과 컨트롤 게이트(14)를 증착한 후 인가 전압의 변화에 따른 캐패시턴스를 측정한 것으로, -8V에서 10ms 동안 삭제(Erase)를 하면서 측정되는 평탄 전위(Flat-band Voltage)와 20V에서 30ms 동안 저장(Program)하면서 측정되는 평탄 전위가 대략 1.49V 차이남을 알 수 있다. FIG. 7 illustrates the reduction of the
따라서, 금속 나노 크리스탈(12a)을 플로팅 게이트로 사용하면, 데이터의 저장(program)/삭제(erase)가 구분 가능함을 알 수 있으며, 금속 나노 크리스탈(12a)이 플로팅 게이트로 제작되는 비휘발성 메모리 장치가 동작 가능함을 알 수 있다.Therefore, when the
도 8은 금속 나노 크리스탈을 플로팅 게이트로 제작한 비휘발성 메모리 장치 의 시간(time) 변화에 따른 평탄 전압(flat voltage) 변화를 나타낸 그래프이다.FIG. 8 is a graph illustrating a change in flat voltage according to time variation of a nonvolatile memory device fabricating a metal nanocrystal using a floating gate.
도 8에 도시된 바와 같이, 금속 나노 크리스탈(12a)을 플로팅 게이트로 사용하여 제작된 비휘발성 메모리 장치에 데이터를 저장(program) 및 삭제(erase)한 뒤 일정 시간동안 캐패시턴스(Capacitance)를 측정하여 평탄 전위(Flat-band Voltage)를 계산한 결과를 살펴보면, 데이터를 처음 저장한 다음 대략 2시간이 지나서는 평탄 전위(Flat-band Voltage)가 변하였으나, 그 이후에는 일정한 값을 유지하는 것을 확인할 수 있다.As shown in FIG. 8, after storing and programming data in a nonvolatile memory device fabricated using the
따라서, 금속 나노 크리스탈(12a)을 플로팅 게이트로 사용하여 제작된 비휘발성 메모리 장치에 데이터를 저장(program)하면, 데이터가 시간이 지나도 삭제되지 않으므로, 메모리 장치의 비휘발성 특성을 유지함을 알 수 있다.Therefore, when data is programmed in a nonvolatile memory device fabricated using the
한편, 상술한 바와 같이, 마이셀 중합체의 분자량을 조절하여 금속 나노 크리스탈(12a)의 크기 및 밀도를 제어하여, 박막 트랜지스터-액정 표시 장치의 플로팅 전극을 형성할 수 있다.As described above, the floating electrode of the thin film transistor-liquid crystal display device may be formed by controlling the molecular weight of the micelle polymer to control the size and density of the
예를 들어, 박막 트랜지스터-액정 표시 장치를 제조하는 공정에서 절연 기판 상에 게이트 전극 및 플로팅 전극이 형성할 때, 마이셀 중합체의 나노 구조에 선택적으로 도입되는 선구 물질(12b)에 따라 합성되는 금속 나노 크리스탈(12a)을 이용하여 플로팅 전극을 형성할 수 있다. 기타, 박막 트랜지스터-액정 표시 장치의 제조 공정에 대한 상세 설명은 생략한다.For example, when a gate electrode and a floating electrode are formed on an insulating substrate in a process of manufacturing a thin film transistor-liquid crystal display device, the metal nanoparticles are synthesized according to the
따라서, 박막 트랜지스터-액정 표시 장치를 제조할 때, 용이하게 크기 및 밀도를 제어할 수 있는 자기 조립되는 마이셀 중합체를 통해 합성되는 금속 나노 크 리스탈(12a)을 이용할 수 있다.Therefore, when manufacturing the thin film transistor-liquid crystal display device, it is possible to use the
즉, 마이셀 중합체를 툴루엔 용액에 넣은 상태에서 선구 물질(12b)의 도입 및 후 처리 공정을 통해 툴루엔 용액 상에서 금속 나노 크리스탈(12a)을 합성하여 플로팅 전극을 형성할 수 있다.That is, the floating electrode may be formed by synthesizing the
따라서, 박막 트랜지스터-액정 표시 장치를 제조할 때, 용이하게 크기 및 밀도를 제어할 수 있는 자기 조립되는 마이셀 중합체를 통해 합성되는 금속 나노 크리스탈(12a)을 이용할 수 있다.Therefore, when manufacturing the thin film transistor-liquid crystal display device, the
즉, 마이셀 중합체를 톨루엔 용액에 넣은 상태에서 선구 물질(12b)의 도입 및 후 처리 공정을 통해 톨루엔 용액 상에서 금속 나노 크리스탈(12a)을 합성하여 플로팅 전극을 형성할 수 있다.That is, the floating electrode may be formed by synthesizing the
상기한 바와 같이, 본 발명에 따르면, 비휘발성 메모리 장치의 플로팅 게이트를 밀도 및 크기를 용이하게 조절할 수 있으며, 나노 크기의 나노 크리스탈로 형성할 수 있다.As described above, according to the present invention, the floating gate of the nonvolatile memory device can be easily adjusted in density and size, and can be formed of nanoscale nanocrystals.
그리고, 본 발명에 따르면, 나노 크리스탈을 자기 조립되는 마이셀을 이용하여 나노 크리스탈을 형성함으로써, 나노 크리스탈을 형성하기 위한 고온의 열처리 공정으로 인한 막질의 특성 변화 등과 같은 문제를 미연에 방지할 수 있다.In addition, according to the present invention, by forming the nanocrystals using the micelles in which the nanocrystals are self-assembled, problems such as changes in the properties of the film due to the high temperature heat treatment process for forming the nanocrystals can be prevented.
또한, 본 발명에 따르면, 터널링 산화막 또는 컨트롤 산화막을 유전 상수가 높은 하프늄 산화막으로 형성하여, 동일한 전압에서 기존의 비휘발성 메모리 장치 보다 높은 전계를 가할 수 있음으로, 메모리 장치 특성을 향상시킬 수 있다.In addition, according to the present invention, the tunneling oxide layer or the control oxide layer may be formed of a hafnium oxide layer having a high dielectric constant, thereby applying a higher electric field than a conventional nonvolatile memory device at the same voltage, thereby improving memory device characteristics.
이상에서 본 발명은 기재된 구체 예에 대해서만 상세히 설명하였지만 본 발명의 기술 사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the present invention has been described in detail only with respect to the described embodiments, it will be apparent to those skilled in the art that various modifications and changes are possible within the technical spirit of the present invention, and such modifications and modifications belong to the appended claims.
Claims (23)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070030850A KR100900569B1 (en) | 2007-03-29 | 2007-03-29 | Method of forming floating gate and method of fabricating non-volatile memory device using the same |
US12/076,878 US7897458B2 (en) | 2007-03-29 | 2008-03-25 | Method of forming floating gate, non-volatile memory device using the same, and fabricating method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070030850A KR100900569B1 (en) | 2007-03-29 | 2007-03-29 | Method of forming floating gate and method of fabricating non-volatile memory device using the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080088214A KR20080088214A (en) | 2008-10-02 |
KR100900569B1 true KR100900569B1 (en) | 2009-06-02 |
Family
ID=39792716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070030850A KR100900569B1 (en) | 2007-03-29 | 2007-03-29 | Method of forming floating gate and method of fabricating non-volatile memory device using the same |
Country Status (2)
Country | Link |
---|---|
US (1) | US7897458B2 (en) |
KR (1) | KR100900569B1 (en) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101539669B1 (en) * | 2008-12-16 | 2015-07-27 | 삼성전자주식회사 | Method of forming core-shell type structure and method of manufacturing transistor using the same |
KR101155108B1 (en) * | 2009-04-30 | 2012-06-11 | 국민대학교산학협력단 | Charge trapping layer, method of forming the charge trapping layer, non-volatile memory device using the same and method of fabricating the non-volatile memory device |
US8518561B2 (en) * | 2009-07-03 | 2013-08-27 | National Tsing Hua University | Antireflection structures with an exceptional low refractive index and devices containing the same |
KR101105645B1 (en) * | 2010-02-05 | 2012-01-18 | 국민대학교산학협력단 | Methods of operating and fabricating nanoparticle-based nonvolatile memory devices |
CN101887910A (en) * | 2010-06-03 | 2010-11-17 | 复旦大学 | Gate stack structure for semiconductor flash memory device and preparation method thereof |
KR101111741B1 (en) * | 2010-08-06 | 2012-05-07 | 국민대학교산학협력단 | Nanoparticle-based nonvolatile memory device and method of fabricating the same |
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US8823075B2 (en) | 2012-11-30 | 2014-09-02 | Sandisk Technologies Inc. | Select gate formation for nanodot flat cell |
US9177808B2 (en) | 2013-05-21 | 2015-11-03 | Sandisk Technologies Inc. | Memory device with control gate oxygen diffusion control and method of making thereof |
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Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100520680B1 (en) | 2003-06-30 | 2005-10-11 | 주식회사 하이닉스반도체 | A floating gate in flash memory device and forming method thereof |
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TW201341440A (en) | 2004-06-08 | 2013-10-16 | Sandisk Corp | Post-deposition encapsulation of nanostructures: compositions, devices and systems incorporating same |
US7723186B2 (en) * | 2007-12-18 | 2010-05-25 | Sandisk Corporation | Method of forming memory with floating gates including self-aligned metal nanodots using a coupling layer |
-
2007
- 2007-03-29 KR KR1020070030850A patent/KR100900569B1/en active IP Right Grant
-
2008
- 2008-03-25 US US12/076,878 patent/US7897458B2/en active Active
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
US20080237692A1 (en) | 2008-10-02 |
KR20080088214A (en) | 2008-10-02 |
US7897458B2 (en) | 2011-03-01 |
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Legal Events
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A201 | Request for examination | ||
N231 | Notification of change of applicant | ||
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|
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20180406 Year of fee payment: 10 |