KR100652135B1 - Organic non-volatile memory fabricated by multi-layer of quantum dots and method for manufacturing the same - Google Patents
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Abstract
Description
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도. 1A and 1B are cross-sectional views of a nonvolatile memory device according to an embodiment of the present invention.
도 2는 본 발명에 따른 양자 점층(Al2O3) 고전압(300KV) TEM사진. Figure 2 is a quantum dot layer (Al 2 O 3 ) high voltage (300KV) TEM photograph according to the present invention.
도 3a 내지 도 5b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자와, 양자 점층의 TEM사진.3A to 5B are TEM photographs of a nonvolatile memory device and a quantum dot layer according to an embodiment of the present invention.
도 6 내지 도 8은 본 실시예에 따른 비휘발성 메모리 소자의 동작을 설명하기 위한 I-V 그래프. 6 to 8 are I-V graphs for explaining the operation of the nonvolatile memory device according to the present embodiment.
도 9 내지 도 14는 본 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면.9 to 14 illustrate a method of manufacturing a nonvolatile memory device according to the present embodiment.
도 15는 본 발명에 따른 양자 점층의 제조 방법을 설명하기 위한 개념 단면도.15 is a conceptual cross-sectional view for explaining a method for manufacturing a quantum dot layer according to the present invention.
도 16a 내지 도 16c는 다층의 양자 점층을 포함하는 본 실시예에 따른 비휘 발성 메모리 소자를 오제 전자 분광기(Auger) 이용하여 분석한 결과 그래프. 16A to 16C are graphs of analysis results of a nonvolatile memory device according to the present embodiment including a multilayered quantum dot layer using an Auger electron spectrometer (Auger).
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
10 : 기판 20, 70 : 도전층10:
30, 60 : 유기물층 50 : 양자 점층30, 60: organic material layer 50: quantum dot layer
본 발명은 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것으로, 동일 전압에서 두 가지의 전도성 상태를 가질 수 있는 유기물을 이용한 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다. The present invention relates to a nonvolatile memory device and a method for manufacturing the same, and to a nonvolatile memory device and a method for manufacturing the same using an organic material having two conductive states at the same voltage.
현재 메모리 소자는 휘발성의 D램(D-RAM) 소자와, 비휘발성의 플래시 소자가 그 주류를 이루고 있다. Currently, memory devices include volatile D-RAM (D-RAM) devices and nonvolatile flash devices.
D램 소자는 게이트에 인가된 전압에 따라 게이트 하부의 채널 폭을 조절하여, 소스와 드레인 단자간의 채널을 형성하고, 소스 단자에 접속된 커패시터에 전자를 충전 또는 방전시킨다. 이후, 커패시터의 충전 및 방전 상태를 판독하여 0과 1의 데이터를 구분하는 소자이다. 이러한 D램 소자는 커패시터를 계속적으로 재충전해주어야 하는 단점이 있고, 전원이 인가되지 않을 경우에는 누설 전류에 의해 소자에 입력된 데이터가 손실되는 문제가 있어 전력 소비가 많은 단점이 있다. The DRAM device adjusts the channel width under the gate according to the voltage applied to the gate to form a channel between the source and drain terminals, and charges or discharges electrons in a capacitor connected to the source terminal. Afterwards, the device reads the charge and discharge states of the capacitor and separates the data of 0 and 1. The DRAM device has a disadvantage in that the capacitor must be continuously recharged, and when power is not applied, there is a problem in that data input to the device is lost due to leakage current.
또한 플래시 소자는 컨트롤 게이트와 채널 영역에 인가된 전압에 의해 F-N터널링(Tunneling) 형상이 발생하고, 이러한 F-N터널링 현상을 통해 플로팅 게이트 내의 전자를 충전 혹은 방전을 한다. 충전 및 방전 상태에 따른 채널 영역의 문턱 전압 변화가 생기고 이러한 문턱전압 변화를 판독하여 0과 1의 데이터를 구분하는 소자이다. 이러한 플래시 소자는 F-N 터널링을 이용하기 때문에 소자내에서 사용하는 전압이 매우 커지는 단점이 있고, 플래시 메모리는 데이터를 쓰고 읽는 것이 폴리 실리콘으로 제조된 F-N 터널링을 통해 플로팅 게이트에 전자를 충전 혹은 방전을 해야함으로 데이터 처리 속도가 μ-초(sec) 수준의 느린 단점이 발생한다. In addition, the flash device generates an F-N tunneling shape by a voltage applied to the control gate and the channel region, and charges or discharges electrons in the floating gate through the F-N tunneling phenomenon. It is a device that distinguishes data between 0 and 1 by changing the threshold voltage of the channel region according to the state of charge and discharge, and reading the change of the threshold voltage. Such a flash device uses FN tunneling, so the voltage used in the device becomes very large, and the flash memory needs to charge or discharge electrons to the floating gate through FN tunneling made of polysilicon to write and read data. The disadvantage is that the data processing speed is slow at μ-sec.
또한, 상술한 종래의 메모리 소자를 구현하기 위해서는 최소 수십 공정 이상을 거쳐야 하기 때문에 소자의 집적도를 향상시키기 어렵고, 단가가 높고 높은 수율을 유지하기가 어렵다. In addition, in order to implement the above-described conventional memory device, it is difficult to improve the integration degree of the device because it requires at least several tens of steps or more, and it is difficult to maintain high yield and high yield.
현재, 이러한 D램과 플래시 소자의 단점을 극복하고, 이들의 장점을 고루 갖춘 차세대 메모리 소자를 구현하기 위해 각국 연구기관 및 기업들은 많은 연구를 수행하고 있다. At present, many research institutes and companies have been conducting researches to overcome the disadvantages of DRAM and flash devices and to implement next-generation memory devices with the advantages thereof.
이러한 차세대 메모리 소자는 그 내부의 기본 단위인 셀을 구성하는 물질에 따라 그 연구 분야들이 다양하게 분리되고 있다. 즉, 특정물질에 전류를 가해 물질이 저항이 적은 고체 상태가 되느냐 저항이 큰 액체 상태가 되느냐에 따라 데이터를 저장하거나, 전도성 유기물체에 전압 인가시 나타나는 동일 전압에 고저항과 저저항이 존재하는 쌍방성 전도특성을 이용한 메모리 소자나, 강유전체라는 물질의 성질을 이용하여 이에 전원을 가해 잔류 분극 성질을 갖도록 하여 메모리 소자로 이용하거나, 자기장의 성질을 이용해 N극과 S극의 성질의 강자성 물질을 이용해 데이터를 저장하려는 시도가 활발히 이루어지고 있다. 또한, 평탄 플로팅 게이트를 평판구조의 실리콘에서 금속 실리콘 화합물 반도체의 양자점을 대체하는 비휘발성 메모리 소자에 대한 연구 또한 활발히 이루어지고 있다. The research areas of the next-generation memory devices have been separated in various ways according to the materials constituting the cells which are basic units therein. In other words, when a current is applied to a specific material and the material becomes a solid state with low resistance or a liquid state with high resistance, data is stored or high resistance and low resistance exist at the same voltage when voltage is applied to the conductive organic material. A memory device using bidirectional conduction characteristics or a material of ferroelectric material is applied to the device to have residual polarization properties and to be used as a memory device, or to use ferromagnetic materials having properties of N and S poles using magnetic fields. Attempts have been made to store data using data. In addition, research is being actively conducted on nonvolatile memory devices in which planar floating gates replace quantum dots of metal silicon compound semiconductors in planar silicon.
하지만, 이러한 물질들은 그 특성을 살려 고집적화된 메모리 소자에 이를 적용하기 위한 공정 조건을 찾아내는 것이 현재 차세대 메모리 소자의 공통적인 과제로 남아 있는 실정이다. However, finding the process conditions for applying these materials to highly integrated memory devices by utilizing their properties remains a common problem of current generation memory devices.
특히 유기물을 이용하는 경우에는 실제 양산에 적용된 사례가 없을 뿐만 아니라, 이를 메모리 소자로 제작하기 위한 정확한 공정 조건을 찾기가 어려운 실정이다. 즉, 일반적으로 유기물을 증착을 위한 진공 증착법에서는 증발율을 조절하여 도전성의 유기물내에 양자점을 형성하고자 하였지만, 챔버 내에서 증착율을 균일하게 유지하기가 어려워 균일한 사이즈 분포의 양자점을 형성하지 못하게 되고, 이로 인해 소자의 문턱 전압과 Ion/Ioff율이 불균이란 단점이 있다. In particular, in the case of using the organic material, not only is there no actual mass production, but it is difficult to find the exact process conditions for manufacturing the memory device. That is, in general, in the vacuum deposition method for depositing the organic material, the quantum dots are formed in the conductive organic material by controlling the evaporation rate, but it is difficult to maintain the uniform deposition rate in the chamber, thereby preventing the formation of quantum dots of uniform size distribution. Due to this, there is a disadvantage that the threshold voltage of the device and the Ion / Ioff ratio are uneven.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 전원이 인가되지 않은 상태에서도 데이터 손실이 없고, 소비 전력이 낮으며, 고 집적도가 가능하며, 처리 속도가 빠른 유기물의 쌍안정 특성을 유지하면서, 동일 소자 내의 문턱 전압과 Ion/Ioff율 특성을 균일하게 할 수 있는 비휘발성 메모리 소자 및 이의 제조 방법 을 제공하는 것을 그 목적으로 한다. Therefore, in order to solve the above problems, there is no data loss, low power consumption, high integration, and high bi-stable characteristics of organic materials. It is an object of the present invention to provide a nonvolatile memory device capable of making uniform the threshold voltage and Ion / Ioff rate characteristics in the device, and a method of manufacturing the same.
본 발명에 따른 상부 및 하부 도전층과, 상기 상부 및 하부 도전층 사이에 형성된 쌍안정 전도성 특성을 갖는 전도성 유기물층 및 상기 전도성 유기물층 내에 적어도 한층 이상의 양자 점층을 포함하고, 일층의 양자 점층은 1 내지 20nm의 두께인 비휘발성 메모리 소자를 제공한다. A conductive organic material layer having a bistable conductive property formed between the upper and lower conductive layers and the upper and lower conductive layers and at least one or more quantum dot layers in the conductive organic layer according to the present invention, wherein one layer of quantum dot layers is 1 to 20 nm It provides a nonvolatile memory device having a thickness of.
여기서, 상기 일층의 양자 점층의 두께가 5 내지 10nm인 것이 바람직하다. 상기 양자 점층은 1 내지 10층으로 형성되는 것이 바람직하다. 상기 양자 점층은 Al, Mg, Zn, Fe, Ni와 이들의 합금 중 적어도 어느 하나를 포함하는 것이 효과적이다. 그리고, 상기 양자 점층은 γ-Al2O3의 결정성 물질을 포함하는 것이 바람직하다. Here, it is preferable that the thickness of the said one layer of quantum dot layer is 5-10 nm. The quantum dot layer is preferably formed of 1 to 10 layers. It is effective that the quantum dot layer contains at least one of Al, Mg, Zn, Fe, Ni and alloys thereof. The quantum dot layer preferably includes a crystalline material of γ-Al 2 O 3 .
상기 전도성 유기물층으로 IDCN, α-NPD 및 Alq3 중 적어도 어느 하나의 전도성 유기물을 사용하는 것이 효과적이다. It is effective to use at least one conductive organic material of IDCN, α-NPD, and Alq 3 as the conductive organic material layer.
상술한 비휘발성 메모리 소자는 0.5이상 2V 미만의 범위 내에서 리드 동작을 실시하고, 2 내지 10V 이상의 범위에서 쓰기 동작을 실시하고, 0V이하에서 소거 동작을 실시하는 것이 바람직하다. 즉, 문턱 전압 이상에서 리드 동작을 실시하고, 문턱 전압에서 0V사이에서 리드 동작을 실시하고, 0V이하에서 소거 동작을 한다. The above-described nonvolatile memory device preferably performs a read operation within a range of 0.5 to 2V, a write operation to a range of 2 to 10V or more, and an erase operation to 0V or less. That is, the read operation is performed at the threshold voltage or more, the read operation is performed at the threshold voltage between 0 V, and the erase operation is performed at 0 V or less.
또한, 본 발명에 따른 기판 상에 하부 도전층을 형성하는 단계와, 상기 하부 도전층이 형성된 상기 기판상에 제 1 전도성 유기물층을 형성하는 단계와, 상기 하부 도전층의 일부와 중첩되도록 상기 제 1 전도성 유기물층 상에 금속층을 형성하는 단계와, 산화 공정을 통해 상기 금속층을 산화시켜 양자 점층을 형성하는 단계와, 상기 양자 점층이 형성된 제 1 전도성 유기물 상에 제 2 전도성 유기물을 형성하는 단계 및 상기 제 2 전도성 유기물 상에 상기 양자 점층과 그 일부가 중첩 되도록 상부 도전층을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법을 제공한다. In addition, forming a lower conductive layer on a substrate according to the present invention, forming a first conductive organic material layer on the substrate on which the lower conductive layer is formed, and overlapping a portion of the lower conductive layer. Forming a metal layer on the conductive organic layer, oxidizing the metal layer through an oxidation process to form a quantum dot layer, forming a second conductive organic material on the first conductive organic material on which the quantum dot layer is formed, and 2. A method of manufacturing a nonvolatile memory device including forming an upper conductive layer on a conductive organic material such that the quantum dot layer and a portion thereof overlap each other.
여기서, 제 1 및 제 2 전도성 유기물층은 IDCN, α-NPD 및 Alq3 등의 전도성 유기물을 사용하며 Ion/Ioff 비율이 10 이상이 될 수 있는 제 1 및 제 2 전도성 유기물층 두께 범위를 사용하는 것이 바람직하다. Herein, the first and second conductive organic layers may use conductive organic materials such as IDCN, α-NPD, and Alq 3 , and may use the first and second conductive organic layer thickness ranges in which the Ion / Ioff ratio may be 10 or more. Do.
상기의 상기 금속층을 형성하는 단계는, 10-5 내지 10-3 Pa의 압력과, 섭씨 800 내지 1500도의 온도하에서, 1 내지 7.0Å/s의 증착률로 금속물질을 증발시켜 제 1 전도성 유기물층 상에 1 내지 30nm 두께의 금속층을 형성하는 것이 효과적이다. 즉, 진공 증착 챔내에 쉐도우 마스크를 장착한 후, 상기 조건에서 금속층을 형성하고, 산화 공정을 실시한다. The forming of the metal layer may include: evaporating a metal material at a deposition rate of 1 to 7.0 kW / s at a pressure of 10 −5 to 10 −3 Pa and a temperature of 800 to 1500 degrees Celsius, and then on the first conductive organic material layer. It is effective to form a metal layer having a thickness of 1 to 30 nm. That is, after the shadow mask is mounted in the vacuum deposition chamber, a metal layer is formed under the above conditions, and an oxidation process is performed.
이때, 상기 산화 공정은 O3 플라즈마를 이용한 산화 공정인 것이 바람직하다. 이러한, 상기 산화 공정은 50 내지 300W의 RF파워와, 100 내지 200V의 AC 바이어스의 분위기 하에서, 0.5 내지 3.0pa 압력으로 O2가스를 주입하여 50 내지 500초 동안 실시하는 것이 효과적이다. 상기와 같이 O3플라즈마 챔버 내에서 양자점을 형성한 다음, 멀티 챔버 시스템인 증발 증착 챔버로 이동하여 전도성 유기물층과 도전층을 형성한다. In this case, the oxidation process is preferably an oxidation process using an O 3 plasma. This oxidation process is effective to perform 50 to 500 seconds by injecting O 2 gas at a pressure of 0.5 to 3.0pa in the atmosphere of RF power of 50 to 300W and AC bias of 100 to 200V. As described above, the quantum dots are formed in the O 3 plasma chamber, and then moved to an evaporation deposition chamber, which is a multi-chamber system, to form a conductive organic layer and a conductive layer.
상기 도전층, 전도성 유기물층은 진공 증발법을 통해 형성하는 것이 바람직하다. The conductive layer and the conductive organic material layer are preferably formed through a vacuum evaporation method.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다. 도 2는 본 발명에 따른 양자 점층의 고전압(300KV) TEM 사진이다. 1A and 1B are cross-sectional views of a nonvolatile memory device according to an embodiment of the present invention. 2 is a high voltage (300KV) TEM photograph of a quantum dot layer according to the present invention.
도 3a 내지 도 5b는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자와, 양자 점층의 고배율(300KV) TEM사진이다. 3A to 5B are high-magnification (300 KV) TEM photographs of a nonvolatile memory device and a quantum dot layer according to an embodiment of the present invention.
여기서, 도 3a는 5nm 두께의 단층의 양자 점층을 갖는 비휘발성 메모리 소자의 TEM사진이고, 도 3b는 도 3a의 양자 점층 영역의 고 해상도(High resolution) TEM사진이다. 도 4a는 10nm 두께의 단층의 양자 점층을 갖는 비휘발성 메모리 소자 의 TEM 사진이고, 도 4b는 도 4a의 양자점 영역의 고 해상도 TEM 사진이다. 도 5a는 10nm 두께의 다섯층의 양자 점층이 형성된 비휘발성 메모리 소자의 TEM 사진이고, 도 5b는 도 5a의 양자 점층 영역의 고 해상도 사진이다. 상기 사진에서 1은 상부 도전층(70), 2는 제 2 전도성 유기물층(60), 3은 양자 점층(50) 영역, 4는 제 1 유기물층(30) 및 5는 하부 도전층(20)을 나타낸다.3A is a TEM photograph of a nonvolatile memory device having a single quantum dot layer having a thickness of 5 nm, and FIG. 3B is a high resolution TEM photograph of the quantum dot layer region of FIG. 3A. 4A is a TEM image of a nonvolatile memory device having a single quantum dot layer having a thickness of 10 nm, and FIG. 4B is a high resolution TEM image of the quantum dot region of FIG. 4A. FIG. 5A is a TEM photograph of a nonvolatile memory device having five quantum dot layers having a thickness of 10 nm, and FIG. 5B is a high resolution photograph of the quantum dot layer region of FIG. 5A. In the photograph, 1 represents an upper
도 1a 내지 도 5b를 참조하면, 본 발명의 비휘발성 메모리 소자는 상부 및 하부 도전층(20, 70)과, 상부 및 하부 도전층(20, 70) 사이에 쌍안정 특성을 갖는 유기물층(30, 60)과, 상기 유기물층(30, 60) 사이에 균일하게 분포된 양자 점을 가지는 양자 점층(50)을 포함한다. 1A through 5B, the nonvolatile memory device of the present invention may have an
이때, 전도성 유기물층(30, 60)은 다층으로 형성되고, 전도성 유기물층(30, 60) 사이에 단층 또는 다층의 양자 점층(50)이 형성되어 있는 것이 바람직하다. 즉, 도 1a 및 도 1b에 도시된 바와 같이 기판(10) 상에 하부 도전층(20)이 위치하고, 하부 도전층(20) 상에 제 1 전도성 유기물층(30)이 위치하며, 제 1 전도성 유기물층(30) 상에 단층 또는 다층의 양자 점층(50)이 위치하며, 양자 점층(50)을 포함하는 제 1 전도성 유기물층(30) 상에 제 2 전도성 유기물층(60)이 위치하며, 제 2 전도성 유기물층(60) 상에 상부 도전층(70)이 위치한다. In this case, the conductive
상술한 물질층들은 반도체 소자의 제조 공정에서 사용하는 다양한 패터닝 공정을 이용하여 제작할 수 있다. 바람직하게는 본 실시예에서는 증발 증착 공정을 통해 도전층(70), 전도성 유기물층(30, 60) 및 양자 점층(60)을 형성하는 것이 효과적이다. The material layers described above may be manufactured using various patterning processes used in the manufacturing process of the semiconductor device. Preferably, in the present embodiment, it is effective to form the
상기의 기판(10)으로는 절연성 기판, 반도체성 기판 또는 도전성 기판을 사용할 수 있다, 즉, 플라스틱 기판, 유리 기판, Al2O3 기판, SiC 기판, ZnO 기판, Si 기판, GaAs 기판, GaP 기판, LiAl2O3 기판, BN 기판, AlN 기판, SOI 기판 및 GaN 기판 중 적어도 어느 하나의 기판을 사용할 수 있다. 반도체성 기판과 도전성 기판을 사용시는 하부 도전층(20) 사이에 절연체로 분리해야 한다. As the
상기의 상부 및 하부 도전층(20, 70)은 전기 전도성을 갖는 모든 물질을 사용할 수 있다. 도전층은 전기적 저항이 낮고 전도성 유기물질과 계면 특성이 뛰어난 Al, Cu, Ag, Pt, Au 등의 금속이 바람직하다. The upper and lower
제 1 및 제 2 유기물층(30, 60)으로는 AIDCN, α-NPD 및 Alq3 중 적어도 어느 하나를 사용하는 것이 바람직하다. It is preferable to use at least one of AIDCN, α-NPD, and Alq 3 as the first and second organic material layers 30 and 60.
AIDCN은 하기 화학식 1과 같다. AIDCN is represented by the following
α-NPD는 하기 화학식 2와 같다. α-NPD is represented by the following
Alq3는 하기 화학식 3과 같다. Alq 3 is represented by the following
상술한 유기물은 쌍안정 특성 즉, 동일 전압에서 두 가지의 전도성을 갖게 된다. 이에 관해서는 후술한다. The organic material described above has bistable properties, that is, two conductivity at the same voltage. This will be described later.
양자 점층(50)은 Al, Mg, Zn, Fe, Ni와 이들의 합금 중 적어도 어느 하나를 사용하여 증발 증착 챔버 내에서 상기 금속을 제 1 전도성 유기물(30) 위에 증차하고, O3 플라즈마 산화공정을 실시하여 형성한다. 본 실시예에서는 양자 점층(50)은 Al을 사용하여 형성하는 것이 바람직하다. 이때, 상기의 양자 점층(50)은 도 2에 도시된 바와 같이 결정성의 물질인 양자점과, 결정성의 물질을 감싸고 있는 비 결정성의 물질을 포함한다. 이때, 결정성 물질은 γ-Al2O3 이고, 비결정성 물질은 AlxOy인 것이 바람직하다. The
그리고, 양자 점층(50)은 도 1a에 도시된 바와 같이 단일층으로 형성될 수도 있고, 도 1b에 도시된 바와 같이 다층으로 형성될 수도 있다. 또한, 본 실시예에서는 균일한 크기의 분포를 갖는 다수의 양자 점을 갖는 양자 점층(50)이 제 1 및 제 2 전도성 유기물층(30, 60) 사이에 형성되고 이로인하여 단위 소자간의 문턱 전압과 Ion/Ioff율의 산포를 줄일 수 있다. 이때, 단일층을 구성하는 양자 점층(50)의 두께는 1 내지 20nm인 것이 바람직하다. 또한, 상술한 단일층의 양자 점층(50)을 1 내지 10개의 층으로 적층할 수도 있다. 더욱이 양자 점층(50)의 두께가 도 3a 내지 도 4b에 도시된 바와 같이 5 내지 10nm인 것이 더욱 바람직하고, 적층되는 양자 점층(50)의 층수는 2 내지 8개인 것이 바람직하다. 이때, 도 5a 및 도 5b에 도시된 바와 같이 적층되는 각층의 양자 점층(50)의 두께를 동일하게 형성되는 것이 바람직하다. 이때, 양자 점층(50)의 두께가 동일함은 목표로 하는 양자 점층 두께에서 약 -30 내지 +30%의 범위 내의 두께를 갖는 양자 점층이 형성됨을 지칭한다. 물론, 양자 점의 크기가 상술한 양자 점층(50)의 두께와 동일할 수도 있다. In addition, the
상술한 바와 같이 본 실시예의 양자 점층(50)은 제 1 및 제 2 전도성 유기물층(30, 60) 사이에 15nm이하의 균일한 두께로 형성하여 유기물층 사이에서 양자 점이 갖는 에너지 갭이 커지게 되고 이로 인해 소자의 데이터 보유력을 향상시킬 수 있다. 또한, 양자 점층을 다수 층으로 형성하여 데이터 쓰기(set)를 위한 문턱 전압을 낮출 수 있다. As described above, the
상술한 구성의 본 실시예의 메모리 소자의 동작을 간단히 살펴보면 다음과 같다. The operation of the memory device of the present embodiment having the above-described configuration will be briefly described as follows.
도 6 내지 도 8은 본 실시예에 따른 메모리 소자의 동작을 설명하기 위한 I-V 그래프이다. 6 to 8 are I-V graphs for explaining the operation of the memory device according to the present embodiment.
여기서, 도 6은 5nm 두께의 단층의 양자 점층이 형성된 비휘발성 메모리 소자의 전압 전류 특성을 나타낸 그래프이고, 도 7은 10nm 두께의 단층의 양자 점층이 형성된 비휘발성 메모리 소자의 전압 전류 특성을 나타낸 그래프이고, 도 8은 10 nm 두께의 다섯층의 양자 점층이 형성된 비휘발성 메모리 소자의 전류 특성을 나타낸 그래프이다. FIG. 6 is a graph illustrating voltage and current characteristics of a nonvolatile memory device having a 5 nm thick single layer quantum dot layer, and FIG. 7 is a graph illustrating voltage and current characteristics of a 10 nm thick single layer quantum dot layer. 8 is a graph showing current characteristics of a nonvolatile memory device having five quantum dot layers having a thickness of 10 nm.
도 6 내지 도 8을 참조하면, 앞서 설명한 바와 같이 상부 및 하부 도전층(20, 70) 사이에 도전성 유기물층/양자 점층/도전성 유기물층(30, 40, 50)이 형성된 구조를 갖는 본 실시예의 비휘발성 메모리 소자는 도전층(20, 70)에 전압을 인가할 경우, 도면에서와 같이 일정 전압 범위 내에서 2가지의 전류 상태를 갖게 된다. 6 to 8, as described above, the nonvolatile structure of the present embodiment has a structure in which conductive organic material layers / quantum viscous layers / conductive organic material layers 30, 40, and 50 are formed between upper and lower
예를 들어, 하부 도전층(20)을 접지에 연결하고, 상부 도전층(70)은 소정 전압원에 연결하여 전압원의 전압 레벨을 양의 방향으로 순차적으로 상승시키게 되면, 일정 레벨의 전압까지는 지수적으로 전류가 완만히 상승하는 고저항 상태(도 6의 a 참조), 문턱전압(도 6의 b 참조) 이상의 전압이 인가되면 전류가 급격하게 상승하여 저 저항 상태가 된다(도 6의 c 참조). 이후, 상부 도전층(70)의 전압 레벨을 문턱 전압 이하로 낮추더라도 전류의 흐름이 급격하게 감소하지 지수적으로 전류가 저 저항 상태인 세트(set)상태가 된다. For example, when the lower
이는 낮은 전압을 가했을 때 양자 점층(50)과, 전도성 유기물층(30, 60) 간 의 에너지 레벨차에 의해 양자 점 내에 터널링을 통한 캐리어가 차징되지 않을 경우에는 소정 전압 레벨에서 그 전류 흐름이 미세하게 된다. 하지만, 전도성 유기물층(30, 60)의 양단에 걸리는 전압이 문턱 전압 이상이면 전도성 유기물층의 터널링이 발생하여 양자 점 내에 캐리어가 축적되면서 전류 흐름이 급격하게 증가된다. 이후, 양자 점 내에 캐리어가 축적되어 있을 경우에는 방전된 경우에 비해 그 전류 흐름이 수십배에 이르게 된다(set 상태). 한편, 역 방향의 낮은 전압을 인가하게 되면(도 6의 d 참조) 양자 점에 차징된 캐리어가 방전되어 있는 상태로 변화한다(리셋(reset) 상태).This is because when the low voltage is applied and the carrier is not charged through the tunneling in the quantum dot due to the energy level difference between the
즉, 도 6의 그래프에 도시된 바와 같이 1V의 전압이 인가되었을 경우에는 약 10-8A의 전류가 흐르고, 5V의 문턱 전압 이상의 전압을 가할시 전자가 γ-Al2O3의 양자점에 축적된 경우에는 10-5A이상의 전류가 흐르는 쓰기(write)상태(set)가 된다. 전압이 다시 문턱전압(5V)이하로 내려가도 10-8A의 전류가 유지되어 저 저항 상태를 유지하고, 다시 1V를 인가하면 메모리된 저 저항 상태(Ion)인 '1' 데이터(data 1)를 독출(read)한다. 반면에 -0.5 내지 -1V를 인가하면 양자점에 축적된 캐리어가 방전되어 -10-7 내지 -10-8인 고 저항 상태가 된다. 그 후, 1V를 다시 인가하면 메모리된 저항 상태인 '0' 데이터(data 0)를 독출한다. 문턱전압을 기가 비트(Giga bit)급 비휘발성 메모리 소자로 적용하기 위해서 3V 이하의 문턱 전압과, Ion/Ioff는 10배 이상이 바람직하다. 양자점층(50)의 두께와 양자점층(50)이 적층되는 층수 에 따라 문턱 전압과 Ion/Ioff율이 변화한다. That is, when a voltage of 1 V is applied as shown in the graph of FIG. 6, a current of about 10 −8 A flows, and electrons accumulate in the quantum dots of γ-Al 2 O 3 when a voltage of 5 V or more is applied. In this case, a write state is set in which a current of 10 -5 A or more flows. Even when the voltage falls back below the threshold voltage (5V), a current of 10 -8 A is maintained to maintain a low resistance state, and when 1V is applied again, '1' data (1), which is a memory low resistance state (Ion), is memorized. Read On the other hand, when -0.5 to -1V is applied, the carriers accumulated in the quantum dots are discharged, resulting in a high resistance state of -10 -7 to -10 -8 . After that, when 1V is applied again, '0' data (data 0), which is a memorized resistance state, is read. In order to apply the threshold voltage to a giga bit class nonvolatile memory device, a threshold voltage of 3V or less and Ion / Ioff are preferably 10 times or more. The threshold voltage and the Ion / Ioff ratio change according to the thickness of the
즉, 도 6에 도시된 바와 같이 양자 점층(50)이 단일 층이고 그 두께가 5nm일 경우에는 약 5V 이상에서 쓰기 동작이 수행될 수 있고, 도 7에 도시된 바와 같이 양자 점층(50)이 단일 층이고 그 두께가 10nm일 경우에는 약 2.2V 이상에서 쓰기 동작이 수행될 수 있고, 도 8에 도시된 바와 같이 양자 점층(50)이 다섯층이고, 그 두께가 10nm일 경우에는 약 1.5V 이상에서 쓰기 동작이 수행될 수 있다. 바람직하게는 쓰기(set)를 위한 문턱 전압은 1V에서 5.5V이내의 범위인 것이 효과적이고, 1.1 내지 2.5V 이내 범위인 것이 더욱 바람직하다. 한편, 한번 쓰여진 데이터는 메모리 소자에 전원이 인가되지 않았을 경우에도 지워지지 않고 그 상태를 유지하게 된다. That is, as shown in FIG. 6, when the
도 6에 도시된 바와 같이 양자 점층(50)이 단일 층이고 그 두께가 5nm일 경우에는 0.1 내지 4.9V 사이의 전압에서 쌍안정 전도성 특성이 나타남으로 문턱 전압이 5V 이상에서 사용할 수 있다. 도 7 도시된 바와 같이 양자 점층(50)이 단일 층이고 그 두께가 10nm일 경우에는 0.1 내지 2.1V 사이에서의 전압에서 쌍안정 전도성 특성이 나타남으로 문턱 전압을 2V로서 메모리 동작을 시킬 수 있다. 도 8에 도시된 바와 같이 양자 점층(50)이 다섯층이고, 그 두께가 10nm일 경우에는 0.1 내지 1.4V 사이의 전압에서 쌍안정 전도성 특성이 나타남으로 문턱 전압을 1.4V로서 메모리 동작을 시킬 수 있다. 따라서, 비휘발성 메모리 소자로 동작하기 위해서는 Ion/Ioff율이 10배 이상이 되고, 문턱 전압이 낮을수록 바람직하다. 읽기를 위한 동작 전압은 0.1 내지 4.9V이내의 범위인 것이 효과적이고, 0.1 내지 1.4 이내 범 위인 것이 더욱 바람직하다. As shown in FIG. 6, when the
다음으로, 메모리 소자에 소거 전압을 인가하게 되면 양자 점 내에 캐리어를 방전시켜 메모리 내의 데이터를 로직 로우인 '0'으로 소거하게 된다. 여기서 소거를 위한 동작 전압은 -4 내지 -0.1V 사이의 전압인 것이 바람직하다. 이 또한, 양자 점층(50)의 두께와 양자 점층(50)이 적층되는 층수에 따라 다양하게 변화될 수 있다. 물론 낮은 음 전압 일수록 소자 소비 전력을 감소시킬 수 있다. Next, when an erase voltage is applied to the memory device, the carrier is discharged in the quantum dot to erase data in the memory to a logic low '0'. Here, the operating voltage for erasing is preferably a voltage between -4 and -0.1V. In addition, the thickness of the
여기서, 앞서 설명한 로직 값은 그 측정되는 전류의 방향에 따라 바뀔 수 있다. Here, the logic value described above may be changed according to the direction of the measured current.
이와 같은 동작을 수행할 수 있는 본 실시예의 비휘발성 메모리 소자는 양자 점층과 유기물층의 제조 조건과 방법에 따라 그 동작 특성이 변화되어 나타나고, 더욱이 양자 점층의 제조 방법과 구조에 따라 그 동작 전압이 크게 변화한다. In the nonvolatile memory device of the present embodiment capable of performing such an operation, its operating characteristics are changed according to the manufacturing conditions and methods of the quantum dot layer and the organic material layer, and its operating voltage is greatly increased according to the manufacturing method and structure of the quantum dot layer. Change.
하기에서는 상술한 쌍안적 전도성 특성을 갖는 비휘발성 메모리 소자의 제조를 위한 공정 조건과 제조 방법에 관해 설명한다. Hereinafter, process conditions and a manufacturing method for manufacturing the nonvolatile memory device having the binocular conductive characteristics described above will be described.
도 9 내지 도 14는 본 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다. 상기 도면에서 (a)는 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 A-A선상의 단면도이다.9 to 14 are diagrams for describing a method of manufacturing a nonvolatile memory device according to the present embodiment. In the figure, (a) is a plan view for explaining the manufacturing method of the nonvolatile memory device, (b) is a cross-sectional view taken along the line A-A of (a).
도 9를 참조하면, 기판(10) 상에 하부 도전층(20)을 형성한다. 즉, 증발 증착법(Evaporation)을 이용하여 직선 형태의 하부 도전층(20)을 형성한다. 이때, 기판(10)으로는 실리콘 기판 또는 유리 기판을 사용하는 것이 효과적이고, 실리콘 기판 사용시 그 상부에 절연막을 전체적으로 증착해야만 한다. 절연막으로는 산화막 또는 질화막 계열의 물질막을 사용하는 것이 바람직하다. Referring to FIG. 9, the lower
먼저 기판(10)을 금속 증착을 위한 챔버(미도시) 내에 로딩한 다음, 제 1 새도우 마스크(shadow mask; 미도시)를 이용하여 하부 도전층(20)이 형성될 영역을 노출시킨다. 이후, 챔버 내부의 압력을 10-5 내지 10-3 Pa로 하고, 증착률을 2 내지 7Å/s로 유지한 상태에서 섭씨 1000 내지 1500도의 온도에서 금속물질을 증발시켜 노출된 기판(10) 영역에 금속의 도전층(20)을 형성한다. 이때, 본 실시예에서는 도전층(20)으로는 Al을 사용하는 것이 바람직하고, 도전층(20)의 두께는 50 내지 100nm인 것이 효과적이다. 하부 도전층(20)은 세로 방향으로 뻗은 직선 형태로 제작되는 것이 바람직하다. 상기의 하부 도전층(20) 증착 공정 전후에 소정의 세정공정을 실시할 수도 있다. First, the
도 10을 참조하면, 하부 도전층(20)이 형성된 기판(10)상에 제 1 전도성 유기물층(30)을 형성한다. Referring to FIG. 10, the first conductive
상기의 제 1 전도성 유기물층(30)을 형성하기 위해 하부 도전층(20)이 형성된 기판(10)을 유기물 증착을 위한 챔버(미도시) 내에 로딩한다. 제 2 새도우 마스크(미도시)를 이용하여 제 1 유기물층(30)이 형성될 기판(10) 영역을 노출시킨다. 이때 노출되는 영역은 그 일부가 하부 도전층(20)을 감싸는 형상으로 형성하되, 도 10에 도시된 바와 같이 그 중심부에 하부 도전층(20)이 노출된 사각형 형상인 것이 바람직하다. 물론 이에 한정되지 않고, 원형, 타원형, 삼각형, 다각형 등을 포함하는 도형 형상일 수도 있다. 이후, 챔버 내부의 압력을 10-5 내지 10-3 Pa로 하고, 증 착률을 0.2 내지 0.8Å/s로 유지한 상태에서 섭씨 150 내지 200도의 온도에서 유기물질을 증발시켜 노출된 기판(10)과 하부 도전층(20) 상에 제 1 전도성 유기물층(30)을 형성한다. 본 실시예에서는 유기물층으로 AlDCN을 사용하는 것이 바람직하고, 제 1 전도성 유기물층(30)의 두께는 10 내지 100nm인 것이 효과적이다. In order to form the first conductive
도 15는 본 발명에 따른 양자 점층의 제조 방법을 설명하기 위한 개념 단면도이다.15 is a conceptual cross-sectional view for explaining a method for manufacturing a quantum dot layer according to the present invention.
도 11, 도 12 및 도 15를 참조하면, 제 1 전도성 유기물층(30) 상에 양자 점층(50)을 형성하되, 양자 점층(50)의 일부가 하부 도전층(20)의 일부와 중첩되도록 형성한다. 이때, 양자 점층(50)이 1 내지 20nm이하의 균일한 두께 분포를 갖도록 하기 위해 제 1 전도성 유기물층(30) 상에 금속층(40)을 증착한 다음, 산소 플라즈마를 이용한 산화공정을 실시하여 양자 점층(50)을 형성한다. 11, 12, and 15, a
이를 위해 제 1 전도성 유기물층(30)이 형성된 기판(10)을 금속 증착을 위한 챔버(미도시) 내에 로딩한다. 제 3 새도우 마스크(미도시)를 이용하여 양자 점층(40)이 형성될 제 1 전도성 유기물층(30)을 노출시킨다. 앞서 언급한 바와 같이 제 1 전도성 유기물층(30)의 일부를 노출하되, 제 1 전도성 유기물층(30) 하부의 하부 도전층(10)의 적어도 일부와 양자 점층(50)이 중첩될 수 있도록 한다. 이때, 제 3 새도우 마스크에 의해 노출되는 영역의 형상은 제 1 전도성 유기물층(30)과 동일한 형상으로 형성하는 것이 바람직하다. 이후, 챔버 내부의 압력을 10-5 내지 10-3 Pa로 하고, 증착률을 1 내지 7.0Å/s로 유지한 상태에서 섭씨 800 내지 1500도의 온 도에서 금속물질을 증발시켜 노출된 제 1 전도성 유기물층(30) 상에 1 내지 30nm 두께의 금속층(40)을 형성한다. To this end, the
이때, 상기 금속층(40)은 증착률이 높기 때문에 양자 점의 형태로 형성되지 않고, 도 15의 (a)에 도시된 바와 같이 결정립계(grain boundary)를 가지는 금속 박막으로 형성된다.At this time, the
다음으로, 상기 금속층(40)이 형성된 기판(10)을 산화를 위한 챔버내로 로딩한다. 챔버에 50 내지 300W의 RF파워를 인가하고, 100 내지 200V의 AC 바이어스를 인가하고, 0.5 내지 3.0Pa 압력으로 O2가스를 주입하여 산화 공정을 실시한다. 이때, 공정 시간은 약 50 내지 500초 동안 실시하는 것이 바람직하다. Next, the
이를 통해 도 15의 (b)에 도시된 바와 같이 결정립계를 가진 금속층(40)의 바운더리를 따라 O3 플라즈마가 침투하여 바운더리를 따라 산화되면서 도 15의 (c)에 도시된 바와 같이 동일한 크기의 양자 점이 형성된다. 이때 양자 점층(50)은 금속층(40)의 두께에 따라 그 두께가 1 내지 20nm의 범위 내에서 형성될 수 있다. 물론, 금속층(40)의 두께를 두껍게 형성할 수도 있지만, 금속층(40)이 매우 두껍게 될 경우(50nm이상)에는 금속층(40)의 결정립계 내부로 O3 플라즈마가 충분히 침투하지 못하여 양자 점층(50)이 효과적으로 형성되지 않을 수 있다. 도 15의 (d)에 도시된 바와 같이 산화공정 완료 후의 양자 점층(50)은 γ-Al2O3의 결정성 물질의 양자점과, Al0xOy의 비결정성 물질로 이루어진다. As a result, the O 3 plasma penetrates along the boundary of the
여기서, 상술한 금속층(40)의 증착과 산화 공정을 다수번 반복하여 다층의 양자 점층(50)을 형성할 수 있다. 이때, 금속층(40)의 증착 두께에 따라 다층의 양자 점층(50)이 모두 동일한 두께로 형성될 수도 있고, 서로 다른 두께로 형성될 수도 있다. 바람직하게는 각기 서로 동일한 두께의 1 내지 10층의 양자 점층(50)을 형성하는 것이 효과적이다. Here, the deposition and oxidation processes of the
또한, 본 실시예에서는 제 1 전도성 유기물층(30) 형성을 위한 마스크와 동일한 마스크를 사용하여 양자 점층(50)을 형성할 수 있지만, 양자 점층(50)을 유기물층 내에 형성하여 양자 점층(50)과 도전층(20, 70)이 단락되는 현상을 방지하는 것이 효과적이다. In this embodiment, the
도 13을 참조하면, 양자 점층(50)이 형성된 제 1 전도성 유기물층(30) 상에 제 2 전도성 유기물층(60)을 형성한다. Referring to FIG. 13, a second conductive
상기의 제 2 전도성 유기물층(60)을 형성하기 위해 양자 점층(50)이 형성된 기판(10)을 유기물 증착을 위한 챔버 내에 로딩한다. 제 1 전도성 유기물층(30) 증착을 위한 제 2 새도우 마스크를 이용하여 양자 점층(50)이 형성된 제 1 전도성 유기물층(30)을 노출시킨다. 이후, 챔버 내부의 압력을 10-5 내지 10-3 Pa로 하고, 증착률을 0.2 내지 0.8Å/s로 유지한 상태에서 섭씨 150 내지 200도의 온도에서 유기물질을 증발시켜 노출된 양자 점층(50) 상에 제 2 전도성 유기물층(60)을 형성한다. 본 실시예에서는 유기물층으로 AlDCN을 사용하는 것이 바람직하고, 제 2 전도성 유기물층(60)의 두께는 10 내지 100nm인 것이 효과적이다. 이와 같이 제 1 전도 성 유기물(30)의 일부에 양자 점층(50)이 형성되고, 그 상부에 제 2 전도성 유기물층(60)을 증착함으로 인해 제 2 전도성 유기물층(60)이 양자 점층(50)을 감싸는 형상으로 형성된다. 이와 같이 제 2 전도성 유기물층(60)은 양자 점층(50)을 감싸는 형상으로 형성하되, 제 1 전도성 유기물(30)과 동일 두께로 형성할 수도 있고, 이보다 더 작은 두께로 형성할 수도 있다. In order to form the second conductive
도 14를 참조하면, 제 2 전도성 유기물층(60)을 포함하는 기판(10)상에 상부 도전층(70)을 형성한다. 이때, 상부 도전층(70)은 하부 도전층(30)과는 서로 직교하는 방향으로 연장된 직선 형상으로 형성하는 것이 바람직하다. Referring to FIG. 14, the upper
이를 위해 먼저 제 2 전도성 유기물층(60)까지 형성된 기판(10)을 금속 증착을 위한 챔버 내에 로딩한 다음, 제 4 새도우 마스크를 이용하여 상부 도전층(70)이 형성될 영역을 노출시킨다. 즉, 제 2 전도성 유기물층(50)의 상부 일부 영역과 기판(10)의 일부 영역을 노출한다. 이때, 제 2 전도성 유기물층(60) 하부의 양자 점층(50)의 일부와 상부 도전층(70)이 중첩되도록 형성하는 것이 바람직하다. 가장 바람직하게는 하부 도전층(30)과 상부 도전층(70)이 중첩되는 영역 사이에 양자 점층(50)이 배치되도록 노출영역을 조절하는 것이 효과적이다. 이후, 챔버 내부의 압력을 10-5 내지 10-3 Pa로 하고, 증착률을 2 내지 7Å/s로 유지한 상태에서 섭씨 1000 내지 1500도의 온도에서 금속물질을 증발시켜 노출된 제 2 전도성 유기물층(60)과, 기판(10) 영역에 금속의 도전층을 형성한다. 이때, 본 실시예에서는 상부 도전층(70)으로는 Al을 사용하는 것이 바람직하고, 도전층의 두께는 60 내지 100nm 인 것이 효과적이다. 상부 도전층(70)은 가로 방향으로 뻗은 직선 형태로 제작되는 것이 바람직하다. To this end, first, the
이후, 상술한 상부 도전층(70)과, 하부 도전층(30) 각각을 외부 전극과 연결하기 위한 별도의 금속 배선 공정을 실시할 수도 있다. Thereafter, a separate metal wiring process may be performed to connect the upper
또한, 상술한 하부 및 상부 도전층(30, 70), 제 1 및 제 2 전도성 유기물층(20, 60)과 양자 점층(50)은 진공분위기에서 인시츄(In-situ)로 진행되는 것이 바람직하다. 즉, 상술한 설명에서 도전층과, 전도성 유기물층 및 양자 점층을 형성하기 위한 챔버는 단일 증착 시스템 내에서 증착될 수 있다. In addition, the lower and upper
예를 들어 도전층 증착을 위한 챔버와, 전도성 유기물층 증착을 위한 챔버와, 산화를 위한 플라즈마 발생 챔버와, 냉각 챔버와, 로드락 챔버와, 쉐도우 마스크 챔버가 하나의 트렌스퍼 모듈에 접속되어 있는 단일의 시스템 내에서 증착이 이루어질 수 있다. 기판을 도전층 증착을 위한 챔버에서 유기물층 증착을 위한 챔버로 이송할 경우, 기판이 대기중에 노출되지 않고, 진공 상태인 트렌스퍼 모듈 내에서 이동할 수 있게 된다. 물론 이에 한정되지 않고, 상기 챔버들이 각기 다른 시스템에 접속될 수도 있다. For example, a chamber for conducting conductive layer deposition, a chamber for conducting conductive organic layer deposition, a plasma generating chamber for oxidation, a cooling chamber, a load lock chamber, and a shadow mask chamber are connected to a single transfer module. Deposition can be made within the system. When the substrate is transferred from the chamber for conductive layer deposition to the chamber for organic layer deposition, the substrate is not exposed to the air, but can be moved in the vacuum transfer module. Of course, the present invention is not limited thereto, and the chambers may be connected to different systems.
상술한 설명에서는 식각공정을 실시하지 않고, 새도우 마스크와 진공 증착(vaccum evaporation)을 통해 본 실시예에 따른 비휘발성 메모리 소자를 제조하였지만, 이에 한정되지 않고, 다양한 메모리 소자의 제조 방법을 통해 제조할 수 있다. 상기의 도전층, 유기물층 및 양자 점층은 열 증착(thermal evaporation)공정 이외에 E-빔 증착 공정, 스퍼터링 공정, CVD공정, MOCVD공정, MBE 공정, PVD 공정, ALD공정 등을 통해 형성할 수 있다. 도전층과, 유기물층은 전체 구조상에 형성한 다음, 패터닝 공정을 통해 그 형상을 제작할 수도 있다. 즉, 기판의 상부에 도전성 물질을 형성한 다음, 마스크를 이용한 식각공정을 통해 도전층을 제외한 영역의 도전성 물질을 제거하여 도전층을 형성할 수도 있다. 또한, 습식 및 건식 산화 방식을 이용하여 산화 공정을 실시할 수도 있다. In the above description, the non-volatile memory device according to the present embodiment is manufactured by using a shadow mask and vacuum evaporation without performing an etching process, but the present invention is not limited thereto and may be manufactured through various memory device manufacturing methods. Can be. The conductive layer, the organic material layer, and the quantum dot layer may be formed through an E-beam deposition process, a sputtering process, a CVD process, a MOCVD process, an MBE process, a PVD process, an ALD process, and the like in addition to a thermal evaporation process. The conductive layer and the organic material layer may be formed on the entire structure, and then the shape may be manufactured through a patterning process. That is, the conductive layer may be formed by forming a conductive material on the substrate, and then removing the conductive material except for the conductive layer through an etching process using a mask. The oxidation process may also be carried out using wet and dry oxidation methods.
도 16a 내지 도 16c는 다층의 양자 점층을 포함하는 본 실시예에 따른 비휘발성 메모리 소자를 오제 전자 분광기 이용하여 분석한 결과 그래프이다. 16A to 16C are graphs of results obtained by analyzing a nonvolatile memory device including a multilayer quantum dot layer using Auger electron spectroscopy.
도 16a 내지 도 16c는 앞서 설명한 금속층의 증착과 산화공정을 다섯번 반복하여 약 10nm두께의 양자 점층이 다섯층으로 형성된 본 발명의 비휘발성 메모리 소자를 오제 전자 분광기를 이용하여 분석한 결과로서, 도 16a는 상부층에서 양자 점층까지의 오제 전자의 분포 결과를 나타낸 그래프이다. 이때, a는 산소(O)의 분포를 나타내고, b는 알루미늄(Al)의 분포를 나타내고, c는 카본(C)의 분포를 나타낸다. 16A to 16C illustrate the results of analyzing the nonvolatile memory device of the present invention using five Auger electron spectroscopy, in which a quantum dot layer having five layers of about 10 nm thickness is formed by repeating the deposition and oxidation processes of the metal layer described above five times. Is a graph showing the distribution of Auger electrons from the top layer to the quantum dot layer. In this case, a represents a distribution of oxygen (O), b represents a distribution of aluminum (Al), and c represents a distribution of carbon (C).
도 16b 및 도 16c는 양자 점층 영역의 오제 전자 분포 결과를 확대한 그래프로 각기 산소와 알루미늄의 분포를 나타낸 것이다. 여기서, 산소와 알루미늄이 각기 약 5번의 피크 분포 변화 구간이 발생함을 볼 수 있고, 이를 통해 γ-Al2O3의 결정들이 AlxOy 비결정물질에 의해 불리되어 순차적으로 다섯층으로 존재함을 알 수 있다. 즉, 본 발명에 따른 금속층의 증착과 산화 공정을 반복하여, 양자 점층을 목표로 하는 층수만큼 순차적으로 적층시킬 수 있다. 16B and 16C are graphs showing magnification of Auger electron distribution results in the quantum dot layer, respectively, showing distributions of oxygen and aluminum, respectively. Here, it can be seen that oxygen and aluminum each have about five peak distribution change intervals, through which γ-Al 2 O 3 crystals are disadvantageous by Al x O y amorphous material and exist in five layers sequentially. It can be seen. That is, the deposition and oxidation processes of the metal layer according to the present invention may be repeated to sequentially stack the quantum dot layer by the number of target layers.
상술한 바와 같이 본 발명은 전도성 유기물층과 그 사이에 형성된 양자 점층을 갖는 소자를 통해 소비 전력이 낮고, 처리속도가 빠르며, 고 집적이 가능한 메모리 소자를 제공할 수 있다. As described above, the present invention can provide a memory device having low power consumption, high processing speed, and high integration through a device having a conductive organic layer and a quantum dot layer formed therebetween.
또한, 유기물의 쌍안정 전도성 특성을 이용하여 읽기, 쓰기 및 소거 동작을 반복적으로 수행할 수 있고, 전원이 인가되지 않더라고 셀에 저장된 데이터를 유지할 수 있다. In addition, the bistable conductive properties of the organic material may be used to repeatedly perform read, write, and erase operations, and maintain data stored in the cell even when power is not applied.
또한, 금속층을 증착하고, 이를 산화시켜 20nm이하의 양자 점층을 형성하고, 특히 양자점의 모양을 균일하게 제작할 수 있어 비휘발성 메모리 동작시 균일한 문턱전압과 Ion/Ioff을 기대할 수 있다. In addition, by depositing a metal layer and oxidizing it to form a quantum dot layer of 20 nm or less, and in particular, the shape of the quantum dot can be made uniform, it is possible to expect a uniform threshold voltage and Ion / Ioff during non-volatile memory operation.
또한, 양자 점의 사이즈를 작게하여 양자 점층의 에너지 벤드 갭을 크게 할 수 있고, 이를 통해 소자의 데이터 저장 능력(retention)을 향상시킬 수 있다. In addition, the energy bend gap of the quantum dot layer may be increased by reducing the size of the quantum dot, thereby improving the data storage capacity of the device.
또한, 양자 점층을 다층으로 형성할 수 있어 소자의 문턱 전압을 낮추고 Ion/Ioff율을 증가시킬 수 있고, 소자 소비 전력 감소를 기대할 수 있다. In addition, since the quantum dot layer can be formed in multiple layers, the threshold voltage of the device can be lowered, the Ion / Ioff ratio can be increased, and device power consumption can be reduced.
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