KR100849241B1 - 극도로 거친 기판 상의 반도체 구조 - Google Patents

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세뽀라흐 비숑
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에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
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Abstract

반도체재료와 관련되는 본 발명은,
0.5nm rms 이상의 거칠기를 갖는 표면을 갖거나 분자결합을 방해하는 화학적 조성을 갖는 기판(10)과;
반도체재료의 층(14) 및;
기판 또는 베이스층과 반도체재료의 층 사이에 위치한 본딩층을 규정하는 층(12)을 갖추어 구성된다.

Description

극도로 거친 기판 상의 반도체 구조{SEMICONDUCTOR STRUCTURE ON AN EXTREMELY ROUGH SUBSTRATE}
본 발명은 전자부품을 제조하기 위한 기판 또는 구조 및, 상기 기판 또는 구조의 제조방법에 관한 것이다.
또한 본 발명은, 거친 층 또는 거친 기판 상에 층 또는 기판을 어셈블링하기 위한 기술에 관한 것이다.
특히, SOI(silicon on insulator)형 구조의 반도체기판에 적용할 수 있다.
도 1에 도시된 바와 같이, 그 구조는 적절한 구성요소가 위치한 실리콘의 층(4)과, 그 아래에 형성된 매립산화층(2)을 갖는다. 이러한 산화층은 표유전류(stray current) 및 이온화된 입자로부터 추출된 전하와 절연을 이룬다. 또한, 동일한 실리콘층에 형성된 인접하는 구성요소 사이에서 양호한 절연을 제공하고, 특히 이는 실질적으로 상기 인접하는 구성요소들 사이에서 표유캐패시턴스를 감소시킨다. 실리콘층은 기계적 지지로서 기능하는 실리콘 기판(6) 상에 위치하게 된다.
전형적으로, 표면의 실리콘층(4)은 10nm∼1000nm 두께인 한편, 산화층(2)은, 예컨대 400nm와 같이 수 백 nm 두께의 차수이다.
이러한 형태의 구조는 "SIMAX"형태 처리 또는 분자결합에 의존하는 "웨이퍼 본딩"에 의해 얻어질 수 있다.
도 1에 도시된 바와 같은 어셈블리를 제조한 후, 전자적 구성요소가 표면의 실리콘층(4)에서 제조될 수 있게 된다. 따라서, 활성층을 구성하고; 산화층(2)이 절연층이며; 기판(6)이 기계적 지지로서 기능하여, 처리되어질 어셈블리를 허용한다.
층(4)에서 제조된 구성요소의 적절한 동작은, 구성요소의 수행능력을 실질적으로 제한할 수 있는, 그 중 하나가 가열되는, 다양한 파라메터와 연계된다.
따라서, 반도체의 층에서 실질적으로 제조된 구성요소의 수행능력이 가열에 의해 제한되지 않거나, 알려진 구조 보다 가열에 의해 덜 제한되는 SOI형 구조와, 이러한 구조의 제조방법을 찾는데 문제가 있다.
본 발명의 다른 측면에 있어서, 어셈블링 재료를 위한 알려진 기술은, 0.5nm rms(root mean square)의 차수의 소정의 제한 값 이상의 거칠기를 갖거나, 연마하기 어렵거나, 분자결합에 의한 본딩에 도움이 되지 않는 화학적 성질을 갖는 기판 또는 층의 본딩을 허용하지 않는다.
따라서, 상기 제한 값 이상의 거칠기를 각각 갖는 재료를 결합하거나, 그 중 적어도 하나가 연마하기 어렵거나 분자 결합에 의한 본딩에 도움이 되지 않는 화학적 성질을 갖거나, 그 자체가 직접 본딩이나 분자결합을 방해하지 않는 재료의 층 또는 기판을 갖는 이러한 재료를 본딩하거나 하는 것이 때때로 필요하다.
본 발명의 1실시예에 따른 반도체구조는,
0.5nm rms 이상의 거칠기를 갖는 표면을 갖거나 분자결합을 방해하는 화학적 조성을 갖는 기판 또는 베이스층과;
반도체재료의 층 및;
기판 또는 베이스층과 반도체재료의 층 사이에 위치한 본딩층을 규정하는 층을 갖추어 구성된다.
상기 반도체재료의 층과 본딩층은, 기판 또는 베이스층이 (약 0.5nm rms인)분자결합에 대한 허용 한계 제한 거칠기를 넘어 형성되거나, 상기 기판 또는 베이스층이 연마하기에 어렵게 되는 것을 넘어 형성되거나 분자결합에 의한 본딩을 방해하는 화학적 조성을 갖음에도 불구하고, 분자결합에 의해 결합될 수 있다.
따라서, 예컨대 화학적으로 불활성이면서 연마하기에 매우 어렵고, 기계적 화학적 처리 후에도 그 거칠기가 분자결합에 의한 본딩을 위한 허용 한계 보다 매우 더 높은 거칠기를 갖는, 다이아몬드나 질화알루미늄(AlN)과 같은 재료로 형성된다.
더욱이, 상기 재료는 1W/cm/K(watts per centimeter per kelvin) 이상 또는 10W/cm/K의 높은 열전도성을 갖는다.
따라서, 열방출이 히트싱크로서 기능하는 기판에 의해 이루어질 수 있기 때문에, 구성요소, 특히 전력 구성요소, 고전력 구성요소 또는 무선주파수(RF)형 구성요소가 반도체재료의 층에 제조될 수 있다.
바람직하기는, 반도체재료와 면하는 본딩층의 표면은 기판 또는 베이스층의 표면 상의 최대 피크 또는 범프로부터 거의 10nm의 거리에 위치하고, 이는 표면을 향하는 실리콘의 상부층의 열전달특성의 이용을 최적화한다.
또한, 중간층은 기판과 본딩층 사이에 제공된다. 이러한 중간층은 본딩층의 열전도성계수로부터 기판 또는 베이스층의 열전도성계수까지의 범위, 또는 기판 또는 베이스층의 열전도성계수 보다 더 높은 열전도성계수를 갖는다.
상기 중간층은, 예컨대 질화실리콘으로 형성된다.
상기한 본 발명에 따른 구조는, 본딩층에 대해 반도체재료의 층의 분자결합을 방해하지 않게 된다.
또한 본 발명은, 기판 상 또는 기판 상의 베이스층 상에 반도체구조를 제조하는 방법을 제공하고, 상기 기판 또는 상기 베이스층은 연마하기 어렵거나 0.5nm rms 이상의 거칠기를 갖으며, 분자결합을 방해하는 화학적 조성을 갖고, 상기 방법이,
기판 또는 베이스층 상에 기판 또는 베이스층의 거칠기를 따르는 중간층(16,26)을 형성하는 단계와;
본딩층의 열전도성 계수로부터 기판 또는 베이스층의 열전도성 계수까지의 범위 또는 기판 또는 베이스층의 열전도성 계수 보다 더 높은 열전도성 계수를 갖는, 본딩층 보다 연마에 대해 더 저항적인 재료로 형성되는, 중간층(16,26) 상에 본딩층을 규정하는 층(12,22)을 형성하는 단계와;
평탄층을 얻기 위해 상기 본딩층을 연마하는 단계로서, 본딩층의 연마에 대해 상기 중간층이 정지층으로서 기능하는 단계 및;
반도체재료로부터 형성된 층 또는 기판을 분자결합에 의해 본딩층에 본딩하는 단계를 갖추어 이루어진다.
본 발명의 구조는, 예컨대 반도체재료가 실리콘이고, 본딩층이 이산화실리콘의 층인 SOI구조이다.
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도 1은 알려진 SOI구조를 나타낸 도면,
도 2 내지 도 4는 본 발명에 따른 다양한 구조를 나타낸 도면,
도 5a 내지 도 5d는 본 발명의 구조를 제조하는 방법의 다양한 단계를 나타 낸 도면,
도 6 및 도 7은 본 발명에 따른 다른 구조를 나타낸 것이다.
도 2는 본 발명에 따른 구조의 제1실시예를 나타낸 것이다.
도면에 있어서, 참조부호 10은 기판(바람직하기는 전기적 절연재료로 형성됨)을 나타내고, 참조부호 14는 예컨대 실리콘 또는 게르마늄(Ge) 또는 갈륨 아세나이드(GaAs) 또는 실리콘-게르마늄(SiGe) 또는 Ⅲ-Ⅴ족 반도체화합물 또는 Ⅱ-Ⅵ족 반도체 화합물인 반도체로부터 선택된 재료로 형성된 층 또는 기판을 나타내고, 참조부호 12는 기판(10)과 층 또는 기판(14) 사이에 위치한 본딩층을 나타낸다.
기판(10)은 거친 표면(15)을 가진 기판이고, 또는 0.4nm rms 또는 0.5nm rms 이상의 거칠기를 갖는다. 이는 또한 분자결합을 허용하지 않는 화학적 성질을 갖거나 분자결합을 방해하는 화학적 조성을 갖는 표면일 수 있다. 예컨대, 상기 기판은 100㎛ 내지 2mm 두께 범위로 될 수 있다.
원리적으로, 이러한 거칠기를 갖는 기판 또는 표면 상에서 분자결합에 의한 본딩은 수행되어질 수 없거나, 수행되기 매우 어렵다(특히, Q.Y. Tong 및 U. Gosele에 의한, Semiconductor Molecular bonding: Science and Technology, Wiley-Interscience, p86, 1999 참조).
또한, 기판(10)은 연마하기 어려운 재료로 형성될 수 있고, 예컨대 0.4nm rms 또는 0.5nm rms 이하의 거칠기는 매우 긴 기간 동안 연마 한 후 얻어질 수 있고: 특히 이때 이러한 재료는 0.4nm rms 또는 0.5nm rms 이하의 거칠기를 갖고서는 결코 이용될 수 없다.
예컨대 분자결합에 의해 어셈블링된 반도체재료로 형성된 이러한 기판 및 층 또는 기판을 구비하는 어셈블리의 기계적 강도는, 예컨대 실리콘을 통한 적외선 전송에 의해, 또는 투명재료의 경우의 투명도, 또는 금속층의 앞에서의 음향 현미경검사에 의한 본딩 웨이브에 의해 측정되어질 수 있다. 이는 또한 블레이드(blade) 기술을 이용하는 본딩 에너지를 측정함으로써 결정되어질 수 있고(예컨대, W. P. Maszara 등에 의해 개시된, J Appl Phys Vol 64, p4943, 1988): 대기온도에서 그리고 친수성인 경우, 상기 에너지는, 본딩이 유효하다면, 60mJ/㎡ 보다 더 크고, 예컨대 70mJ/㎡ 또는 100mJ/㎡ 보다 더 크다.
따라서, 분자결합에 의한 본딩이 성취되거나 성취되지 않은 것은 기계적 강도를 측정함으로써 결정될 수 있다.
다이아몬드나 질화알루미늄(AlN)은 기판(1)에 대해 이용될 수 있는 재료의 예로서, 그 거칠기는 0.5nm rms의 값을 상당히 상회하고; 다이아몬드의 거칠기는 30nm rms에서 100nm rms 범위에 있으며; 질화알루미늄의 거칠기는 1nm rms의 차수이거나, 0.5nm rms 내지 10nm rms 범위이다.
상기 재료는, 특히 "caro"(황산과 과산화수소를 기초로 하는 혼합물)와 Sc1(수산화암모늄, 과산화수소 및 물)과 같은 생성물을 이용할 때, 화학적으로 불활성이다.
바람직하기는, 기판(10)은, 예컨대 다이아몬드나 질화알루미늄(AlN) (3.2W/cm/K)의 경우와 같이, 1W/cm/K 이상인 높은 열전도성을 갖는 재료로 형성된 다.
또한, 기판 상의 그 자체인 층 또는 베이스층은 기판(10) 대신 이용되어질 수 있다. 이 때, 이는 예컨대 50nm 내지 300nm 범위에서 수십 nm의 두께를 가질 수 있다. 상기 층의 재료는 기판 만이 있는 경우에는, 연마하기 어렵고, 또는 0.4nm rms 또는 0.5nm rms 이상의 두께를 갖으며, 분자결합을 방해하는 화학적 조성이나 분자결합을 허용하지 않는 화학적 성질을 갖거나, 화학 특성이 분자결합을 방해하는, 상기한 것과 동일한 특성을 갖는다.
예로서, 다이아몬드 또는 질화알루미늄은 기판의 형태나 기판 상의 층의 형태로 될 수 있고, 이러한 기판은 예컨대 실리콘으로 형성된다. 다이아몬드나 질화알루미늄은 CVD형 기술로 퇴적될 수 있다.
이후 "기판"이라는 표현은 이러한 양자택일을 나타낸다.
층(12)은 본딩층을 규정하고, 기계적 화학적 처리, 또는 연마 후, 5nm rms 이하인 두께를 갖는다. 이는 기판(10)의 재료가 반도체재료로 형성된 층 또는 기판(14)과 본딩될 수 있게 한다. 기판 층(14)은 분자결합에 의해 본딩층(12)에 바람직하게 연결된다.
1실시예에 있어서, 층(12)은 이산화실리콘으로 형성된다. 이는 또한 MRS Bulletin, March 2002, vol 27, n°3 "Alternative Gate Dielectrics for Microelectronics"에서 설명된 바와 같은 "높은 K 상수" 형태의 재료로 형성될 수 있고, 이러한 재료의 예로는 산화하프늄(HfO2), 산화지르코늄(ZrO2), 알루미나 (Al2O3) 및, 산화이트륨(Y2O3)이다.
다른 실시예가 도 3에 도시되는 바, 도 2와 동일한 구성요소에는 동일한 참조부호를 붙인다. 도 3에 도시된 구조는 본딩층과 기판(10) 사이의 중간에 층(16)을 더 포함한다. 이러한 중간층의 열전도성 계수는 본딩층의 열전도성으로부터 기판의 열전도성까지의 범위 또는 기판의 열전도성 보다 더 높다.
예로서, 0.01W/cm/K의 열전도성 계수를 갖는 이산화실리콘(SiO2)으로 형성된 본딩층에 대해, 그리고 20W/cm/K의 열전도성을 갖는 다이아몬드 기판에 대해, 이러한 재료가 0.3W/cm/K의 열전도성 계수를 갖음에 따라, 질화실리콘(Si3N4)의 중간층은 충분하다.
층(12)이 높은 K 계수형 재료로 형성됨에 따라, 질화실리콘(Si3N4)은 또한 중간층으로서 이용될 수 있다.
바람직하기는, 층(16)의 재료는, 물리화학적 처리 또는 기계 화학적 연마와 같은 연마를 고려함에 따라, 층(12)의 재료 보다 훨씬 더 저항적 또는 선택적이다. 그러나, 층(16)의 재료에 대해, 친수성(hydrophilic) 또는 소수성(hydrophobic) 분자결합인, 층(12)의 재료와 유사한 분자결합에 의한 본딩을 고려함에 따른 특성을 갖는 재료를 선택하는 것이 바람직하다.
도 4a는 도 3과 유사한 구조를 나타내고 있지만, 기판(30)의 상부면에서의 거칠기가 확대되어 있는 것이다.
본딩층(22)은 기판(30) 표면의 상부 피크(32,36)를 스치듯 연마된다. 이러 한 피크는 실리콘층(24)과 기판(30) 사이에서 열전달을 촉진하게 되는 열전도 채널을 야기시킨다.
도 4b에 도시된 변형에 있어서, 본딩층(22)의 표면(25)은 피크 또는 범프, 이어서 기판에 의한 열전달을 최적화하기 위해 기판의 최대 피크 또는 범프로부터 최대 10nm에 위치하게 된다.
이러한 두께나 거리는, 예컨대 본딩층이 준비되는 동안에도, 타원편광법(ellipsometry)에 의해 언제라도 측정될 수 있다.
따라서, 기판의 거칠기는, 전자 부품을 포함하는 기판의 상부층과 기판의 베이스 사이에서 열전달을 촉진하기 위해 공헌하게 된다.
다이아몬드의 경우, 실리콘의 상부층과 다이아몬드 기판 사이의 열전달은 약 60가지의 요소에 의해 개선된다.
그 결과는 층(24)에 형성된 부품의 기능이 개선된다는 것이다. 따라서, 이러한 부품은 IGBT(insulated gate bopolar transistors) 및/또는 MOSFET 및/또는 (고속 동작을 위한)RF 구성부품과 같은 큰 양의 열 에너지를 방출하는 전력 부품일 수 있다.
전형적으로, 연마 후, 본딩층(12,22)의 두께는 5nm 내지 50nm 범위에 있고, 예컨대 중간층(16,26)의 두께는 5nm 내지 20nm의 범위이다.
이하, 도 5a 내지 도 5d를 참조해서 본 발명의 구성요소를 제조하는 방법에 대해 설명한다.
도 5a는 기판(10)을 나타내고 있고, 거칠기가 상당히 확대되어 있다. 이러 한 기판은 연마를 받지 않거나, 연마를 할 수 없고, 예컨대 5nm(또는 20 또는 30nm rms)에서 100nm rms 범위의 표면 거칠기 또는 미세 거칠기인, 분자결합에 의한 본딩에 대한 허용 한계 보다 더 큰 표면 거칠기 또는 미세 거칠기를 갖는다.
Si3N4로 형성된 경우에, 중간층(26)은 기판 상에 형성된다.
이러한 층은 기판의 상부 표면의 거칠기를 따르게 된다. 이는, 예컨대 PECVD 또는 저압CVD(LPCVD)에 의해 퇴적된다.
예컨대, 이산화실리콘(SiO2)인 본딩층이 계속해서 형성된다. 바람직하기는, 이러한 층의 초기 두께는, 연마 후 평탄한 층을 얻기 위하여, 기판(30)의 표면 두께의 2.8 내지 3배를 넘는다.
예로서, 상기 층은 초기에는 0.5㎛∼1㎛의 범위 또는 0.5㎛∼10㎛ 범위 내의 두께를 갖는다.
이때, 상기 본딩층은, 예컨대 기계적 화각적 연마에 의해 연마된다. STI(shallor trench isolation)처리(예컨대, C.P. Chang 등에 의한 논문인, "Highly Manufacturable Corner Rounding Solution for 0.18㎛ Shallow Trench Isolation"에 개시됨)와 같은 소정 처리가, 질화물(26)과 산화물층(22) 사이에서 높은 선택성을 갖는다. 상기 선택성은 층(26)에 도달될때 까지 평탄하게 되도록 층(22)을 가능하게 하고, 이러한 층은 연마처리에 대해 정지층으로서 기능한다.
이 때, 실리콘층 또는 기판(24)은, 예컨대 상기한 Tong 및 Gosele에 의해 개시된 알려진 기술을 이용해서 분자결합에 의해 층(22)에 부착 또는 본딩된다.
기판을 얇게 연마하는 것에 의해, 또는 예컨대 A.J Auberton-Herve 등에 의한 논문인, Journal of High-Speed Electronics and systems, vol 10, n°1(2002)에 공개된 "Why can Smart Cut change the future of microelectronics?"에 개시된 바와 같은 "SMART CUT"기술을 이용하는 것에 의해, 얇은 층을 형성하도록 실리콘기판을 본딩하는 것이 가능하다.
다른 기술에 있어서, 약한 평면을 형성하는 실리콘의 다공질층의 형성이, 예컨대 K.Sasaguchi 등에 의한 논문인, "Eltran by Splitting Porous Si Layers", Proceedings of the 9th International Symposium on Silicon-on-Insulator Tech and Device, 99-3, The Electrochemical Society, Seattle, p117-121, 1999.에 개시된 바와 같이 달성된다.
따라서, 도 4a와 유사한 도 5d에 도시된 바와 같은 구조가 얻어진다.
이 때, 구성요소, 특히 전력 또는 RF 구성요소가 층(24)에서 제조될 수 있고, 기판(10)은 동작 동안 발생된 열을 제거할 수 있다.
본 발명의 다른 구현예가 도 6에 도시된다.
이는 높은 거칠기(예컨대, 1nm rms∼100nm rms 범위 내에서 0.4nm rms 또는 0.5nm rms 이상)를 갖거나, 연마하기 어렵거나 분자결합에 의한 본딩을 방해하는 화학적 조성을 갖는 기판(40) 또는 층(40)을 동일한 특성을 갖는 기판(50) 또는 층(50)에 연결하는 것에 관한 것이다. 예로서, 기판(40)은 다이아몬드로 형성되는 한편 기판(50)은 다이아몬드나 AlN(질화알루미늄)으로 형성된다.
또한 상기한 바와 같이, 본딩층(42,52)은 직접 또는 중간층과 함께 상기한 바와 같은 각 기판 상에 형성된다. 각 본딩층은 예컨대 이산화실리콘으로 형성된다. 이 때, 상기 2개의 본딩층 사이에서 분자결합에 의한 결합을 확립하는 것이 가능하다.
상기한 바와 같이, 2개의 재료 중 적어도 하나가 연마되기 어렵고, 화학적으로 불활성일때, 이러한 방법이 유용하다.
앞에서의 설명은 실리콘이나 반도체재료의 층이 거친 기판-본딩층 어셈블리에 의해 대체되면 적용할 수 있는 것이다.
더욱 일반적으로, 도 7에 나타낸 바와 같이, 본 발명은 또한 연마되기 어렵거나 매우 높은 거칠기를 갖고, 예컨대 1nm rms∼100nm rms 범위 내에서 0.5nm rms 이상인 경우, 또는 분자결합에 의한 본딩을 방해하는 화학적 조성을 갖는 기판(40) 또는 층(40)을, 분자결합에 의한 본딩을 방해하지 않는 화학적 조성과 거칠기를 갖고 0.5nm rms 이하인 거칠기를 갖는 기판(60) 또는 층(60)에 연결하는 것과 관련된 것이다.
상기한 바와 같이, 본딩층(42)은 직접 또는 중간층과 함께 기판(40) 상에 형성된다. 본딩층은 예컨대 이산화실리콘으로 형성된다. 이 때, 이러한 본딩층과 층 또는 기판(60) 사이에서 분자결합에 의한 결합을 확립하는 것이 가능하다.
앞에서의 설명은 실리콘이나 반도체재료의 층이 층 또는 기판(60)에 의해 대체되면 적용할 수 있는 것이다.
마지막 2가지 경우에 있어서, 연마하기 어렵거나 0.5nm rms 이상의 거칠기를 갖거나 분자결합에 의한 본딩을 방해하는 각 기판의 재료는, 예컨대 상기한 재료(다이아몬드, 질화알루미늄(AiN))로부터 선택될 수 있다.

Claims (25)

  1. 0.5nm rms 이상의 거칠기를 갖는 표면을 갖거나 분자결합을 방해하는 화학적 조성을 갖고, 1W/cm/K 이상의 열전도성을 갖는 기판(10,30) 또는 베이스층과;
    반도체재료의 층(14,24) 및;
    기판 또는 베이스층과 반도체재료의 층 사이에 위치한 본딩층을 규정하는 층(12,22)을 갖추어 구성되고;
    반도체재료의 층(14,24)과 면하는 본딩층(12,22)의 표면이, 반도체재료의 층으로부터 기판으로 열전달을 최적화하기 위해, 기판 또는 베이스층의 표면 또는 최대 피크로부터 최대 10nm의 거리에 위치하는 것을 특징으로 하는 반도체구조.
  2. 제1항에 있어서, 기판 또는 베이스층이 다이아몬드 또는 질화알루미늄으로 형성되는 것을 특징으로 하는 반도체구조.
  3. 제1항 또는 제2항에 있어서, 기판 또는 베이스층과 본딩층 사이에 중간층(16,26)을 더 갖추고, 본딩층의 열전도성과 기판 또는 베이스층의 열전도성 사이의 범위의 열전도성을 갖거나, 기판 또는 베이스층의 열전도성 보다 더 높은 열전도성을 갖는 것을 특징으로 하는 반도체구조.
  4. 제3항에 있어서, 중간층이 질화실리콘인 것을 특징으로 하는 반도체구조.
  5. 제1항 또는 제2항에 있어서, 본딩층(12,22)과 반도체재료의 층(14,24)이 분자결합에 의해 결합되는 것을 특징으로 하는 반도체구조.
  6. 제1항 또는 제2항에 있어서, 본딩층의 두께가 5nm 내지 20nm의 범위인 것을 특징으로 하는 반도체구조.
  7. 제1항 또는 제2항에 있어서, 본딩층이 이산화실리콘(SiO2), 질화실리콘(Si3N4), 산화하프늄, 산화지르코늄, 알루미나, 또는 산화이트륨으로 형성되는 것을 특징으로 하는 반도체구조.
  8. 제1항 또는 제2항에 있어서, 반도체재료가 실리콘, 게르마늄, 갈륨 아세나이드, 실리콘-게르마늄, 또는 반도체 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 화합물인 것을 특징으로 하는 반도체구조.
  9. 제8항에 있어서, 구조가 SOI형인 것을 특징으로 하는 반도체구조.
  10. 삭제
  11. 제1항 또는 제2항에 있어서, 적어도 하나의 전원 구성요소 및 적어도 하나의 RF 구성요소가 반도체재료로부터 선택된 재료의 층에 형성되는 것을 특징으로 하는 반도체구조.
  12. 제1항 또는 제2항에 있어서, 반도체재료로부터 선택된 재료의 층에 적어도 하나의 IGBT 또는 MOSFET형 구성요소를 갖추어 이루어진 것을 특징으로 하는 반도체구조.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 0.5nm rms 이상의 거칠기를 갖거나 분자결합을 방해하는 화학적 조성을 갖고, 1W/cm/K 이상의 열전도성을 갖는 기판(10,30) 또는 베이스층 상에 반도체구조를 제조하는 방법이,
    기판 또는 베이스층 상에 기판 또는 베이스층의 거칠기를 따르는 중간층(16,26)을 형성하는 단계와;
    본딩층의 열전도성 계수로부터 기판 또는 베이스층의 열전도성 계수까지의 범위 또는 기판 또는 베이스층의 열전도성 계수 보다 더 높은 열전도성 계수를 갖는, 본딩층 보다 연마에 대해 더 저항적인 재료로 형성되는, 중간층(16,26) 상에 본딩층을 규정하는 층(12,22)을 형성하는 단계와;
    평탄층을 얻기 위해 상기 본딩층을 연마하는 단계로서, 본딩층의 연마에 대해 상기 중간층이 정지층으로서 기능하는 단계 및;
    반도체재료로부터 형성된 층 또는 기판(14,24)을 분자결합에 의해 본딩층에 본딩하는 단계를 갖추어 이루어진 것을 특징으로 하는 반도체구조의 제조방법.
  18. 제17항에 있어서, 기판 또는 베이스층이 다이아몬드 또는 질화알루미늄으로 형성되는 것을 특징으로 하는 반도체구조의 제조방법.
  19. 제17항 또는 제18항에 있어서, 중간층이 질화실리콘으로 형성되는 것을 특징으로 하는 반도체구조의 제조방법.
  20. 제17항 또는 제18항에 있어서, 본딩층이 이산화실리콘, 질화실리콘, 산화하프늄, 산화지르코늄, 알루미나, 또는 산화이트륨으로 형성되는 것을 특징으로 하는 반도체구조의 제조방법.
  21. 제17항 또는 제18항에 있어서, 연마하는 단계 이전에, 본딩층의 두께가 기판 또는 베이스층의 거칠기의 값의 2.8배 이상인 것을 특징으로 하는 반도체구조의 제조방법.
  22. 제17항 또는 제18항에 있어서, 반도체기판 또는 층에 적어도 하나의 전원 구성요소 및 적어도 하나의 RF 구성요소를 제조하기 위한 단계를 더 갖추어 이루어진 것을 특징으로 하는 반도체구조의 제조방법.
  23. 삭제
  24. 삭제
  25. 삭제
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