KR100846704B1 - Method for fabricating negative hole and field emission display with the hole - Google Patents
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Abstract
네거티브 홀을 형성하도록 식각되는 절연층의 최대 식각폭과 최소 식각폭이 근사값을 가지므로써 실질적으로 수직에 가까운 단면 형상의 네거티브 홀을 형성할 수 있는 네거티브 홀 형성 방법 및 상기 네거티브 홀을 갖는 전계 방출 표시 소자에 관한 것으로, 본 발명의 홀 형성 방법은, 캐소드 기판 위에 캐소드 전극을 형성하는 단계와; 식각 속도가 서로 다른 2가지 이상의 절연 페이스트를 순차적으로 적층하여 복층 구조의 절연막으로 이루어지는 절연층을 상기 캐소드 기판 위에 형성하는 단계와; 상기 절연층 위에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 위에 일정 패턴의 감광막을 형성하는 단계와; 상기 게이트 전극 및 절연층을 습식 식각하여 게이트 홀 및 네거티브 홀을 형성하는 단계;를 포함한다.A negative hole forming method capable of forming a negative hole having a substantially vertical cross-sectional shape by having an approximate maximum etch width and minimum etch width of an insulating layer etched to form a negative hole, and a field emission display having the negative hole A device, comprising: forming a cathode electrode on a cathode substrate; Sequentially stacking two or more insulating pastes having different etching rates to form an insulating layer formed of an insulating layer having a multilayer structure on the cathode substrate; Forming a gate electrode on the insulating layer; Forming a photoresist film having a predetermined pattern on the gate electrode; And wet etching the gate electrode and the insulating layer to form a gate hole and a negative hole.
FED, 전계, 네거티브홀, 식각비, 에칭, 절연, 에칭레이트, FED, electric field, negative hole, etching ratio, etching, insulation, etching rate,
Description
도 1은 종래 기술에 따른 네거티브 홀 형성 방법을 나타내는 도면.1 is a view showing a negative hole forming method according to the prior art.
도 2 및 도 3은 일반적인 습식 식각 공정에서의 등방성 현상의 원리를 나타내는 도면.2 and 3 illustrate the principle of isotropic phenomenon in a general wet etching process.
도 4 내지 도 6은 본 발명에 따른 네거티브 홀 형성 공정의 원리를 나타내는 도면.4 to 6 show the principle of the negative hole forming process according to the present invention.
도 7은 본 발명에 따른 네거티브 홀 형성 공정의 제1 절연막을 형성하는 단계를 나타내는 도면.7 is a view showing a step of forming a first insulating film of the negative hole forming process according to the present invention.
도 8은 본 발명에 따른 네거티브 홀 형성 공정의 제2 절연막을 형성하는 단계를 나타내는 도면.8 is a view showing a step of forming a second insulating film of a negative hole forming process according to the present invention;
도 9는 본 발명에 따른 네거티브 홀 형성 공정의 게이트 전극을 형성하는 단계를 나타내는 도면.9 is a view showing a step of forming a gate electrode of the negative hole forming process according to the present invention.
도 10은 본 발명에 따른 네거티브 홀 형성 공정의 감광막을 형성하는 단계를 나타내는 도면.10 is a view showing a step of forming a photosensitive film of the negative hole forming process according to the present invention.
도 11은 본 발명에 따른 네거티브 홀 형성 공정의 네거티브 홀을 형성하는 단계를 나타내는 도면. 11 is a view showing a step of forming a negative hole in the negative hole forming process according to the present invention.
도 12는 본 발명의 전계 방출 표시 소자를 나타내는 개략적인 단면도.12 is a schematic cross-sectional view showing a field emission display device of the present invention.
본 발명은 네거티브 홀을 형성하도록 식각되는 절연층의 최대 식각폭과 최소 식각폭이 근사값을 가지므로써 실질적으로 수직에 가까운 단면 형상의 네거티브 홀을 형성할 수 있는 네거티브 홀 형성 방법 및 상기 네거티브 홀을 갖는 전계 방출 표시 소자에 관한 것이다.The present invention provides a negative hole forming method and a negative hole forming method capable of forming a negative hole having a substantially vertical cross-sectional shape by having an approximate maximum etch width and minimum etch width of an insulating layer etched to form a negative hole. A field emission display device.
미국 특허번호 제3,665,241호에 개시된 바와 같이, 초기의 전계 방출 표시 소자는 캐소드 전극상에 원추상의 금속 팁을 형성하고, 상기 금속 팁 주위에 게이트 전극을 형성하며, 양 전극 사이에 임계 전압 이상의 전압차가 발생되도록 구동 전압을 인가하여 금속 팁에서 전자를 방출시키고, 방출된 전자를 애노드 전극에 부착된 형광막으로 가속시켜 소정의 화상을 구현하는 구조로 이루어진다.As disclosed in US Pat. No. 3,665,241, early field emission indicators formed conical metal tips on cathode electrodes, formed gate electrodes around the metal tips, and voltages above the threshold voltage between both electrodes. A driving voltage is applied to generate a difference so that electrons are emitted from the metal tip, and the emitted electrons are accelerated by a fluorescent film attached to the anode electrode to implement a predetermined image.
그러나 이러한 전계 방출 표시 소자는 상기 금속 팁을 형성하기 위해 고가의 반도체 장비를 사용해야 하기 때문에 제조 단가가 높아지고, 복잡한 제조 공정으로 인해 대면적 디스플레이 구현이 어려운 단점이 있다.However, since the field emission display device requires expensive semiconductor equipment to form the metal tip, the manufacturing cost increases, and it is difficult to implement a large area display due to a complicated manufacturing process.
이러한 문제점들을 개선하기 위하여, 상기 전자 방출층을 면상으로 형성하는 전계 방출 표시 소자가 제안되었다.In order to solve these problems, a field emission display device has been proposed which forms the electron emission layer into a plane.
상기 면상의 전자 방출층은 통상적으로 흑연(graphite), 카본 섬유(carbon fiber), 다이아몬드상카본(DLC: Diamond Like Carbon), 탄소나노튜브(CNT: Carbon Nano-Tube) 등의 카본 계열의 물질을 인쇄 또는 인쇄와 후면 노광에 의해 형성하는데, 근래에는 탄소나노튜브(CNT)가 전자 방출층으로서 각광받고 있다. 이는 상기 탄소나노튜브의 끝단 곡률 반경이 약 100Å 정도로 미세하여 10 내지 50V 정도의 외부 전압에서도 전자 방출이 원활하게 일어나므로 저전압 구동이 용이하고, 대면적화가 가능한 등의 장점들을 갖기 때문이다.The planar electron emission layer typically includes carbon-based materials such as graphite, carbon fiber, diamond like carbon (DLC), and carbon nano-tube (CNT). It is formed by printing or printing and backside exposure. In recent years, carbon nanotubes (CNT) are spotlighted as electron emission layers. This is because the end radius of curvature of the carbon nanotubes is about 100 μs, so that electron emission occurs smoothly even at an external voltage of about 10 to 50 V, so that low-voltage driving is easy and a large area can be obtained.
상기한 카본 계열 물질을 전자 방출원으로 구비한 전계 방출 표시 소자는 전자 방출을 용이하게 조절하기 위하여 통상 3극관 구조로 제작되는바, 상기 3극관 구조는 게이트 전극이 절연층을 사이에 두고 캐소드 전극의 하부에 위치하는 하부 게이트(under gate) 구조와, 상기 게이트 전극이 절연층을 사이에 두고 캐소드 전극의 상부에 위치하는 일반 게이트(normal gate) 구조의 두가지로 나눌 수 있다.The field emission display device having the carbon-based material as an electron emission source is generally manufactured in a triode structure in order to easily control electron emission. The triode structure has a gate electrode having a cathode electrode with an insulating layer interposed therebetween. The gate may be divided into two types: an under gate structure disposed below the gate, and a normal gate structure positioned above the cathode electrode with the gate electrode interposed therebetween.
다시 말하면, 상기 하부 게이트 구조는 캐소드 전극이 게이트 전극과 형광막 사이에 배치된 구조를 말하고, 일반 게이트 구조는 게이트 전극이 캐소드 전극과 형광막 사이에 배치된 구조를 말하는데, 이하에서는 일반 게이트 구조를 갖는 전계 방출 표시 소자를 예로 들어 설명한다.In other words, the lower gate structure refers to a structure in which a cathode electrode is disposed between the gate electrode and the fluorescent film, and the general gate structure refers to a structure in which the gate electrode is disposed between the cathode electrode and the fluorescent film. The field emission display element which has it is demonstrated as an example.
위에서 설명한 바와 같이, 일반 게이트 구조의 전계 방출 표시 소자는 게이트 전극이 절연층을 사이에 두고 캐소드 전극의 상부에 배치되므로, 캐소드 전극상에 전자 방출층을 형성하기 위해서는 캐소드 전극의 표면을 노출시키기 위한 네거티브 홀을 절연층에 형성해야 하는데, 종래에는 도 1에 도시한 바와 같이 진공 증착을 이용한 박막 공정 또는 페이스트의 인쇄에 의한 후막 공정 등에 의해 절연층(102)을 일정 높이로 형성하고, 절연층(104)의 위로 게이트 전극(104)을 형 성하며, 이 전극(104)의 위로 감광막(PR)을 형성한 후 공지의 습식 식각 방법을 이용하여 네거티브 홀(106)을 형성하였다.As described above, in the field emission display device having the general gate structure, since the gate electrode is disposed on the cathode electrode with the insulating layer interposed therebetween, in order to form the electron emission layer on the cathode electrode, the surface of the cathode electrode is exposed. Negative holes should be formed in the insulating layer. Conventionally, as shown in FIG. 1, the
여기에서, 미설명 도면부호 108, 110, 112는 각각 전자방출층, 캐소드 전극, 캐소드 기판을 나타낸다.Here,
그런데, 상기 습식 식각을 이용한 방법에 의하면 식각의 등방성으로 인해 언더컷(under cut) 현상이 발생된다. 이하에서는 도 2 및 도 3을 참조하여 등방성 현상에 대해 설명한다.However, according to the method using the wet etching, an under cut phenomenon occurs due to the isotropy of the etching. Hereinafter, an isotropic phenomenon will be described with reference to FIGS. 2 and 3.
도 2는 등방성 현상의 원리에 대해 설명하는 도면으로서, 일반적으로 습식 식각은 한 점에서 퍼져 나가는 물방울이나 빛의 파원과 유사한 형태, 즉 식각 시작점(P)을 중심으로 하여 원형으로 식각이 이루어진다. 이때, 식각이 일정한 속도로 이루어진다고 가정하면, 시간 경과에 따른 에칭점의 위치{x(t),y(t)}는 다음의 수학식 1로 표현할 수 있다.FIG. 2 is a view for explaining the principle of isotropic phenomenon. In general, wet etching is performed in a circular shape around the etching start point P, which is similar to a wave source of water droplets or light spreading from one point. At this time, assuming that the etching is made at a constant speed, the position of the etching point (x (t), y (t)) over time can be expressed by the following equation (1).
상기 수학식 1에서 r은 원의 반지름(식각 시작점으로부터 식각이 진행된 지점까지의 거리)이다.In
그리고, 시간 경과에 따른 반지름(r(t))은 다음의 수학식 2로 표현할 수 있다. The radius r (t) over time can be expressed by the following Equation 2.
여기에서 w는 식각 속도이며, 절연층(102)의 종류 및 식각액의 종류에 따라 서로 다른 값을 갖는다.Here, w is an etching rate, and has a different value depending on the type of
따라서, 원의 방정식을 적용하면 시간 경과에 따른 반지름(r(t))은 다음의 수학식 3으로 표현할 수 있다.Therefore, when the circle equation is applied, the radius r (t) over time can be expressed by Equation 3 below.
그러나, 상기 습식 식각 공정은 일정한 어느 한 지점에서 시작되는 것이 아니라, 도 3에 도시한 바와 같이 에칭액에 노출되는 수㎛의 지점 내에서, 즉 게이트 전극(104)이 마련되지 않은 부분에서 동시에 시작된다. 따라서, 절연층(102)의 식각 후에는 게이트 전극(104)과 가장 인접한 식각 시작점(P1,P2)에서 진행되는 식각에 의해 결국에는 도 1에 도시한 형태로 식각이 이루어진다. 따라서, 습식 식각 공정에서는 언더컷 현상, 즉 식각 시작점의 반대쪽 부분에서 식각된 폭(이하, 최소 식각폭이라 한다)이 식각 시작점에서의 식각된 폭(이하, 최대 식각폭이라 한다)에 비해 좁게 형성되는 현상이 발생된다.However, the wet etching process does not start at any one point, but at the same time at several micrometers exposed to the etchant, that is, at the portion where no
일례로, 높이가 10㎛이고, 에칭액에 노출되는 폭이 10㎛인 절연층에 습식 식각을 이용하여 네거티브 홀(106)을 형성한 경우, 도 1에 도시한 바와 같이 절연층(102)의 상측 표면은 30㎛의 최대 식각폭(W1)으로 식각되는데 반하여 하측 표면은 대략 10㎛ 정도의 최소 식각폭(W2)으로 식각된다.For example, when the
이와 같이, 종래의 네거티브 홀(106)은 최소 식각폭(W2)이 최대 식각폭(W1)에 비해 절반 이하의 값으로 형성되므로, 실질적으로 전자 방출층(108)을 제공할 수 있는 캐소드 전극(110)의 표면적이 축소된다.As such, the conventional
따라서, 상기한 네거티브 홀(102)을 갖는 종래의 전계 방출 표시 소자는 최소 식각폭(W2)과 최대 식각폭(W1)이 근사값을 갖도록 형성된 네거티브 홀을 갖는 전계 방출 표시 소자에 비해 고정세화가 어려우므로 고해상도의 소자 제조가 용이하지 않으며, 또한 캐소드 전극상에 제공할 수 있는 전자 방출층의 양이 적어 고휘도의 소자 제조가 용이하지 않은 문제점이 있다.Accordingly, the conventional field emission display device having the
본 발명은 상기한 문제점을 해결하기 위한 것으로, 그 목적은 네거티브 홀을 형성하도록 식각되는 절연층의 최대 식각폭과 최소 식각폭이 근사값을 가지므로써 실질적으로 수직에 가까운 단면 형상의 네거티브 홀을 형성할 수 있는 네거티브 홀 형성 방법 및 상기 네거티브 홀을 갖는 전계 방출 표시 소자를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to form a negative hole having a substantially vertical cross-sectional shape by approximating a maximum etching width and a minimum etching width of an insulating layer etched to form a negative hole. It is to provide a negative hole forming method and a field emission display device having the negative hole.
본 발명은 상기한 목적을 달성하기 위하여, 식각 속도가 서로 다른 2층 이상의 절연막으로 복층 구조의 절연층을 형성하고, 상기 절연층을 식각하여 네거티브 홀을 형성하는 네거티브 홀 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a negative hole forming method in which an insulating layer having a multilayer structure is formed of two or more insulating films having different etching speeds, and the negative insulating layer is formed by etching the insulating layer.
본 발명의 다른 바람직한 실시예에 의하면 상기 네거티브 홀 형성 방법은, According to another preferred embodiment of the present invention, the negative hole forming method,
캐소드 기판 위에 캐소드 전극을 형성하는 단계와;Forming a cathode electrode on the cathode substrate;
식각 속도가 서로 다른 2가지 이상의 절연 페이스트를 순차적으로 적층하여 복층 구조의 절연막으로 이루어지는 절연층을 상기 캐소드 기판 위에 형성하는 단계와;Sequentially stacking two or more insulating pastes having different etching rates to form an insulating layer formed of an insulating layer having a multilayer structure on the cathode substrate;
상기 절연층 위에 게이트 전극을 형성하는 단계와;Forming a gate electrode on the insulating layer;
상기 게이트 전극 위에 일정 패턴의 감광막을 형성하는 단계와;Forming a photoresist film having a predetermined pattern on the gate electrode;
상기 게이트 전극 및 절연층을 식각하여 네거티브 홀을 형성하는 단계와;Etching the gate electrode and the insulating layer to form a negative hole;
상기 감광막을 제거하는 단계;Removing the photosensitive film;
를 포함한다.It includes.
그리고, 상기 절연층을 형성할 때에는, 식각 속도가 상대적으로 빠른 절연 페이스트를 이용하여 하층의 제1 절연막을 형성하고, 식각 속도가 상대적으로 느린 절연 페이스트를 이용하여 상층의 제2 절연막을 형성한다.When the insulating layer is formed, a lower first insulating film is formed using an insulating paste having a relatively high etching rate, and an upper second insulating film is formed using an insulating paste having a relatively low etching rate.
상기한 방법에 의하면, 상대적으로 식각 속도가 빠른 하층의 제1 절연막에 식각액이 침투되면서 상기 제1 절연막이 상층의 제2 절연막에 비해 빠른 속도로 에칭되므로, 제1 및 제2 절연막의 계면 부분이 상기 네거티브 홀의 내측을 향해 돌출되는 형상으로 형성된다.According to the above method, since the first insulating film is etched at a higher speed than the second insulating film of the upper layer while the etching liquid penetrates into the lower insulating film of the lower layer having a relatively high etching rate, the interface portions of the first and second insulating films are It is formed in a shape projecting toward the inner side of the negative hole.
따라서, 최대 식각폭과 최소 식각폭이 근사값을 갖는 실질적으로 수직에 가까운 네거티브 홀을 형성할 수 있다.Thus, it is possible to form a substantially perpendicular negative hole having an approximation of the maximum etching width and the minimum etching width.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다. 이하에서는 일반 게이트 구조의 전계 방출 표시 소자를 예 로 들어 설명하지만, 본 발명은 하부 게이트 구조의 전계 방출 표시 소자에도 적용이 가능하다. 즉, 하부 게이트 구조의 전계 방출 표시 소자에 있어서 캐소드 전극과 대면하여 설치되는 카운터 전극이 게이트 전극의 전압을 인가받도록 하기 위해 비아홀을 형성해야 하는데, 상기 비아홀을 형성할 때 본 발명의 네거티브 홀 형성 방법을 사용할 수 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Hereinafter, the field emission display device having the general gate structure will be described as an example, but the present invention can be applied to the field emission display device having the lower gate structure. That is, in a field emission display device having a lower gate structure, a via hole must be formed so that a counter electrode provided to face the cathode electrode receives a voltage of the gate electrode, and when forming the via hole, the negative hole forming method of the present invention is used. Can be used.
도 4 내지 도 은 본 발명에 따른 네거티브 홀 형성 방법의 원리를 설명하는 도면을 도시한 것이다.4 to FIG. 4 illustrate the principle of the method for forming a negative hole according to the present invention.
본 실시예에 있어서, 네거티브 홀이 형성되는 절연층(12)은 2층의 절연막(12a,12b)으로 이루어진다.In the present embodiment, the insulating
이때, 하층의 제1 절연막(12a) 및 상층의 제2 절연막(12b)에서의 식각 속도를 각각 w1,w2라 하고, 각 절연막(12a,12b)에서의 반지름(식각 시작점으로부터 식각이 진행된 지점까지의 거리)을 r1,r2라 하면, 상기 반지름(r1,r2)은 수학식 4로 표현할 수 있다.At this time, the etching speeds of the lower first insulating
따라서, 제2 절연막(12b)이 식각되면서 형성되는 반지름이 r2인 원이 제1 절연막(12a)과 만나면서 다시 형성되는 반지름이 r1인 원과 만나는 점은 아래의 수학 식 5와 같다.Accordingly, a circle having a radius r 2 formed by etching the second
그런데, 습식 식각 공정은 일정한 어느 한 지점에서 시작되는 것이 아니라, 도 5에 도시한 바와 같이 식각액에 노출되는 수㎛의 지점 내에서, 즉 게이트 전극(14)이 마련되지 않은 부분에서 동시에 시작된다. 따라서, 식각 공정이 진행되는 과정중 각각의 식각점들{(x0,y0), (x1,y1), (xc,y
c), (x2,y2)}은 다음의 수학식 6으로 표현할 수 있다.By the way, the wet etching process does not start at any one point, but at the same time at several micrometers exposed to the etchant, that is, at the portion where the
상기 수학식 6에서, r2 = w2t + h = 2h라고 가정하면, t = (h/w2)의 식각 경과 시간에 대하여 상기 수학식 6의 각각의 식각점들{(x0,y0), (x1,y1 ), (xc,yc), (x2,y2)}은 수학식 7로 나타낼 수 있다.In Equation 6, assuming that r 2 = w 2 t + h = 2h, each of the etching points {(x 0 , y) for the elapsed time of t = (h / w 2 ) 0 ), (x 1 , y 1 ), (x c , y c ), (x 2 , y 2 )} may be represented by Equation 7.
이에, w1 = aw2라 가정하면, 제1 절연막(12a)에서 최소의 폭으로 식각되는 지점에서의 x축 값(x0)은 수학식 8로 나타낼 수 있다.Thus, assuming that w 1 = aw 2 , the x-axis value x 0 at the point where the first insulating
따라서, 도 6에 도시한 바와 같이 t=(h/w2)일 때 제2 절연막(12b)의 최대 식각폭(W1)과 제1 절연막(12a)의 최소 식각폭(W2)은 다음의 수학식 9로 표현할 수 있다.Therefore, as shown in FIG. 6, when t = (h / w 2 ), the maximum etching width W1 of the second
상기 수학식 9에 의하면, 제1 절연막(12a)의 식각 속도(w1)과 제2 절연막(12b)의 식각 속도(w2)에 따라 네거티브 홀의 패턴이 결정되는 것을 알 수 있다.According to the above Equation 9, it can be seen that the negative-hole pattern determined by the first insulating film (12a) an etching speed (w 1) and an etching rate (w 2) of the second insulating film (12b) of.
본 발명은 상기한 원리를 이용하여 네거티브 홀을 형성하는 것으로, 도 7 내지 도 11을 참조하여 본 발명을 설명한다.The present invention forms a negative hole using the above-described principle, and the present invention will be described with reference to FIGS. 7 to 11.
도 7에 도시한 바와 같이 라인상의 캐소드 전극(16)이 복수개(본 실시예에서는 한개의 캐소드 전극만 도시하였다) 형성된 캐소드 기판(18) 위로 절연 페이스트(paste)를 후막 인쇄하여 일정한 식각 속도(w1)를 갖는 제1 절연막(12a)을 형성한다.As shown in FIG. 7, a plurality of
여기에서, 상기 캐소드 전극(16)은 일반적으로 크롬, 은, 니켈 등과 같은 금속 또는 ITO(Indium Tin Oxide)를 1000 내지 3000Å의 두께로 형성할 수 있으며, 상기 캐소드 전극(16)의 형성 방법으로는 이 전극(16)의 재질에 따라 포토리소그라피법 또는 후막 인쇄법 등을 선택적으로 이용하여 적용할 수 있다.Here, the
다음으로는, 도 8에 도시한 바와 같이 제1 절연막(12a)의 식각 속도(w1)에 비해 늦은 식각 속도(w2)를 갖는 제2 절연 페이스트를 후막 인쇄하여 제1 절연막(12a)의 위로 제2 절연막(12b)를 형성함으로써, 제1 및 제2 절연막(12a,12b)으로 이루어지는 절연층(12)을 형성한다.
Next, as shown in FIG. 8, the second insulating paste having a later etching speed w 2 compared with the etching rate w 1 of the first insulating
상기한 방법에 따라 절연층(12)을 형성한 후에는 도 9에 도시한 바와 같이 절연층(12)의 위로 게이트 전극(14)을 형성한다.After the insulating
이때, 상기 게이트 전극(14)은 전자 방출층(미도시) 형성 부위를 둘러싸면서 캐소드 전극(16)과 수직으로 교차하도록 형성되며, 캐소드 전극(16)과 게이트 전극(14)의 교차 영역이 전자 방출층(미도시)이 형성되는 화소 영역에 대응한다.In this case, the
이후, 게이트 전극(14)의 위로 도 10에 도시한 바와 같이 감광막(PR)을 패터닝한 후, 식각액을 사용하여 게이트 전극(14) 및 절연층(12)을 식각한다. 이때, 상기 식각액으로는 물과 불산 및 질산을 각각 7:2:2의 비율로 혼합한 용액을 사용할 수 있다.Subsequently, after the photoresist film PR is patterned on the
도 11은 식각이 완료된 상태를 도시한 것으로, 식각 속도가 서로 다른 제1 및 제2 절연막(12a,12b)으로 이루어진 본 발명의 절연층(12)은 종래의 절연층과는 다른 식각 양상을 나타낸다.FIG. 11 illustrates a state in which etching is completed, and the insulating
즉, 본 발명은 제1 및 제2 절연막(12a,12b)의 계면 부분이 네거티브 홀(20)의 내측을 향해 돌출되는 대략 8자형 단면으로 식각되는데, 이는 상대적으로 식각 속도가 빠른 하층의 제1 절연막(12a)에 식각액이 침투되면서 상기 제1 절연막(12a)이 상층의 제2 절연막(12b)에 비해 빠른 속도로 에칭되기 때문이다.That is, in the present invention, the interface portion of the first and second insulating
상기한 본 발명을 실시함에 있어서, 제1 절연막(12a)은 1.61㎛/sec의 식각 속도(w1)를 갖는 노리다케사(社)의 NP-7870BTM을 사용하여 형성하였으며, 제2 절연막(12b)은 1.37㎛/sec의 식각 속도(w2)를 갖는 노리다케사(社)의 NP-7972CTM을 사용하여 형성하였다.In implementing the present invention described above, the first insulating
따라서, 상기한 제1 및 제2 절연막(12a,12b)의 식각 속도(w1,w2)를 상기의 수학식 9에 대입하면, 종래와 동일한 조건, 즉 절연층(12)의 높이(2h)가 10㎛(각각의 절연막 높이가 5㎛)이고 식각액에 노출되는 폭(W3)이 10㎛인 절연층(12)을 식각액(물:불산:질산 = 7:2:2)을 이용하여 식각한 경우, 제2 절연막(12b)은 30㎛의 최대 식각폭(W1)을 갖는데 반하여, 상기 제2 절연막(12b)에 비해 식각 속도가 상대적으로 빠른 제1 절연막(12a)은 대략 18㎛의 최소 식각폭(W2)을 갖는다.Therefore, when the etching rates w 1 and w 2 of the first and second insulating
이와 같이, 본 발명의 네거티브 홀 형성 방법은 식각 속도가 서로 다른 2가지 이상의 절연 페이스트를 순차적으로 적층하여 복층 구조의 절연막으로 이루어지는 절연층을 형성하고, 식각액을 사용하여 절연층을 식각함으로써 최소 식각폭이 최대 식각폭의 0.6배 이상인 실질적으로 수직(홀 내부에서 상하측 폭이 동일한 것을 말한다)에 가까운 단면 형상의 네거티브 홀을 얻을 수 있다.As described above, in the method of forming a negative hole of the present invention, two or more insulating pastes having different etching rates are sequentially stacked to form an insulating layer made of an insulating layer having a multilayer structure, and the etching layer is etched using an etchant to minimize the minimum etching width. A negative hole having a cross-sectional shape substantially close to vertical (that is, the upper and lower widths are the same inside the hole) that is 0.6 times or more the maximum etching width can be obtained.
이상에서는 제1 및 제2 절연막(12a,12b)을 서로 다른 식각 속도를 갖는 절연 페이스트를 이용하여 형성하는 경우를 예로 들어 설명하였지만, 동일한 절연 페이스트를 이용하여 절연층을 형성하는 경우에도 소성 작업을 개별적으로 실시하는 것에 따라 제1 및 제2 절연막이 서로 다른 식각 속도를 갖도록 할 수도 있다.In the above, the case where the first and second insulating
즉, 상기한 NP-7870BTM 또는 NP-7972CTM 중에서 어느 하나의 절연 페이스만을 이용하여 제1 절연막(12a)을 인쇄, 건조 및 소성한 후 동일한 절연 페이스트를 이용하여 제2 절연막(12b)을 인쇄, 건조한 후 소성하면, 제1 절연막(12a)이 2번 소성됨에 따라 제2 절연막(12b)과 다른 식각 속도를 갖게 된다.That is, the first insulating
또한, 상기 실시예에서는 절연 페이스트로 NP-7870BTM 또는 NP-7972CTM를 예로 들어 설명하였지만, 본 발명은 상기한 페이스트 이외에도 다른 종류의 페이스트를 사용할 수 있음은 당업자에게 자명하다.In the above embodiment, NP-7870B ™ or NP-7972C ™ is described as an insulating paste as an example, but it is apparent to those skilled in the art that other types of pastes may be used in addition to the above-described pastes.
도 12는 본 발명의 네거티브 홀을 갖는 전계 방출 표시 소자의 개략적인 단면도를 도시한 것이다.12 is a schematic cross-sectional view of a field emission display device having a negative hole of the present invention.
전계 방출 표시 소자는, 일정한 간격을 두고 대향 배치되는 캐소드 및 애노드 기판(18,22)과, 캐소드 기판(18)의 일면에 라인 형상으로 배치되는 캐소드 전극(16)과, 캐소드 전극(16)의 위로 절연층(12)을 개재하여 상기 캐소드 전극(16)과 수직으로 교차 형성되는 게이트 전극(14)과, 캐소드 전극(16)과 게이트 전극(14)이 교차하는 화소 영역에서 절연층(12)의 네거티브 홀(20) 내부로 캐소드 전극(16)의 표면에 제공되는 전자 방출층(24)과, 캐소드 전극(16)과 동일한 방향으로 애노드 기판(22)에 제공되는 라인 형상의 애노드 전극(26)과, 애노드 전극(26)의 표면에 제공되어 전자 방출층(24)에서 방출된 전자가 충돌할 때 발광하는 형광층(28)을 포함한다.The field emission display device includes cathode and
상기 전자 방출층(24)는 공지의 원추상 금속 팁(미도시)으로 형성할 수도 있고, 흑연(graphite), 카본 섬유(carbon fiber), 다이아몬드상 카본(DLC: Diamond Like Carbon), 탄소나노튜브(CNT: Carbon Nano-Tube) 등의 카본 계열 물질을 인쇄하여 면상으로 형성할 수도 있는데, 본 실시예에서는 저전압 구동이 용이하고 대면적화가 가능한 탄소나노튜브(CNT)를 이용하여 전자 방출층(24)을 형성하였다.The
이러한 구성의 전계 방출 표시 소자는 서로 대향하는 두 전극, 즉 캐소드 전극(16)과 게이트 전극(14) 사이에 임계 전압 이상의 전압차가 발생되는 경우 전자 방출층(24)에서 전자가 방출된다.In the field emission display device having such a configuration, electrons are emitted from the
여기에서, 상기 임계 전압이라 함은 전자 방출층(24)에서 전자가 방출되기 시작하는 전압을 말하는 것으로, 이 임계 전압은 상기 전자 방출층(24)을 구성하는 물질의 종류에 따라 서로 다른 값을 갖는다.Here, the threshold voltage refers to a voltage at which electrons start to be emitted from the
그리고, 게이트 전극(14)은 전자 방출층(24)에서 방출되는 전자의 방출량을 제어하는 한편, 형광체(28)에 충돌되는 전자의 집속 거리를 제어하기 위한 제어 전극으로 작용하는바, 상기 게이트 전극(14)의 구동 전압이 증가할 수록 전자 방출량은 많아지고, 전자의 집속 거리는 넓어지게 된다.In addition, the
이에 따라, 상기 캐소드 전극(16)과 게이트 전극(14)에 임계 전압 이상의 전압차가 발생하도록 구동 전압을 각각 인가하면, 양 전극(16,14)에 인가된 전압 차이에 따라 전자 방출층(24)에서 전자가 방출되고, 방출된 전자는 애노드 전극(26)에 인가된 전압에 의해 형광체(28)에 충돌되므로써 형광체가 발광된다.Accordingly, when a driving voltage is applied to the
여기에서, 미설명 도면부호 30은 캐소드 기판(18)과 애노드 기판(22)을 밀봉하는 프리트(frit)를 나타낸다.Here,
상기한 구성의 전계 방출 표시 소자에 있어서, 절연층(12)의 네거티브 홀(20)은 도 7 내지 도 11에 도시한 본 발명의 방법에 의해 형성된 것이다.In the field emission display device having the above-described configuration, the
즉, 절연층(12)은 상대적으로 식각 속도가 빠른 제1 절연막(12a)과, 제1 절연막(12a)에 비해 식각 속도가 늦은 제2 절연막(12b)으로 이루어지며, 절연층(12)에 형성되는 네거티브 홀(20)은 실질적으로 수직에 가까운 형상으로 형성된다.That is, the insulating
따라서, 네거티브 홀(20)의 내측으로 탄소나노튜브 페이스트를 주입한 후 소성한 경우, 캐소드 전극(16)상에 남아 있는 탄소나노튜브 페이스트의 양이 종래에 비해 2배 이상으로 증가되는데, 이는 제1 절연막(12a)의 최소 식각폭(W2)이 제2 절연막(12b)의 최대 식각폭(W1)에 근접한 값, 즉 대략 0.6배 이상으로 형성되기 때문이다.Therefore, when the carbon nanotube paste is injected into the
이와 같이, 본 발명의 전계 방출 표시 소자는 네거티브 홀(20)이 실질적으로 수직에 가까운 단면 구조를 가지므로 화소의 고정세화가 가능하여 해상도를 향상시킬 수 있으며, 캐소드 전극(16)상에 형성되는 전자 방출층(24)의 양이 종래에 비해 2배 이상 증가하므로 화질의 향상이 가능하다.As described above, in the field emission display device of the present invention, since the
상기 실시예에서는 2층 구조의 절연막을 이용하여 절연층을 구성하였지만, 상기 절연층을 3층 구조 이상의 절연막으로 구성할 수도 있음은 당업자에게 있어 자명한 사실이다.In the above embodiment, the insulating layer is formed using an insulating film having a two-layer structure, but it is apparent to those skilled in the art that the insulating layer may be formed of an insulating film having a three-layer structure or more.
이와 같이, 본 발명은 상기 실시예로 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.As described above, the present invention is not limited to the above embodiments, and various modifications can be made within the scope of the claims, the detailed description of the invention, and the accompanying drawings. .
이상에서 설명한 바와 같이 본 발명은 식각 속도가 서로 다른 절연막을 다층 구조로 적층하여 절연층을 형성한 후 상기 절연층을 식각하여 네거티브 홀을 형성함으로써, 최소 식각폭이 최대 식각폭에 근사한 값으로 형성되는 실질적으로 수직에 가까운 미세한 홀폭을 갖는 네거티브 홀을 형성할 수 있다. As described above, in the present invention, an insulating layer is formed by stacking insulating layers having different etching rates in a multi-layered structure, and then etching the insulating layer to form negative holes, whereby the minimum etching width is formed to a value close to the maximum etching width. It is possible to form a negative hole having a fine hole width substantially close to the vertical.
따라서, 미세 화소를 갖는 고해상도 및 고휘도의 소자 제작이 가능하다.Therefore, it is possible to fabricate a high resolution and high luminance device having fine pixels.
그리고, 후막 인쇄 방법을 이용하여 절연막을 형성함으로, 박막 공정에 비해 절연막 형성을 위한 공정 시간을 단축할 수 있고, 저렴한 제작이 가능한 등의 효과가 있다.In addition, by forming the insulating film by using a thick film printing method, the process time for forming the insulating film can be shortened compared to the thin film process, and there is an effect such as low-cost manufacturing is possible.
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