KR20020031819A - Manufacturing method for field emission display - Google Patents
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Abstract
Description
본 발명은 전계방출표시소자(Field Emission Display; 이하 FED라 칭함)의 제조방법에 관한 것으로서, 특히 화학 기계적 연마(chemical mechanicalpolishing; 이하 CMP라 칭함) 방법으로 미세한 CNT 에미터를 형성하되, 전류 조절을 위한 캐소드전극도 함께 형성하여 화소의 미세화가 가능하고 전류 조절이 용이하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 FED의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a field emission display (hereinafter referred to as FED), in particular forming a fine CNT emitter by chemical mechanical polishing (hereinafter referred to as CMP), and controlling current The present invention also relates to a method of manufacturing a FED which can also form a cathode electrode for the purpose of miniaturization of a pixel and an easy current control to improve process yield and reliability of device operation.
박막형 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다. 특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.The thin film type field emission device is a device that emits cold electrons by tunnel effect by applying a relatively low voltage by using a phenomenon in which the electric field is concentrated on the sharp part of the tip. The liquid crystal display (hereinafter referred to as LCD) has all the advantages of the light and thin type, attracting attention as a next generation display device. In particular, the FED can not only manufacture the thin and thin, but also solve the problems of process yield, manufacturing cost, and enlargement, which are crucial disadvantages of the LCD.
즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 에미터 팁들이 형성되어 있어 한 두개의 에미터 팁에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.In other words, if a single unit pixel is defective, the entire product will be treated as defective. However, FED has a smaller number of emitter tips formed in one pixel group. There is no abnormality in the operation of the group, which improves the overall product yield.
또한 FED는 LCD에 비해 구조가 간단하고, 소비전력이 작아 단가가 낮아 휴대형 표시장치에 적합한 몇 가지 이점이 있다.In addition, the FED has a simple structure compared to the LCD, low power consumption, low cost, there are some advantages suitable for the portable display device.
초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 에미터(emitter) 팁과, 상기 에미터의 양측에 정렬되어 있어 전류량을 조절하는 게이트와, 상기 게이트와 일정간격 이격되어 형광판이 부착되어 있는 애노드전극으로 구성되어 각각이 CRT의 캐소드, 그리드 및 애노드와 대응된다.Initially, the FED is exposed to the outside by a cavity, and has a conical emitter tip having a sharp portion, a gate arranged on both sides of the emitter to control the amount of current, and a fluorescent plate spaced apart from the gate at a predetermined interval. It consists of an attached anode electrode, each of which corresponds to a cathode, a grid and an anode of the CRT.
상기의 FED는 소정전압, 예를 들어 500∼10㎸ 정도의 전압이 인가되면 에미터 팁의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기의 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.In the FED, when a predetermined voltage, for example, a voltage of about 500 to 10 mA is applied, electrons are emitted by an electric field concentrated at the tip of the emitter tip, and the emitted electrons are applied to an anode to which a positive voltage is applied. Guides the light emitting fluorescent material applied to the anode, and the gate controls the direction and amount of electrons.
그러나 상기와 같은 원뿔형 캐소드를 구비하는 초기의 FED는 방출된 전자들중의 일부가 게이트로 유도되어 게이트 전류가 흘러 전자의 제어가 어렵고, 캐소드와 애노드의 사이에서 전자와 충돌하여 형성된 양이온이 캐소드와 충돌하여 소자가 파괴되므로, 이를 방지하기 위하여 소자의 내부를 고진공 상태로 유지하여야하는데 이러한 고진공 유지가 어렵고, 날카로운 원뿔형 캐소드의 균일한 제작이 어려운 등의 문제점이 있다.However, in the early FED having the conical cathode as described above, some of the emitted electrons are induced to the gate, so that the gate current flows to control the electrons, and cations formed by colliding with the electrons between the cathode and the anode, Since the device is destroyed by collision, it is necessary to maintain the inside of the device in a high vacuum state in order to prevent such a high vacuum maintenance is difficult, there is a problem such as difficult to uniform production of sharp cone-shaped cathode.
또한 애노드 및 게이트 전극에 고전압이 필요하므로 휴대용 표시장치에의 적용이 어려운 문제점이 있다.In addition, since a high voltage is required at the anode and the gate electrode, application to a portable display device is difficult.
이러한 문제점들을 해결하기 위하여 박막형 전계 방출소자가 제안되어 있는데, 기판 도체 상에 서로 절연되어 있는 세개의 도전박막을 순차적으로 설치하고, 세개의 도전박막의 일부가 공동을 통하여 돌출 되도록 형성한 후, 그 상측에 외부 전극을 설치하여 애노드의 구실을 하는 구조를 제안하였다.In order to solve these problems, a thin film type field emission device has been proposed, in which three conductive thin films insulated from each other are sequentially installed on a substrate conductor, and a part of the three conductive thin films is formed to protrude through the cavity. Proposed structure of the anode by installing an external electrode on the upper side.
이러한 구조의 박막형 FED는 중앙에 위치하는 도전박막인 캐소드에 음의 전압을 인가하고, 상기 캐소드의 양측에 위치하는 게이트 도전박막에는 교류전압을 인가하여 전자를 방출시키고, 상기 기판 도체에는 강한 음의 전압을 인가하여 상기캐소드로부터 방출되는 전자가 외부 전극인 애노드를 때리게 한다.The thin film type FED having such a structure applies a negative voltage to a cathode, which is a conductive thin film located at the center, and emits electrons by applying an alternating voltage to gate conductive thin films located on both sides of the cathode, and a strong negative to the substrate conductor. A voltage is applied to cause electrons emitted from the cathode to strike the anode, which is an external electrode.
상기의 종래 기술에 따른 박막형 FED로서, 제조방법 및 재료선택이 용이하여 실리콘을 기판 및 전극으로 사용하는 소자가 주목받고 있는데, 이러한 실리콘소자는 실리콘기판상에 다결정실리콘으로된 캐소드 팁을 질화막 패턴을 식각 마스크로 사용한 습식식각방법으로 형성하고, 전면에 산화막과 금속막을 도포하고, 상기의 질화막 패턴을 리프트 오프(lift off) 방법으로 제거하여 상기의 캐소드와 절연된 게이트를 구성하는 방법을 사용하였다.As a thin film type FED according to the prior art, a device using silicon as a substrate and an electrode has been attracting attention because of its easy manufacturing method and material selection. Such a silicon device uses a cathode tip made of polycrystalline silicon on a silicon substrate to form a nitride film pattern. A method of forming a gate insulated from the cathode by forming a wet etching method used as an etching mask, applying an oxide film and a metal film to the entire surface, and removing the nitride film pattern by a lift off method.
상기와 같은 종래 기술에 따른 실리콘 재료를 사용한 리프트 오프 공정에 의한 FED의 제조방법은 팁과 게이트간의 단락이 발생하기 쉽고, 팁이 손상되며, 공정의 재현성 및 균일성이 떨어져 공정수율 및 소자동작의 신뢰성을 떨어뜨리는 등의 문제점이 있다.In the manufacturing method of the FED by the lift-off process using the silicon material according to the prior art as described above, the short circuit between the tip and the gate is likely to occur, the tip is damaged, and the reproducibility and uniformity of the process are reduced. There is a problem such as lowering the reliability.
상기 문제를 해결하기 위하여, 다이아몬드나 유사다이아몬드(Diamond-Like Carbon ; DLC) 물질이 화학적 안정성, 낮은 전자 친화도, 이온에 대한 높은 저항성 등의 특성을 가진 것을 이용하여 이를 전계방출소자에 적용하여 팁의 상부에 코팅하는 방법을 사용하거나, 전계방출 특성이 특히 우수한 CNT를 에미터로 이용하는 방법 등이 연구되고 있다.In order to solve the above problem, diamond or similar diamond (Diamond-Like Carbon; DLC) material having a chemical stability, low electron affinity, high resistance to ions, and the like applied to the field emission device tip The method of coating on the top of or using CNT as an emitter which is excellent in field emission property is especially studied.
도 1은 종래 기술에 따른 FED의 단면도로서, CNT를 에미터로 사용하는 FED의 예이다.1 is a cross-sectional view of a FED according to the prior art, which is an example of an FED using CNT as an emitter.
먼저, 실리콘이나 유리등의 재질로된 후면기판(10)상에 캐소드전극(12)이 형성되어 있고, 상기 캐소드전극(12) 상에 에미터가 되는 접착층(14)과 CNT(16)가 형성되어있으며, 그 상부에는 전면기판(20)상에 애노드전극(22)과 형광체(24)가 형성되어있다.First, a cathode electrode 12 is formed on a back substrate 10 made of silicon, glass, or the like, and an adhesive layer 14 and a CNT 16, which are emitters, are formed on the cathode electrode 12. The anode electrode 22 and the phosphor 24 are formed on the front substrate 20 thereon.
상기와 같은 종래 기술에 따른 FED에 사용되는 CNT는 우수한 전계방출 특성을 가지나, CNT가 스크린 프린팅 방법으로 형성되므로 단위화소가 약 100㎛ 정도로 크게 형성되어 미세화가 어려워 소자의 신뢰성 향상에 한계가 있으며, 게이트가 없는 구조이므로 전류의 조절이 불가능한 등의 문제점이 있다.CNT used in the FED according to the prior art as described above has excellent field emission characteristics, but since CNT is formed by the screen printing method, the unit pixel is formed to be about 100 μm, so that it is difficult to miniaturize, thereby limiting the reliability of the device. Since there is no gate structure, there is a problem that the current cannot be adjusted.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 CMP 방법으로 게이트전극을 구비하는 미세한 CNT 에미터를 구비하여 단위화소의 크기를 감소시키고 전류의 조절을 용이하게 하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 FED의 제조방법을 제공함에 있다.The present invention is to solve the above problems, an object of the present invention is to provide a fine CNT emitter having a gate electrode by the CMP method to reduce the size of the unit pixel and facilitate the control of the current process yield and It is to provide a method of manufacturing a FED that can improve the reliability of device operation.
도 1은 종래 기술에 따른 CNT를 사용하는 FED의 단면도.1 is a cross-sectional view of an FED using CNTs according to the prior art.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 FED의 제조공정도.Figures 2a to 2g is a manufacturing process of the FED according to an embodiment of the present invention.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 FED의 제조공정도.Figure 3a to 3g is a manufacturing process of the FED according to another embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
10,30 : 후면기판 12,32 : 캐소드전극10,30: back substrate 12,32: cathode electrode
14 : 접착층 16,44 : CNT14: adhesive layer 16, 44: CNT
20,50 : 전면기판 22,52 : 애노드전극20,50: front substrate 22,52: anode electrode
24,54 : 형광체 34 : 게이트절연막24, 54 phosphor 34 gate insulating film
36 : 게이트전극 40 : 절연막36 gate electrode 40 insulating film
42 : 에미터홀 60 : 스크린막42 emitter hole 60 screen film
이상의 목적을 달성하기 위해 본 발명에 따른 전계방출 표시소자의 특징은,The characteristics of the field emission display device according to the present invention to achieve the above object,
후면기판상에 캐소드전극을 형성하는 공정과,Forming a cathode on the back substrate;
상기 구조상에 에미터홀을 구비하는 스크린막 패턴을 형성하는 공정과,Forming a screen film pattern having an emitter hole on the structure;
상기 구조의 전표면에 CNT를 도포하여 에미터홀을 메우는 공정과,Applying a CNT to the entire surface of the structure to fill the emitter holes;
상기 CNT의 상부를 제거하여 상기 에미터홀을 메운 CNT만 남게 하는 공정과,Removing the upper portion of the CNT to leave only the CNT filling the emitter hole;
상기 남아 있는 CNT의 표면을 CNT 표면 처리하여 에미터 팁을 형성하는 공정을 구비함에 있다.The surface of the remaining CNTs is CNT surface treatment to form an emitter tip.
또한 상기 후면기판은 실리콘 웨이퍼 또는 유리 재질로 형성되며, 상기 스크린막을 감광막이나 절연막으로 형성하고, 상기 스크린막이 감광막인 경우 노광 및 현상 공정으로 스크린막 패턴을 형성하며, 상기 스크린막이 절연막인 경우에는 산화막이나 질화막으로 형성하되, 전면 도포 및 사진 식각 방법으로 스크린막 패턴을 형성한다.In addition, the back substrate is formed of a silicon wafer or glass material, and the screen film is formed of a photoresist film or an insulating film, and if the screen film is a photosensitive film, a screen film pattern is formed by an exposure and development process, and if the screen film is an insulating film Or a nitride film, and a screen film pattern is formed by front coating and photolithography.
또한 상기 CNT 도포 공정을 스크린 프린트 방법으로 실시하며, 상기 CNT의 상부 식각 공정을 CMP 방법으로 실시하며, 상기 전면기판은 유리, 석영 또는 플라스틱으로 형성하며, 상기 CNT 표면처리전에 스크린막 패턴을 제거하고 CNT 표면처리를 실시한다.In addition, the CNT coating process is carried out by a screen printing method, the upper etching process of the CNT is carried out by the CMP method, the front substrate is formed of glass, quartz or plastic, the screen film pattern is removed before the CNT surface treatment CNT surface treatment is performed.
또한 본 발명의 다른 특징은,In addition, another feature of the present invention,
후면기판상에 캐소드전극을 형성하는 공정과,Forming a cathode on the back substrate;
상기 구조의 전표면에 게이트절연막과 게이트금속층을 형성하는 공정과,Forming a gate insulating film and a gate metal layer on the entire surface of the structure;
상기 게이트금속층과 게이트절연막을 패턴닝하여 캐소드전극을 노출시키는 게이트전극을 형성하는 공정과,Patterning the gate metal layer and the gate insulating layer to form a gate electrode exposing a cathode electrode;
상기 구조의 전표면에 절연막을 형성하는 공정과,Forming an insulating film on the entire surface of the structure;
상기 절연막에 에미터홀을 형성하는 공정과,Forming an emitter hole in the insulating film;
상기 구조의 전표면에 CNT를 도포하여 에미터홀을 메우는 공정과,Applying a CNT to the entire surface of the structure to fill the emitter holes;
상기 CNT의 상부를 제거하여 상기 에미터홀을 메운 CNT 만 남게 하는 공정과,Removing the upper portion of the CNT to leave only the CNT filling the emitter hole;
상기 남아 있는 CNT의 상부 표면을 CNT 표면 처리하여 에미터 팁을 형성하는 공정을 구비함에 있다.And a process of forming an emitter tip by CNT surface treatment of the upper surface of the remaining CNTs.
또한 상기 게이트절연막을 산화막이나 질화막으로 형성한다.The gate insulating film is formed of an oxide film or a nitride film.
이하, 본 발명에 따른 FED의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, a manufacturing method of the FED according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 FED의 제조 공정도이다.Figure 2a to 2g is a manufacturing process of the FED according to an embodiment of the present invention.
먼저, 후면기판(30)상에 캐소드전극(32)을 형성하고, (도 2a 참조) 상기 구조의 전표면에 스크린막(60)을 형성하고, 패턴닝하여 에미터영역으로 예정된 부분의 스크린막(60)을 제거하여 캐소드전극(32)을 노출시키는 에미터홀(42)을 형성한다. 여기서 상기 스크린막(60)은 감광막이나 산화막 또는 질화막등의 절연막으로 형성하며, 감광막인 경우에는 노광과 현상으로 패턴을 형성하고 절연막인 경우에는 사진식각 공정으로 패턴을 형성할 수 있다. (도 2b 참조).First, the cathode electrode 32 is formed on the rear substrate 30 (see FIG. 2A), and the screen film 60 is formed on the entire surface of the structure, and patterned to form the screen film of the portion intended as the emitter region. 60 is removed to form an emitter hole 42 exposing the cathode electrode 32. The screen layer 60 may be formed of an insulating film such as a photosensitive film, an oxide film, or a nitride film. In the case of the photosensitive film, a pattern may be formed by exposure and development. In the case of the insulating film, the pattern may be formed by a photolithography process. (See FIG. 2B).
그다음 상기 구조의 전표면에 스크린 프린트 방법으로 CNT(44)를 도포하여 에미터홀(42)을 메우고 평탄화시킨 후, (도 2c 참조) 상기 스크린막(60) 패턴을 식각 정지층으로 하여 CMP 방법으로 상기 CNT(44)를 식각하여 상기 에미터홀(42)을 메운 CNT(44) 만 남게 한다. (도 2d 참조)Then, CNTs 44 were applied to the entire surface of the structure by screen printing to fill and planarize the emitter holes 42 (see FIG. 2C), and then, by using the screen layer 60 as an etch stop layer, by CMP method. The CNTs 44 are etched so that only the CNTs 44 filling the emitter holes 42 remain. (See FIG. 2D)
그후, 상기 스크린막(60) 패턴을 제거하고, (도 2e 참조) CNT 표면 처리를 실3시하여 CNT(44)로된 에미터를 형성하여 후면기판(30)을 완성하고, (도 2f 참조) 전면기판(50)에 애노드전극(52)과 형광체(54)를 형성하고, 이를 상기 후면기판(30)과 봉합시키고, 봉합된 내부를 진공으로 유지시켜 실링하여 FED를 완성한다. (도 2g 참조).Thereafter, the screen film 60 pattern was removed, and CNT surface treatment was performed (see FIG. 2E) to form an emitter made of CNT 44 to complete the back substrate 30 (see FIG. 2F). An anode electrode 52 and a phosphor 54 are formed on the front substrate 50, and the anode electrode 52 and the phosphor 54 are sealed, and the sealed interior is sealed under vacuum to complete the FED. (See FIG. 2G).
상기에서 도 2d의 공정후 스크린막(60) 패턴을 제거하지 않고 CNT 표면 처리를 실시하여 에미터 팁을 형성할 수도 있으며, 단위화소를 10㎛ 정도로 미세하게 형성할 수도 있으며, 후면 기판이 아닌 형광체가 형성된 전면기판의 미세화 정도에 따라 화소의 미세화가 결정된다.After the process of FIG. 2D, the emitter tip may be formed by performing CNT surface treatment without removing the screen layer 60 pattern, and may form the unit pixel finely to about 10 μm, and not the rear substrate. The miniaturization of the pixel is determined according to the miniaturization degree of the formed front substrate.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 FED의 제조 공정도이다.3A to 3G are diagrams illustrating a manufacturing process of the FED according to another embodiment of the present invention.
먼저, 후면기판(30)상에 캐소드전극(32)을 형성하고, (도 3a 참조) 상기 구조의 전표면에 게이트절연막(34)과 게이트금속층을 도포한 후, 사진식각 공정으로 패턴닝하여 상기 캐소드전극(32)을 노출시키는 게이트전극(36)을 형성한다. 여기서 상기 게이트절연막(34)은 산화막이나 질화막 재질로 형성한다. (도 3b 참조).First, the cathode electrode 32 is formed on the rear substrate 30 (see FIG. 3A), the gate insulating film 34 and the gate metal layer are coated on the entire surface of the structure, and then patterned by a photolithography process. A gate electrode 36 exposing the cathode electrode 32 is formed. The gate insulating film 34 is formed of an oxide film or a nitride film. (See Figure 3b).
그다음 상기 구조의 전표면에 단락을 방지하기 위한 절연막(40)을 산화막이나 질화막 재질로 도포한 후, 사진 식각 공정으로 에미터 영역으로 예정되어있는 부분의 절연막(40)을 제거하여 캐소드전극(32)을 노출시키는 에미터홀(42)을 형성한 후, (도 3c 참조) 상기 구조의 전표면에 스크린 프린트 방법으로 CNT(44)를 도포하여 에미터홀(42)을 메우고 평탄화시킨다. (도 3d 참조).Then, an insulating film 40 for preventing a short circuit is applied to the entire surface of the structure by using an oxide film or a nitride film material, and then the insulating film 40 in the portion scheduled for the emitter region is removed by a photolithography process to remove the cathode electrode 32. After the emitter hole 42 is formed (see FIG. 3C), the CNT 44 is applied to the entire surface of the structure by a screen printing method to fill and planarize the emitter hole 42. (See FIG. 3D).
그후 상기 절연막(40) 패턴을 식각 정지층으로 하여 CMP 방법으로 상기 CNT(44)를 식각하여 상기 에미터홀(42)을 메운 CNT(44) 만 남게 하고, (도 3e 참조) CNT 표면처리를 실시하여 상기 남아 있는 CNT(44)의 상부 표면이 돌출되도록하여 에미터 팁을 형성한다. (도 3f 참조).Thereafter, using the insulating film 40 as an etch stop layer, the CNT 44 was etched by the CMP method so that only the CNT 44 filling the emitter hole 42 was left (see FIG. 3E). Thereby protruding the upper surface of the remaining CNTs 44 to form an emitter tip. (See FIG. 3F).
그다음 상기 절연막(40)을 제거하여 후면기판(30) 공정을 완료하고, 투명재질의 전면기판(50)에 애노드전극(52)과 형광체(54)를 형성하고, 이를 상기 후면기판(30)과 봉합시켜 FED를 완성한다. (도 3g 참조).Then, the insulating film 40 is removed to complete the back substrate 30 process, and an anode electrode 52 and a phosphor 54 are formed on the front substrate 50 made of a transparent material, and the back substrate 30 and Seal to complete the FED. (See FIG. 3G).
상기에서 후면기판(30)은 실리콘이나 유리의 재질로 형성하고, 캐소드전극(32)은 저저항의 금속, 예를 들어 Cr등으로 형성하며, 전면기판(50)은 유리, 석영 또는 플라스틱 등의 투명재질로 형성한다.The back substrate 30 is formed of silicon or glass, the cathode electrode 32 is formed of a low resistance metal, for example Cr, and the front substrate 50 is made of glass, quartz or plastic. It is formed of a transparent material.
이상에서 설명한 바와 같이 본 발명에 따른 FED의 제조방법은, 사진식각 공정으로 형성된 에미터홀을 구비하는 스크린막 패턴을 형성하고 전면에 CNT를 스크린 프린트로 도포한 후 CMP 방법으로 상부의 CNT를 제거하여 에미터홀을 메운 부분만 CNT가 남도록 한 후 CNT 표면 처리를 실시하여 에미터 팁을 형성하였으므로, 게이트전극도 용이하게 형성할 수 있고, 단위화소도 미세하게 형성할 수 있어 소자의 전류 제어가 용이하고 화질이 개선되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.As described above, the manufacturing method of the FED according to the present invention is to form a screen film pattern having an emitter hole formed by a photolithography process, apply CNT to the front surface by screen printing, and then remove the upper CNT by the CMP method. Since the emitter tip was formed by CNT surface treatment after leaving only the portion of the emitter hole filled with CNTs, the gate electrode can be easily formed and the unit pixel can be minutely formed, so that the current control of the device is easy and the image quality is easy. This improvement has the advantage of improving process yield and reliability of device operation.
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2000
- 2000-10-24 KR KR1020000062556A patent/KR20020031819A/en not_active Application Discontinuation
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