KR100843854B1

KR100843854B1 - 고체 촬상 소자

Info

Publication number: KR100843854B1
Application number: KR1020070040232A
Authority: KR
Inventors: 유조 오쯔루; 가즈따까 이쯔미; 신이찌로 이자와; 아끼히로 구로다
Original assignee: 산요덴키가부시키가이샤
Priority date: 2006-04-26
Filing date: 2007-04-25
Publication date: 2008-07-04
Also published as: JP2007294734A; US20070280402A1; CN101064790A; KR20070105873A; TW200802839A

Abstract

CCD 이미지 센서의 수평 CCD 시프트 레지스터에서, 수평 방향의 복수 화소의 정보 전하를 가산하는 동작이나 고속으로의 수평 전송 동작에서, 수평 방향으로 서로 인접하여 위치하며 서로 다른 색에 대응하는 정보 전하가 혼합되어, 혼색이 발생한다. 수평 CCD 시프트 레지스터의 각 전송단을 구성하는 스토리지 영역과 배리어 영역 중, 채널 전위가 얕은 배리어 영역을 형성하기 위한 불순물의 농도를, 수직 CCD 시프트 레지스터의 출력단에 접속된 전송단으로 이루어지는 본체부와, 본체부와 출력부 사이를 연결하며 출력부를 향하여 점차로 폭이 좁게 형성되는 더미부에서 개별로 정하여, 배리어 전위를 따로따로 설정한다. 본체부에서는 배리어 전위를 높게 설정하여, 가산 동작 시의 정보 전하의 인접 웰에의 오버플로우를 억제한다. 전송 길이가 길어질 수 있는 더미부에서는, 배리어 전위를 억제하여 프린지 전계를 크게 하여, 고속 수평 전송 시의 전송 효율을 확보한다.

정보 전하, CCD 이미지 센서, 배리어 영역, 스토리지 영역, 본체부, 더미부, 배리어 전위차

Description

고체 촬상 소자{SOLID STATE IMAGING DEVICE}

도 1은 본 발명의 실시예에 따른 프레임 전송 방식의 CCD 이미지 센서의 모식적인 구성도.

도 2는 본 발명의 실시예에서의 수평 CCD 시프트 레지스터의 배리어 영역의 형성 공정을 설명하는 모식적인 소자 상면도.

도 3은 본 발명의 실시예에서의 수평 전송부에서의 수평 방향 3화소의 정보 전하의 가산 동작의 모습을 설명하는 모식도.

도 4는 본 발명의 실시예에서의 수평 전송부에서의 고속 수평 전송 동작의 모습을 설명하는 모식도.

도 5는 종래 기술의 설명에 이용하는 프레임 전송 방식의 CCD 이미지 센서의 구성도.

도 6은 수평 방향의 가산 합성 동작을 행할 때의 수평 CCD 시프트 레지스터의 본체부에서의 전위 웰 및 거기에 축적되는 정보 전하를 도시하는 모식도.

도 7은 본체부에서의 정보 전하의 가산 합성 동작에서의 혼색의 발생을 설명하기 위한 모식도.

도 8은 고속 수평 전송 동작에서의 혼색의 발생을 설명하기 위한 모식도.

<도면의 주요 부분에 대한 부호의 설명>

8, 10, 12 : 정보 전하

40 : CCD 이미지 센서

40i : 촬상부

40s : 축적부

40t : 분류부

40h : 수평 전송부

40m : 본체부

40e : 더미부

40d : 출력부

50, 52, 54, 60, 62, 64, 66 : 전위 웰

[특허 문헌1] 일본 특개 2006-073988호 공보

본 발명은, 수평 CCD 시프트 레지스터를 구비한 고체 촬상 소자에 관한 것으로, 특히 정보 전하의 수평 전송 동작의 특성 향상에 관한 것이다.

최근, CCD 이미지 센서 등의 고체 촬상 소자가 내장된 디지털 스틸 카메라나 비디오　카메라 등의 촬상 장치가 널리 이용되고 있다. CCD 이미지 센서에는, 예를 들면, 프레임 전송형이나 인터 라인 전송형의 구성이 있다.

도 5는 프레임 전송 방식의 CCD 이미지 센서(2)의 구성도이다. CCD 이미지 센서(2)는, 촬상부(2i), 축적부(2s), 분류부(2t), 수평 전송부(2h) 및 출력부(2d)를 포함하여 구성된다. 촬상부(2i), 축적부(2s) 및 분류부(2t)는 각각, 평행하게 배치된 복수의 수직 CCD 시프트 레지스터로 이루어진다.

촬상부(2i)의 수직 CCD 시프트 레지스터의 각 비트는 각각 촬상 소자의 수광 화소를 구성한다. 노광 기간에서 수광 화소마다 축적되는 정보 전하는, 프레임 전송 동작에 의해 촬상부(2i)로부터 축적부(2s)에 고속으로 수직 전송된다.

또한, 컬러 화상의 촬상을 목적으로 하는 CCD 이미지 센서에서는, 촬상부(2i)의 행렬 배치된 수광 화소에 대응지어, 적(R), 녹(G), 청(B) 등으로 이루어지는 컬러 필터 어레이가 배치되고, 예를 들면, R 및 G가 교대로 배열되는 행과, B 및 R이 교대로 배열되는 행이 형성된다.

축적부(2s)에 유지되는 정보 전하는, 수평 전송부(2h)가 1행분의 정보 전하를 출력부(2d)에 수평 전송 완료할 때마다 라인 전송된다. CCD 이미지 센서(2)는, 축적부(2s)와 수평 전송부(2h) 사이에, 분류부(2t)를 구비한 구조를 갖는다. 분류부(2t)는, 축적부(2s)로부터 출력되는 1행분의 정보 전하를 홀수 열의 정보 전하군과 짝수 열의 정보 전하군으로 나누어 순차적으로, 수평 전송부(2h)에 전송하는 기능을 갖는다.

수평 전송부(2h)는 수평 CCD 시프트 레지스터에 의해 구성되며, 축적부(2s)로부터 분류부(2t)를 통해서 수직 전송된 정보 전하를 출력부(2d)에 수평 전송한다.

출력부(2d)는, 수평 전송부(2h)로부터 출력되는 정보 전하를 1비트 단위로 부유 확산층 영역(Floating Diffusion : FD)에 받아 전압값으로 변환하여, 화상 신호로서 출력한다. FD는, 이것에 부수하는 용량을 작게 함으로써, 정보 전하에 따른 전위 변화를 크게 할 수 있기 때문에, 일반적으로 사이즈가 작게 구성된다.

수평 전송부(2h)를 구성하는 수평 CCD 시프트 레지스터는, 촬상부(2i) 또는 축적부(2s)의 각 열에 대응하여 배치된 비트군을 포함한 본체부(2m)와, 본체부(2m)의 출력단으로부터 연장된 연장 부분인 더미부(2e)로 이루어진다. 여기서, 본체부(2m)에서의 전송단의 수평 방향의 치수는, 화소의 수평 피치에 대응하여 미세하게 되며, 이에 대응하여, 본체부(2m)에서의 수평 CCD 시프트 레지스터의 채널 폭은 취급 전하량을 확보할 수 있도록 크게 정해진다. 한편，FD는 전술한 바와 같이 작게 형성된다. 따라서, 채널 폭 방향의 치수에 관해서, 본체부(2m)와 FD 사이에 갭이 발생한다. 따라서, 더미부(2e)는, 본체부(2m)로부터 출력부(2d)의 FD를 향하여 전하 전송 채널의 폭을 점차로 좁히는 구성을 갖고, 갭을 갖는 본체부(2m)와 FD 사이를 중개하고, 이에 의해 본체부(2m)로부터 FD로의 정보 전하의 전송 특성의 개선이 도모된다.

또한, 수평 CCD 시프트 레지스터는 매립 채널 구조를 갖고, 그 전송 채널 영역(전하 전송 영역)에는, N형 반도체 기판 내에 형성된 P형 확산층인 P웰(PW) 상에 N형 확산층인 N웰이 형성된다.

수평 CCD 시프트 레지스터의 전송 채널 영역에서, 전송 전극에 인가하는 전송 클럭에 의해, 인접하는 영역과는 독립하여 채널 전위가 제어 가능한 1단위의 영 역을 「요소 영역」이라고 하기로 하면, 각 요소 영역에는, 서로 채널 전위가 다른 스토리지 영역 및 배리어 영역이 행 방향으로 배열되어 형성된다. 구체적으로는, 전송 채널 영역 상에는, 제1 층의 폴리실리콘(이하, 1poly라고 함)으로 형성된 전송 전극(1poly 전극)과 제2 층의 폴리실리콘(이하, 2poly라고 함)으로 형성된 전송 전극(2poly 전극)이 교대로 배열되며, 각 요소 영역에는 1poly 전극 및 2poly 전극을 1개씩 포함하는 1쌍의 전송 전극이 대응지어진다. 요소 영역 상의 1쌍의 전송 전극은 1개의 전송 클럭에 대응지어져, 1개의 전송단을 구성한다. 각 전송단에서 전하 전송의 하류측에 1poly 전극이 배치되고, 그 아래의 전송 채널 영역을 2poly 전극 아래보다도 깊은 채널 전위를 갖는 스토리지 영역으로 한다. 한편，1poly 전극보다 상류측에 배치된 2poly 전극 아래의 전송 채널 영역을 스토리지 영역보다 얕은 채널 전위를 갖는 배리어 영역으로서 구성하여, 동일한 전송단의 스토리지 영역으로부터 상류의 전송단에의 정보 전하의 역류를 방지한다.

스토리지 영역과 배리어 영역의 채널 전위차는, 1poly 전극 사이의 전송 채널 영역의 N웰에 P형 불순물을 주입함으로써 형성된다. 이 배리어 형성을 위한 불순물 주입은, CCD 이미지 센서(2)의 제조 프로세스에서, 기판 상에 적층한 1poly를 패터닝하여 1poly 전극을 형성한 후, 기판 상에 형성하는 이온 주입 마스크를 이용하여 행해진다. 이 마스크는, 예를 들면 기판 상에 도포된 포토레지스트를 패터닝하여 형성된다.

종래의 제조 방법에서는, 마스크의 개구부는, 본체부(2m) 및 더미부(2e)에 공통으로 뚫리고, 해당 마스크를 이용하여, 본체부(2m) 및 더미부(2e) 각각의 배리 어 영역이 공통의 이온 주입 공정에서 형성된다. 구체적으로는, 마스크 개구 내에서는 1poly 전극이 N웰에의 이온 주입을 저지하므로, 1poly 전극의 간극의 N웰에 선택적으로 P형 불순물이 도입되어 배리어 영역이 형성된다. 그리고, 이 배리어 영역의 형성 후, 2poly 전극이 형성된다.

그런데, 수평 전송부(2h)는, 분류하여 판독한 홀수 열 및 짝수 열 각각의 정보 전하를 수화소분씩 가산 합성한 후에 수평 전송을 행하도록 구성할 수 있으며, 이에 의해 수평 전송 속도의 저감을 도모할 수 있다. 여기서는，R에 대응하는 정보 전하와, G에 대응하는 정보 전하가 교대로 배열된 행의 정보 전하를 축적부(2s)로부터 수평 전송부(2h)에 분류하여 판독함과 함께, 수평 전송부(2h)에서 수평 방향의 화소 가산을 행하는 구동 방법을 도 6을 이용하여 설명한다.

도 6은 수평 CCD 시프트 레지스터의 본체부(2m)에서의 전위 웰 및 거기에 축적되는 정보 전하를 도시하는 모식도이다. 또한, 도 6의 상부에는, 수평 전송부(2h)의 전송 전극의 전하 전송 채널을 따른 배치가 도시되고, 그 아래에, 각 전송 전극 아래에서의 채널 전위 및 정보 전하의 축적 상태가, 시각 t₁∼t₄의 순으로 세로로 배열되어 도시되어 있다. 전송 전극은 1poly 전극(4-1), 2poly 전극(4-2)이 교대로 배치되고, 전술한 바와 같이 인접하는 1쌍의 1poly 전극(4-1), 2poly 전극(4-2)이 공통의 전송 클럭을 인가받는다. 예를 들면, 수평 방향으로 3화소씩의 정보 전하의 가산 합성을 행하는 경우, 전송 전극은 6상의 전송 클럭 φ₁∼φ₆에 의해 구동 가능하게 구성되며, 각 상에 대응하는 전송 전극을 각각 기호 HS1∼HS6으 로 나타내고 있다. 도 6에서, 전하 전송 채널을 따른 채널 전위의 깊이의 변화를 실선(5)으로 나타내고 있다. 이 채널 전위는 하향을 플러스의 방향으로서 나타내고 있으며, 실선이 아래로 우묵하게 들어간 부분이 전위 웰로서, 전자로 이루어지는 정보 전하(사선으로 도시)를 축적할 수 있다. 또한, 전위 웰은 1poly 전극(4-1) 아래의 스토리지 영역에 형성되며, 또한 도면에서 좌향이 수평 전송 방향에 상당한다.

수평 가산 동작에서는, 본체부(2m)의 전송 전극 HS1, HS3, HS5 아래의 전위 웰에 R의 정보 전하(6)를 판독하고(시각 t₁), HS3, HS5 아래의 정보 전하(6)를 HS1아래로 이동시켜, 3화소분의 R의 정보 전하(6)를 가산 합성한 정보 전하(8)를 생성한다(시각 t₂). 다음으로, 전송 전극 HS2, HS4, HS6 아래의 전위 웰에 G의 정보 전하(10)를 판독하고(시각 t₃), HS4, HS6 아래의 정보 전하(10)를 HS2 아래로 이동시켜, 3화소분의 G의 정보 전하(10)를 가산 합성한 정보 전하(12)를 생성한다. 이 G의 정보 전하의 가산은, 본체부(2m) 상에서 가산된 R의 정보 전하(8)를 전송 전극 HS1 아래에 유지한 상태에서 행할 수 있다. G의 정보 전하를 가산한 후, 본체부(2m)의 전위 웰 2개 걸러 R의 정보 전하(8)와 G의 정보 전하(12)가 교대로 축적 되도록, 수평 CCD 시프트 레지스터가 구동된다(시각 t₄). 그 후, 수평 전송부(2h)는, 가산된 정보 전하(8, 12)를 수평 전송하고, 더미부(2e)를 경유하여 출력부(2d)에 출력한다.

이와 같이 하여, 복수의 화소에 대한 정보 전하의 혼합을 행함으로써 화상 신호의 강도를 강하게 하여, 어두운 피사체를 촬상한 경우에서도 노광 부족으로 되지 않아 충분한 레벨의 화상 신호를 얻을 수 있다. 또한, 수평 전송되는 화소수를 저감하여, 고속의 수평 전송을 실현할 수 있다.

전술한 수평 방향의 화소 가산은, 가산 합성된 R의 정보 전하(8)를 수평 CCD 시프트 레지스터에 유지한 상태 그대로, G의 정보 전하에 대한 가산 합성을 본체부(2m) 상에서 행한다. 이 때, 전송 전극간의 커플링 용량의 영향에 기인하여, 인접하는 전위 웰에 축적된 서로 다른 색에 대응하는 정보 전하간에 혼합이 발생할 수 있다. 또한, 마찬가지의 서로 다른 색에 대응하는 정보 전하간에서의 혼합은, 출력부(2d)에의 고속의 수평 전송 동작에서의 전송 효율의 저하에 기인해서도 발생할 수 있다. 이러한 정보 전하의 혼합은, CCD 이미지 센서(2)로부터 출력된 화상 신호에 기초하는 컬러 화상에서 혼색으로서 관찰되어, 화상의 화질(색 재현성)이 저하되는 원인으로 된다고 하는 문제가 있었다.

도 7은 본체부(2m)에서의 정보 전하의 가산 합성 동작에서의 혼색의 발생을 설명하기 위한 모식도로서, 도 6과 마찬가지의 형식으로 도시하고 있다. 도 7은 짝수 열의 G의 정보 전하(10)를 본체부(2m)에 판독한 시각 t₃ 및, 그 판독한 G의 정보 전하(10-1∼10-3)를 가산하는 과정에서의 임의의 시각 t_m에서의 각 전송 전극 HS1∼HS6 아래에서의 채널 전위 및 정보 전하의 축적 상태를 도시하고 있다. 시각t₃에서는，R의 가산 합성된 정보 전하(8)는 HS1 아래의 전위 웰(14)에 축적되고, G 의 정보 전하(10-1∼10-3)는, 각각 HS2, HS4, HS6 아래의 전위 웰(16-1∼16-3)에 축적되어 있다. 전위 웰은 전술한 바와 같이 스토리지 영역에 형성되며, 서로 인접하는 전위 웰은, 배리어 영역이 형성하는 전위 장벽(18)에 의해 분리된다. 여기서, 각 전송 전극의 스토리지 영역과 배리어 영역에서의 채널 전위차를 배리어 전위차 φ_B로 나타낸다. 이 상태로부터, 정보 전하(10-2, 10-3)를 수평 전송 방향으로 순서대로 전송하여, HS2 아래의 전위 웰로 이동시켜, 정보 전하(10-1)에 가산 합성한다. 도 7에 도시하는 시각 t_m에서의 상태는, HS4, HS6에 인가하는 전송 클럭을 온 전압으로부터 오프 전압으로 변화시킴으로써, HS4, HS6 아래의 채널 전위를 얕게 하여, 정보 전하(10-2, 10-3)를, HS3, HS5 아래의 전위 웰로 이동시키는 모습을 나타내고 있다. 정보 전하(10-2, 10-3)는 HS4, HS6 아래의 스토리지 영역으로부터 HS3, HS5 아래의 전위 웰을 향하는 전위 구배를 따라서 이동한다. 여기서, 오프 전압을 인가한 전송 전극 아래의 스토리지 영역과 온 전압을 인가한 전송 전극 아래의 배리어 영역에서의 채널 전위차를 φ_Δ로 나타낸다.

이 시각 t_m에서의 정보 전하(10-2, 10-3)의 이동 동작에서는, 전송 전극간의 커플링 용량에 기인하여, HS6 아래의 채널 전위의 변화에 따라서, HS1 아래에서 R의 정보 전하(8)를 축적하는 전위 웰(14)까지 얕아져, 해당 전위 웰(14)에 유지되어 있던 R의 정보 전하(8)가 인접하는 전위 웰(16-1)에 오버플로우하는 현상이 발생할 수 있다. 특히, 전위 웰(14)에 축적되는 정보 전하(8)는 가산 합성에 의해 양이 많아져 있기 때문에, 전위 웰이 얕아지는 영향을 받아 오버플로우하기 쉽다. 이와 같이 하여, 본체부(2m)에서의 가산 합성 동작에서 혼색이 발생할 수 있다.

도 8은 고속 수평 전송 동작에서의 혼색의 발생을 설명하기 위한 모식도로서, 도 6과 마찬가지의 형식으로 도시하고 있다. 예를 들면, 도 6의 시각 t₄에 나타내는 상태, 즉, 본체부(2m)의 전위 웰 2개 걸러 교대로 R의 정보 전하(8) 및 G의 정보 전하(12)가 축적된 상태에 대응하여, 고속 수평 전송 동작을 3상 구동에 의해 행할 수 있다. 도 8은 3상 구동되는 수평 CCD 시프트 레지스터에서, 정보 전하의 이동이 발생하기 전후의 타이밍에서의 각 전송 전극 HS1∼HS6 아래에서의 채널 전위 및 정보 전하의 축적 상태를 도시하고 있다. 시각 t_H1에서의 상태는 φ₁, φ₂, φ₄, φ₅가 온 전압, φ₃, φ₆이 오프 전압의 상태이며, G의 정보 전하(12)는 HS2 아래의 전위 웰(20)에 축적되고, R의 정보 전하(8)는 HS5 아래의 전위 웰(22)에 축적되어 있다. 시각 t_H2에서의 상태는, 시각 t_H1에서의 상태로부터 φ₂, φ₅가 오프 전압으로 된 상태로, 그때까지 전위 웰의 상태이었던 HS2, HS5 아래의 스토리지 영역의 채널 전위가 얕아진다. 이에 의해，HS2 아래의 스토리지 영역으로부터 HS1 아래에 형성되어 있는 전위 웰(24)을 향하는 채널 전위의 구배가 형성되어, 정보 전하(12)는 HS2 아래의 스토리지 영역으로부터 전위 웰(24)로 이동한다. 또한，HS5 아래의 스토리지 영역으로부터 HS4 아래에 형성되어 있는 전위 웰(26)을 향하는 채널 전위의 구배가 형성되어, 정보 전하(8)는 HS5 아래의 스토리지 영역으로부터 전위 웰(26)로 이동한다. 여기서, 전송 클럭이 높은 주파수인 경우, 예를 들면, 정보 전하(12)가 완전히 HS1 아래로 이동하기 전에, 전송 클럭의 온/오프의 절환이 발생하여, 정보 전하(12)의 일부가 HS2의 스토리지 영역에 잔존한 상태에서, 다시 해당 영역이 전위 웰의 상태로 될 수 있다. 이 잔존한 정보 전하는, 해당 영역으로 전송되어 오는 후속의 정보 전하(8)와 혼합되어, 혼색이 발생할 수 있다.

여기서, 전송 효율은 본체부(2m)와 더미부(2e)에서 상위할 수 있다. 예를 들면, 더미부(2e)는, 전송 전극쌍의 배열 피치 L_P가 본체부(2m)보다 커질 수 있는 것이 하나의 요인으로서 들 수 있다. 이 L_P의 확대는, 더미부(2e)에서는 전술한 바와 같이 본체부(2m)보다 전하 전송 채널의 폭 W를 좁히는 구성으로 하는 것에 대응한 것이다. 즉, 더미부(2e)의 각 전송 전극 아래의 전송 채널 영역은, 그 폭 W의 축소량에 따라서, 축적 전하량의 확보를 위해 스토리지 영역의 수평 방향의 치수 L_S를 본체부(2m)보다 크게 설정한다. 그 결과, 더미부(2e)에서는, L_P가 커지게 되어, 정보 전하의 전송 길이가 본체부(2m)에 비해 길게 되므로, 전송 효율이 본체부(2m)보다 낮아질 수 있다.

본체부(2m)에서의 정보 전하의 가산 합성 동작에서의 혼색은, 배리어 전위차 φ_B의 증가에 의해 억제가 도모된다. 한편, 고속 수평 전송 동작에서의 혼색은, 전위차 φ_Δ를 크게 하여 프린지 전계를 증가시킴으로써 억제가 도모된다. 그러나， φ_B와 φ_Δ의 합은, 전송 클럭의 진폭에 따라 정해지기 때문에, 저소비 전력화 등의 점에서 전송 클럭의 진폭을 작게 하는 것이 요구되는 상황에서는，φ_B 및 φ_Δ는 트레이드 오프의 관계로 되어, 양방을 동시에 크게 할 수 없다. 그 때문에, 고속으 로의 수평 전송을 가능하게 하면서, 혼색이 억제된 양호한 화질을 확보하는 것이 어렵다고 하는 문제가 있었다.

본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 고속으로의 수평 전송을 가능하게 하면서, 혼색이 억제된 양호한 화질이 얻어지는 고체 촬상 소자를 제공하는 것을 목적으로 한다.

본 발명에 따른 고체 촬상 소자는, 입사광에 따라서 생성된 정보 전하를 열 방향으로 전송하는, 행 방향으로 배열된 복수의 수직 CCD 시프트 레지스터와, 행 방향으로 배열된 복수의 요소 영역에 의해 전하 전송 영역이 형성되고, 인접하는 상기 요소 영역끼리는 전송 클럭에 의해 서로 독립하여 채널 전위가 제어 가능하며, 상기 수직 CCD 시프트 레지스터로부터 출력되는 상기 정보 전하를 행 방향으로 전송하는 수평 CCD 시프트 레지스터와, 상기 수평 CCD 시프트 레지스터로부터 출력되는 상기 정보 전하를 전압 신호로 변환하는 출력부를 구비하는 것으로서, 상기 각 요소 영역이, 전하 전송의 하류측에 위치하는 스토리지 영역과, 그 상류측에 위치하며, 상기 스토리지 영역보다도 채널 전위가 얕은 배리어 영역을 갖고, 상기 수평 CCD 시프트 레지스터가, 상기 복수의 수직 CCD 시프트 레지스터의 출력단에 접속되는 비트군을 포함한 본체부와, 상기 본체부로부터 출력되는 상기 정보 전하를 상기 출력부에 전송하는 연장부를 갖고, 상기 배리어 영역에서의 채널 전위가, 상기 본체부와 상기 연장부에서 서로 다른 것이다.

다른 본 발명에 따른 고체 촬상 소자에서는, 상기 수평 CCD 시프트 레지스터 의 상기 본체부와 상기 연장부가, 서로 공통의 상기 전송 클럭에 의해 구동되도록 구성된다.

또 다른 본 발명에 따른 고체 촬상 소자에서는, 상기 요소 영역이, 상기 본체부에서, 상기 수직 CCD 시프트 레지스터의 행 방향의 간격에 따른 피치로 행 방향으로 배열되며, 상기 연장부에서, 상기 본체부보다 큰 피치로 행 방향으로 배열된다.

상기 구성의 고체 촬상 소자에서, 상기 본체부에서의 상기 스토리지 영역과 상기 배리어 영역의 채널 전위차를, 상기 연장부에서의 해당 채널 전위차보다 크게 설정하는 것이 바람직하다.

또한, 상기 구성의 고체 촬상 소자는, 상기 수평 CCD 시프트 레지스터가, 상기 전하 전송 영역의 반도체 기판 표면에 위치하는 제1 도전형 불순물을 포함하는 표면층과, 해당 표면층 아래에 위치하는 제2 도전형 불순물을 포함하는 기판층이 상기 본체부 및 상기 연장부에 공통으로 형성된 매립 채널 구조를 갖고, 상기 배리어 영역의 상기 표면층에, 또한 제2 도전형 불순물로 이루어지는 배리어 불순물이 도입되는 구조에서, 상기 본체부에서의 상기 배리어 불순물의 농도를, 상기 연장부에서의 해당 농도보다 높게 설정함으로써 구성할 수 있다.

<실시예>

이하, 본 발명의 실시예에 대해서, 도면에 기초하여 설명한다.

도 1은 실시예에 따른 프레임 전송 방식의 CCD 이미지 센서(40)의 모식적인 구성도이다. CCD 이미지 센서(40)는, 촬상부(40i), 축적부(40s), 분류부(40t), 수 평 전송부(40h) 및 출력부(40d)를 포함하여 구성된다. 촬상부(40i), 축적부(40s) 및 분류부(40t)는 각각, 수직 방향으로 연장되어 서로 평행하게 배치된 복수의 전하 전송 채널 영역과, 수평 방향으로 연장되어 서로 평행하게 배치된 복수의 전송 전극을 포함하여 구성된 복수의 수직 CCD 시프트 레지스터로 이루어진다. 해당 수직 CCD 시프트 레지스터의 각 비트는, 인접하여 배치된 복수개의 전송 전극을 포함하고, 이들 전송 전극에 인가하는 전압에 의해, 정보 전하를 축적하는 전위 웰을 1개씩 형성한다.

촬상부(40i)의 수직 CCD 시프트 레지스터의 각 비트는 각각 촬상 소자의 수광 화소를 구성하고, 노광 기간에서 피사체로부터의 광을 수광하고, 수광량에 따른 정보 전하를 생성하여 전위 웰에 축적한다. 노광 기간이 종료되면, 정보 전하는 프레임 전송 동작에 의해 촬상부(40i)로부터 축적부(40s)에 고속으로 수직 전송된다.

CCD 이미지 센서(40)는 컬러 화상의 촬상을 목적으로 하여, 촬상부(40i)의 행렬 배치된 수광 화소에 대응지어, 예를 들면, 베이어 배열의 컬러 필터 어레이가 배치된다. 이에 의해 촬상부(40i)에는, R 및 G가 교대로 배열되는 행과, B 및 R이 교대로 배열되는 행이 형성된다. 각 수광 화소에는, 그 상에 배치된 컬러 필터를 통해서 광이 입사하고, 해당 컬러 필터의 투과 파장 영역의 광의 강도에 따른 정보 전하가 축적된다.

축적부(40s)의 수직 CCD 시프트 레지스터는, 촬상부(40i)로부터 전송된 정보 전하를 그대로 유지할 수 있도록 차광되어 있다. 축적부(40s)는, 수평 전송 부(40h)가 1행분의 정보 전하를 출력부(40d)에 수평 전송 완료할 때마다, 라인 전송 동작을 행하여 정보 전하를 수평 전송부(40h)를 향하여 이동시킨다.

분류부(40t)는, 축적부(40s)와 수평 전송부(40h) 사이에 형성된다. 분류부(40t)는 예를 들면, 축적부(40s)를 구성하는 수직 CCD 시프트 레지스터의 출력단에, 축적부(40s)와는 독립적으로 구동 가능한 전송 전극을 배치하여 구성된다. 분류부(40t)는 예를 들면, 홀수 열과 짝수 열에서 서로 다른 순서로 전송 전극이 배열되며, 축적부(40s)로부터 출력되는 1행분의 정보 전하를, 홀수 열의 정보 전하군과 짝수 열의 정보 전하군으로 나누어, 수평 전송부(40h)에 전송하도록 구동할 수 있다.

수평 전송부(40h)는 수평 CCD 시프트 레지스터로 구성되며, 축적부(40s)로부터 분류부(40t)를 통해서 수직 전송된 정보 전하를 출력부(40d)에 수평 전송한다.

출력부(40d)는, 전기적으로 독립된 용량을 구성하는 FD, 및 그 전위 변화를 취출하는 앰프로 이루어지고, 수평 전송부(40h)로부터 출력되는 정보 전하를 1비트 단위로 FD에 받아 전압값으로 변환하여, 시계열의 화상 신호로서 출력한다. FD는, 부수되는 용량을 작게 하기 위해, 예를 들면 수평 CCD 시프트 레지스터의 채널 폭에 비해 작은 사이즈로 형성된다.

수평 전송부(40h)를 구성하는 수평 CCD 시프트 레지스터는, 촬상부(40i) 또는 축적부(40s)의 각 열에 대응하여 배치된 비트군을 포함한 본체부(40m)와, 본체부의 출력단으로부터 연장된 연장 부분인 더미부(40e)로 이루어진다. 더미부(40e)는, 비교적 큰 채널 폭을 갖는 본체부(40m)로부터, 작은 사이즈를 갖는 FD를 향하 여, 전하 전송 채널의 폭을 점차로 좁히는 일련의 전송단으로 이루어지는 부분을 포함하고 있어, 정보 전하의 원활한 전송을 가능하게 하고 있다.

또한, 수평 CCD 시프트 레지스터는 매립 채널 구조를 갖고, 그 전송 채널 영역에는, N형 반도체 기판 내에 형성된 P형 확산층인 P웰 상에 N형 확산층인 N웰이 형성된다. 전송 채널 영역 상에는, 전하 전송 방향인 행 방향으로 전송 전극이 배열되어, 전송 전극에 인가되는 복수 상의 전송 클럭에 의해 채널 전위를 변화시킴으로써 정보 전하가 전송된다.

수평 CCD 시프트 레지스터의 전송 채널 영역 상에는, 전송 전극으로서 1poly 전극 및 2poly 전극이 교대로 배열된다. 또한, 전송 채널 영역에 평행하게 복수개의 수평 전송 클럭 신호선이 배치된다. 이들 클럭 신호선에는, 서로 인접하는 1poly 전극 및 2poly 전극으로 이루어지는 전극쌍이 순서대로 접속된다. 본체부(40m) 및 더미부(40e)는 이들 클럭 신호선이 공급하는 전송 클럭에 의해 공통으로 구동된다. 본 CCD 이미지 센서(40)는 수평 전송부(40h)에서의 3화소 가산을 가능하게 하기 위해 6상 구동 가능하게 구성된다. 이에 대응하여 6개의 클럭 신호선이 배치되며, 수평 방향으로 배열되는 복수의 전극쌍은 6쌍 주기로 동일한 클럭 신호선에 접속된다. 여기서는 6상의 전송 클럭 φ₁∼φ₆에 대응하는 전극쌍을 각각 전송 전극 HS1∼HS6으로 나타낸다. 수평 CCD 시프트 레지스터의 각 전송단은, 1개의 전극쌍과 그 아래의 전송 채널 영역인 요소 영역으로 구성된다. 각 전송단에서 전하 전송의 하류측에 1poly 전극이 배치되고, 그 아래의 전송 채널 영역이 스토리 지 영역을 구성하고, 1poly 전극보다 상류측에 배치된 2poly 전극 아래의 전송 채널 영역이 배리어 영역을 구성한다.

배리어 영역은, N웰에 붕소 등의 P형 불순물을 이온 주입하여 형성되며, 스토리지 영역보다 배리어 전위차 φ_B만큼 얕은 채널 전위로 설정된다. 이 배리어 형성을 위한 불순물의 이온 주입은, CCD 이미지 센서(40)의 제조 프로세스에서, 각CCD 시프트 레지스터의 전송 채널 영역에 N웰을 도입하고, 또한 기판 상에 적층한 1poly를 패터닝하여 1poly 전극을 형성한 후, 기판 상에 형성하는 이온 주입 마스크를 이용하여 행해진다. 이 마스크는, 예를 들면 기판 상에 도포된 포토레지스트를 패터닝하여 형성된다. 또한, 이 배리어 영역의 형성 후, 2poly 전극, 층간 절연막, 금속 배선, 컬러 필터 등이 형성되어, CCD 이미지 센서(40)가 완성된다.

도 2는 수평 CCD 시프트 레지스터의 배리어 영역의 형성 공정을 설명하는 모식적인 소자 상면도이다. 배리어 영역 형성을 위한 이온 주입 공정은, 다음 공정 A 및 공정 B로 구성된다. 예를 들면, 공정 A를 행한 후, 공정 B를 행한다. 또한, 공정 A, B의 순번을 교체하는 것도 가능하다.

[공정 A] 본체부(40m)에 대응하는 영역(도 2의 (a)의 사선 영역)에 개구를 갖는 포토레지스트 패턴을 기판 표면에 형성하고, 이것을 마스크로 하여 P형 불순물의 이온 주입을 행한다.

[공정 B] 본체부(40m) 및 더미부(40e)에 대응하는 영역(도 2의 (b)의 사선 영역)에 개구를 갖는 포토레지스트 패턴을 기판 표면에 형성하고, 이것을 마스크로 하여 P형 불순물의 이온 주입을 행한다.

또한, 상기 공정 A와 하기 공정 C를 조합하여 행해도 된다.

[공정 C] 더미부(40e)에 대응하는 영역(도 2의 (c)의 사선 영역)에 개구를 갖는 포토레지스트 패턴을 기판 표면에 형성하고, 이것을 마스크로 하여 P형 불순물의 이온 주입을 행한다.

공정 A, B, C 각각에서, 마스크의 개구 내에서는 1poly 전극이 N웰에의 이온 주입을 저지하므로, 1poly 전극의 간극의 N웰에 선택적으로 P형 불순물이 도입되어 배리어 영역이 형성된다.

공정 A 및 공정 B를 조합하여 행함으로써, 본체부(40m)에는 더미부(40e)보다 고농도로 P형 불순물이 이온 주입되어, 본체부(40m)에서의 배리어 전위차 φ_B(이하 φ_BM으로 나타냄)를, 더미부(40e)에서의 배리어 전위차 φ_B(이하 φ_BE로 나타냄)보다 큰 값으로 설정할 수 있다.

또한, 공정 A 및 공정 C를 조합하여 행하는 경우에는, 공정 A에서의 이온 주입량을 공정 C에서의 이온 주입량보다 많게 하여, 역시 배리어 전위차가 φ_BM>φ_BE로 되도록 본체부(40m) 및 더미부(40e)를 구성한다.

또한, 배리어 전위차 φ_BM 및 φ_BE는, 전술한 바와 같이 이온 주입량에 따라서 설정할 수 있지만, 주입된 불순물의 열 확산량 등의 그 밖의 요인에 따라서도 변할 수 있다. 따라서, 이온 주입량 이외의 요인을 조정하거나, 해당 요인을 고려 하여 이온 주입량을 설정하거나 하여, 배리어 전위차에 대한 φ_BM>φ_BE인 관계를 실현할 수 있다.

도 3은 수평 전송부(40h)에서의 수평 방향 3화소의 정보 전하의 가산 동작의 모습을 설명하는 모식도이다. 여기서는，R에 대응하는 정보 전하와, G에 대응하는 정보 전하가 교대로 배열된 행에 대해서 설명한다. 도 3은 종래 기술에 관해서 도시한 도 7에 상당하는 도면으로서, 표현의 형식은 도 7과 기본적으로 마찬가지이다. 즉, 도 3은 짝수 열의 G의 정보 전하(10)를 본체부(40m)에 판독한 시각 t₃ 및, 그 판독한 G의 정보 전하(10-1∼10-3)를 가산하는 과정에서의 시각 t_m에서의 각 전송 전극 HS1∼HS6 아래에서의 채널 전위 및 정보 전하의 축적 상태를 도시하고 있다. 또한, 도 3은 본체부(40m)뿐만 아니라 더미부(40e)의 모습도 도시하고 있으며, 도면에서 점선으로부터 우측이 본체부(40m)이고, 좌측이 더미부(40e)이다. 또한, 더미부(40e)의 HS1∼HS4에 대응하는 전송단에서는, 전송 채널 폭이 본체부(40m)보다 좁게 구성되는 것에 대응하여, 스토리지 영역의 채널 길이가 다른 전송단보다 크게 구성된다.

수평 방향 3화소의 가산 동작의 개략은, 도 6을 이용하여 설명한 내용과 마찬가지이다. 즉, 우선, 분류부(40t)에 의해 홀수 열의 R의 정보 전하를 본체부(40m)에 판독한 후(도 6의 시각 t₁), 그들을 3화소분씩 가산하고(도 6의 시각 t₂), 계속해서, 짝수 열의 G의 정보 전하를 본체부(40m)에 판독한다(도 6의 시각 t₃). 도 3에 도시한 시각 t₃의 상태는, 이 도 6의 시각 t₃의 상태에 상당한다. 즉, 시각 t₃에서는, R의 가산 합성된 정보 전하(8)는 본체부(40m)의 HS1 아래의 전위 웰(50)에 축적되고, G의 정보 전하(10-1∼10-3)는, 각각 본체부(40m)의 HS2, HS4, HS6 아래의 전위 웰(52-1∼52-3)에 축적되어 있다.

또한, 전술한 바와 같이 φ_BM>φ_BE로 설정되기 때문에, 본체부(40m)에서의 전위 웰(50, 52-1∼52-3)은, 더미부(40e)에서의 전위 웰(54)보다 깊다. 또한, 본체부(40m)의 최종 전송단인 전송 전극 HS1 아래의 전위 웰(50)이, 가산된 R의 정보 전하(8)에 대하여 충분한 축적 능력을 갖도록, 다음 전송단인 전송 전극 HS6 아래의 배리어 전위차는 φ_BE보다 큰 값, 예를 들면 φ_BM으로 설정하고 있다.

도 3에 도시한 시각 t_m의 상태는, 도 7의 시각 t_m의 상태에 대응한다. 시각 t_m에서는，HS4, HS6에 인가하는 전송 클럭을 온 전압으로부터 오프 전압으로 변화시킴으로써, HS4, HS6 아래의 채널 전위를 얕게 하여, HS4, HS6 아래의 스토리지 영역으로부터 HS3, HS5 아래의 전위 웰을 향하는 전위 구배를 형성한다. 이에 의해 본체부(40m)에서는, 정보 전하(10-2, 10-3)가 HS3, HS5 아래의 전위 웰로 이동한다.

이 시각 t_m에서의 정보 전하(10-2, 10-3)의 이동 동작에서는, 전송 전극간의 커플링 용량에 기인하여, HS6 아래의 채널 전위의 변화에 따라서, HS1 아래에서 R의 가산 합성 후의 정보 전하(8)를 축적하는 전위 웰(50)까지 얕아진다. 그러나, 전술한 바와 같이 본체부(40m)의 배리어 전위차 φ_BM을 크게 설정함으로써, 전위 웰(50)에 축적되는 R의 정보 전하(8)를, 인접하는 전위 웰(52-1)에 오버플로우시키지 않고, 해당 전위 웰(50)에 유지할 수 있다. 즉, 전위 웰(50)의 R의 정보 전하와 전위 웰(52-1)의 G의 정보 전하의 혼합이 방지되어, 혼색이 억제된다.

또한, 이 수평 방향의 가산 동작 시에는, 더미부(40e)에서는 정보 전하는 가산 동작되지 않는다. 그 때문에, 더미부(40e)의 배리어 전위차 φ_BE를 본체부(40m)의 배리어 전위차 φ_BM보다 낮은 값으로 설정해도, 해당 동작 시에 더미부(40e)에서의 혼색은 발생하지 않는다.

도 4는 수평 전송부(40h)에서의 고속 수평 전송 동작의 모습을 설명하는 모식도이다. 도 4는 종래 기술에 관해서 도시한 도 8에 상당하는 도면으로, 표현의 형식은 도 8과 기본적으로 마찬가지이다. 이 수평 전송 동작은, 도 3의 시각 t_m 후에서 수평 방향의 가산 동작이 완료된 상태로부터 개시된다. 즉, 고속 수평 동작의 개시 시에는, 도 6의 시각 t₄의 상태와 동일하게, 본체부(40m)의 전위 웰 2개 걸러 교대로 R의 정보 전하(8) 및 G의 정보 전하(12)가 축적된 상태에 있다.

고속 수평 전송 동작은, 전송 클럭 φ₁ 및 φ₄를 제1 상, φ₂ 및 φ₅를 제2 상, φ₃ 및 φ₆을 제3 상으로 하는 3상 구동에 의해 행해진다. 또한, 전송 클럭 φ₁∼φ₆의 진폭은, 수평 방향의 가산 동작 시와 동일하게 할 수 있다.

도 4에는, 3상 구동되는 수평 CCD 시프트 레지스터에서, 정보 전하의 이동이 발생하기 전후의 타이밍에서의 각 전송 전극 HS1∼HS6 아래에서의 채널 전위 및 정보 전하의 축적 상태가 도시되어 있다. 또한, 도 4는, 도 3과 마찬가지로, 본체부(40m)뿐만 아니라 더미부(40e)의 모습도 도시하고 있으며, 도면에서 점선으로부터 우측이 본체부(40m)이고, 좌측이 더미부(40e)이다. 또한, 더미부(40e)의 HS1∼HS4에 대응하는 전송단의 스토리지 영역이 다른 전송단보다 크게 구성되는 점도 도 3에 관해서 설명한 대로이다. 도 4에 도시한 시각 t_H1에서의 상태는 φ₁, φ₂, φ₄, φ₅가 온 전압, φ₃, φ₆이 오프 전압의 상태이며, G의 정보 전하(12)는 HS2 아래의 전위 웰(60)에 축적되고, R의 정보 전하(8)는 HS5 아래의 전위 웰(62)에 축적되어 있다. 시각 t_H2에서의 상태는, 시각 t_H1에서의 상태로부터 φ₂, φ₅가 오프 전압으로 된 상태로서, 그때까지 전위 웰의 상태이었던 HS2, HS5 아래의 스토리지 영역의 채널 전위가 얕아진다. 이에 의해，HS2 아래의 스토리지 영역으로부터 HS1 아래의 스토리지 영역에 형성되어 있는 전위 웰(64)을 향하는 채널 전위의 구배가 형성되어, 정보 전하(12)는 HS2 아래의 스토리지 영역으로부터 전위 웰(64)로 이동한다. 또한，HS5 아래의 스토리지 영역으로부터 HS4 아래의 스토리지 영역에 형성되어 있는 전위 웰(66)을 향하는 채널 전위의 구배가 형성되어, 정보 전하(8)는 HS5 아래의 스토리지 영역으로부터 전위 웰(66)로 이동한다.

더미부(40e)에서는, 전술한 바와 같이 배리어 전위차 φ_BE를 작게 설정한 만큼, 오프 전압을 인가한 전송 전극 아래의 스토리지 영역과 온 전압을 인가한 전송 전극 아래의 배리어 영역에서의 채널 전위차 φ_ΔE가 비교적 커진다. 이에 의해, 전술한 정보 전하(12)의 전위 웰(64)에의 이동 및 정보 전하(8)의 전위 웰(66)에의 이동에서, 더미부(40e)에서의 정보 전하의 전송 길이는 본체부(40m)에서의 전송 길이보다 길어질 수 있음에도 불구하고, 프린지 전계를 확보할 수 있어, 더미부(40e)에서의 양호한 전송 효율을 실현할 수 있다. 또한, 본체부(40m)에서는, 배리어 전위차 φ_BM을 크게 설정함으로써, 오프 전압을 인가한 전송 전극 아래의 스토리지 영역과 온 전압을 인가한 전송 전극 아래의 배리어 영역에서의 채널 전위차 φ_ΔM은 더미부(40e)에서의 φ_ΔE보다 작아지지만, 전송 길이도 더미부(40e)보다 작아지기 때문에, 전송 효율을 확보할 수 있다. 이와 같이, 고속으로의 수평 전송 동작에서, 본체부(40m)뿐만 아니라 더미부(40e)에서도 전송 효율을 확보할 수 있음으로써, 정보 전하의 전송 나머지에 기인하는 혼색이 억제된다.

이상, 축적부(40s)로부터 수평 전송부(40h)에 판독하는 행으로서, R, G의 정보 전하가 교대로 배열되는 행을 예로 도 3, 도 4를 이용하여 동작을 설명하였지만, G, B의 정보 전하가 교대로 배열되는 행에 대해서도 기본적으로 마찬가지이다.

또한, 본 실시예에서는, 전술한 바와 같이 더미부(40e)의 초단의 배리어 영역의 P형 불순물 농도(배리어 농도)를 본체부(40m)와 동일하게 하는 구성예를 설명하였다. 이와 같이, 배리어 농도에 차를 설정하는 경계는, 본체부(40m)와 더미부(40e)의 경계에 정확하게 일치할 필요는 없다. 예를 들면, 더미부(40e)의 본체부(40m) 근방에 본체부(40m)와 동일한 채널 폭의 전송단을 복수단 배치하는 구성에 서는, 본 발명이 해결하고자 하는 과제의 란에서 설명한 이유에 의해, 본체부(40m)에 대하여 배리어 농도차를 설정할 실질적인 더미부는 채널 폭이 본체부(40m)보다 좁아지는 전송단이다. 즉, 이 경우에는, 더미부(40e) 내 본체부(40m)와 동일한 채널 폭의 전송단은 본체부(40m)와 공통의 배리어 농도로 형성하고, 배리어 농도차를 설정하는 경계는, 채널 폭이 FD를 향하여 좁아지기 시작하는 더미부(40e)의 도중의 위치에 설정할 수 있다. 한편, 촬상부(40i)에 옵티컬 블랙 영역을 형성하는 경우 등에는, 본체부(40m)의 출력단측의 전송단의 전위 웰이 축적부(40s)로부터 정보 전하를 실질적으로 전송받지 않아, 수평 가산 동작에서 빈 상태로 유지되는 경우가 있을 수 있다. 이러한 경우에는, 더미부(40e)의 초단의 배리어 전위차를 높게 하지 않는 구성으로 할 수 있다.

배리어 전위차 φ_BM 및 φ_BE는, 전송 클럭의 진폭이나 축적 전하량을 고려하여 정해진다. 구체적으로는, 정보 전하의 수평 전송 시의 전송 불량을 회피하기 위해, 배리어 전위차는, 전송 클럭의 온 전압의 인가 시와 오프 전압의 인가 시에서의 스토리지 영역의 채널 전위의 변동 폭보다 작게 설정된다. 또한, 더미부(40e)의 배리어 전위차 φ_BE는, 스토리지 영역의 전하 축적 능력이 예를 들면, 수평 방향의 가산 합성을 행하여 얻어지는 정보 전하량 이상으로 되도록 정해진다.

또한, 본 실시예에서는, 축적부(40s)로부터 분류부(40t)를 통하여 수평 전송부(40h)에 전송된 정보 전하를, 수평 방향 3화소의 정보 전하의 가산 동작을 하기 위해 6상의 전송 클럭을 이용하여 수평 시프트 레지스터를 구동시켰다. 그러나, 전송 클럭의 수는 6상에 한정되는 것이 아니라, 가산하는 정보 전하의 화소수에 따라서, 이용하는 전송 클럭의 수를 적절히 변경할 수 있다.

본 발명에 따르면, 수평 CCD 시프트 레지스터의 본체부의 전송 전극 아래에서의 스토리지 영역과 배리어 영역의 불순물 농도차와, 연장부의 전송 전극 아래에서의 스토리지 영역과 배리어 영역의 불순물 농도차가 서로 다른 값으로 설정된다. 이 고체 촬상 소자의 구성에 의해, 본체부에서는 배리어 전위차 φ_B를 확보하고, 연장부에서는 프린지 전계의 확보가 가능하게 된다. 그 결과, 수평 CCD 시프트 레지스터에서의 정보 전하의 가산 합성 동작을 행할 때에 정보 전하에 가산 합성의 대상 외의 정보 전하가 혼입되는 것이 방지되어, 수평 해상도의 향상이 도모되고, 또한, 컬러 필터를 탑재한 고체 촬상 소자에서는 혼색의 억제에 의한 화질 향상이 도모된다. 그 한편으로, 연장부에서의 전송 효율의 저하가 억제되어, 전송 나머지의 정보 전하가 후속의 정보 전하에 혼입되는 것이 억제되므로, 고속의 수평 전송 동작을 가능하게 하면서, 수평 해상도의 향상이나 혼색 억제에 의한 화질 향상이 도모된다.

Claims

입사광에 따라서 생성된 정보 전하를 열 방향으로 전송하는, 행 방향으로 배열된 복수의 수직 CCD 시프트 레지스터와, 행 방향으로 배열된 복수의 요소 영역에 의해 전하 전송 영역이 형성되고, 인접하는 상기 요소 영역끼리는 전송 클럭에 의해 서로 독립하여 채널 전위가 제어 가능하며, 상기 수직 CCD 시프트 레지스터로부터 출력되는 상기 정보 전하를 행 방향으로 전송하는 수평 CCD 시프트 레지스터와, 상기 수평 CCD 시프트 레지스터로부터 출력되는 상기 정보 전하를 전압 신호로 변환하는 출력부를 구비하는 고체 촬상 소자로서,

상기 각 요소 영역은, 전하 전송의 하류측에 위치하는 스토리지 영역과, 그 상류측에 위치하며, 상기 스토리지 영역보다도 채널 전위가 얕은 배리어 영역을 갖고,

상기 수평 CCD 시프트 레지스터는,

상기 복수의 수직 CCD 시프트 레지스터의 출력단에 접속되는 비트군을 포함한 본체부와,

상기 본체부로부터 출력되는 상기 정보 전하를 상기 출력부에 전송하는 연장부

를 갖고,

상기 배리어 영역에서의 채널 전위는, 상기 본체부와 상기 연장부에서 서로 다른 것을 특징으로 하는 고체 촬상 소자.
제1항에 있어서,

상기 수평 CCD 시프트 레지스터의 상기 본체부와 상기 연장부는, 서로 공통의 상기 전송 클럭에 의해 구동되는 것을 특징으로 하는 고체 촬상 소자.
제1항에 있어서,

상기 요소 영역은,

상기 본체부에서, 상기 수직 CCD 시프트 레지스터의 행 방향의 간격에 따른 피치로 행 방향으로 배열되고,

상기 연장부에서, 상기 본체부보다 큰 피치로 행 방향으로 배열되는 것을 특징으로 하는 고체 촬상 소자.
제1항에 있어서,

상기 본체부에서의 상기 스토리지 영역과 상기 배리어 영역의 채널 전위차는, 상기 연장부에서의 해당 채널 전위차보다 크게 설정되는 것을 특징으로 하는 고체 촬상 소자.
제1항에 있어서,

상기 수평 CCD 시프트 레지스터는, 상기 전하 전송 영역의 반도체 기판 표면에 위치하는 제1 도전형 불순물을 포함하는 표면층과, 해당 표면층 아래에 위치하 는 제2 도전형 불순물을 포함하는 기판층이 상기 본체부 및 상기 연장부에 공통으로 형성된 매립 채널 구조를 갖고,

상기 배리어 영역의 상기 표면층에는, 또한 제2 도전형 불순물로 이루어지는 배리어 불순물이 도입되며,

상기 본체부에서의 상기 배리어 불순물의 농도는, 상기 연장부에서의 해당 농도보다 높게 설정되는 것을 특징으로 하는 고체 촬상 소자.