KR100838283B1 - 플라즈마 에칭방법 - Google Patents

플라즈마 에칭방법 Download PDF

Info

Publication number
KR100838283B1
KR100838283B1 KR1020070003765A KR20070003765A KR100838283B1 KR 100838283 B1 KR100838283 B1 KR 100838283B1 KR 1020070003765 A KR1020070003765 A KR 1020070003765A KR 20070003765 A KR20070003765 A KR 20070003765A KR 100838283 B1 KR100838283 B1 KR 100838283B1
Authority
KR
South Korea
Prior art keywords
gas
etching
plasma
plasma etching
etching method
Prior art date
Application number
KR1020070003765A
Other languages
English (en)
Other versions
KR20080027708A (ko
Inventor
요시유키 오타
츠요시 요시다
에이지 이케가미
겐지 이마모토
준지 아다치
Original Assignee
가부시키가이샤 히다치 하이테크놀로지즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히다치 하이테크놀로지즈 filed Critical 가부시키가이샤 히다치 하이테크놀로지즈
Publication of KR20080027708A publication Critical patent/KR20080027708A/ko
Application granted granted Critical
Publication of KR100838283B1 publication Critical patent/KR100838283B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 스페이스 폭이 100 nm 이하가 되는 디바이스의 가공으로, 마스크 패턴의 소밀영역 사이의 소밀형상 차가 발생하지 않는 플라즈마 에칭방법을 제공하는 것이다.
이를 위하여 본 발명에서는 조밀 패턴부에 측벽 보호막을 형성하기 위하여 부착계수가 작고, 측벽 보호막 성분이 될 수 있는 CF2 라디칼의 생성을 증대시키는 C4F8 가스 등의 C/F 비가 높은 첨가가스를 에칭가스에 첨가하고, 또한 전자온도 저감에 의한 해리효과 억제를 위해 Xe 가스를 첨가하였다.

Description

플라즈마 에칭방법{PLASMA ETCHING METHOD}
도 1은 본 발명을 실시하는 멀티 챔버 플라즈마 에칭장치의 구성을 설명하는 도,
도 2는 본 발명을 실시하는 멀티 챔버 플라즈마 에칭장치의 처리실의 구성을 설명하는 단면도,
도 3은 본 발명에서의 소밀형상 차를 설명하는 도,
도 4는 본 발명에서의 프로세스 플로우를 설명하는 도,
도 5는 본 실시예에서의 프로세스 파라미터 의존성을 설명하는 도면이다.
※ 도면의 주요부분에 대한 부호의 설명
1a, 1b : 진공처리실 2 : 안테나 전극
3 : 고주파 전원 4 : 정합회로
5 : 고주파 전원 6 : 정합회로
7 : 정전척 8 : 가스공급판
9 : 코일 10 : 정합회로
11 : 기판 바이어스 전원 12 : 질량 유량 제어기
13 : 피처리 기판 14 : 가스공급관
15 : 유전체 16 : 동축 단자
17 : 포커스링 18 : 기판 전극
19-1 : 가스 봄베 19-2 : 가스 봄베
19-3 : 가스 봄베 20 : 진공 반송실
21 : 진공 반송로봇 22a, 22b : 로드록실
23 : 카세트 탑재부 24a, 24b : 게이트
25 : 대기 로더부 26 : 웨이퍼 카세트
50 : 채광용 석영창 52 : 광섬유
53 : 분광기 54 : 데이터처리부
401 : ArF 레지스트 402 : BARC
403 : 무기막 중간층 404 : 하층 유기막
405 : SiN(실리콘 질화막) 406 : WSi(텅스텐 실리콘막)
407 : Poly-Si(다결정 실리콘) 408 : SiO2(실리콘 산화막)
409 : Si 기판
본 발명은 라인 앤드 스페이스 패턴을 패터닝한 반도체장치의 제조방법에서의, 스페이스 폭이 100 nm 이하가 되는 디바이스의 게이트 마스크가공에 있어서, 미세 치수의 게이트 마스크를 양호하게 형성하는 플라즈마 에칭방법에 관한 것이 다.
최근의 반도체집적회로의 고집적화 및 고속화에 따라 게이트 마스크(게이트전극 가공용 마스크)의 더 한층의 미세화가 요구되고 있다. 라인과 스페이스가 교대로 나타나는 마스크 패턴을 얻는 가공형상에서는, 마스크 패턴의 소밀(스페이스의 비가 작은 밀부와 스페이스비가 큰 소부)에 관계없이 형상 차가 없는 마스크를 마무리하는 것이 필요하게 된다. 지금까지의 마스크 패턴의 스페이스 폭이 100 nm 이상의 디바이스에서는, 종래의 에칭방법을 사용하여 마스크 패턴의 소밀에 관계없이 형상 차가 없는 마스크를 가공하는 것이 가능하였으나, 스페이스 폭이 100 nm 이하가 되는 디바이스의 가공에서는, 종래의 에칭방법으로 가공을 실시하면 마스크 패턴의 소밀에 의하여 마스크의 형상에 차가 발생한다는 문제가 있다.
종래의 에칭방법에서는, CF4, CHF3 및 불활성가스(Ar)를 혼합한 가스로 에칭을 행하고 있었으나(예를 들면, 특허문헌 1 참조), 마스크 패턴의 미세화에 따른 애스펙트비가 증대한 게이트 마스크의 가공에서 마스크 패턴의 소밀에 의하여 마스크형상의 차를 저감하는 것이 곤란하게 되어 왔다. 종래의 에칭방법에서는 CF4/CHF3/CH2F2/ CH3F 등의 가스를 에칭가스로서 사용하고 있다. 이들 에칭가스는, 플라즈마 중에서 C 라디칼, F 라디칼을 생성하여, 부착계수가 높은 C 라디칼이 영각(迎角)이 큰 소부 패턴에 부착되기 쉬워 소부의 형상이 순테이퍼형상이 되고, 또 조밀 패턴부에서는 조밀 패턴부의 측벽에 필요한 측벽 보호막 성분이, 패턴의 미세화와 고집적화에 의하여 증가한 애스펙트비 때문에 측벽에 도달할 수 없고, 사이드 에치형상이 되어 소부와 밀부의 사이에서 마스크형상의 차를 발생시키고 있었다.
마스크의 소부와 밀부 사이의 형상 차의 정의에 대하여 도 3을 사용하여 설명한다. 피처리 기판은, Si 기판(409)의 표면에 실리콘 산화막(SiO2)을 형성하고, 그 위에 다결정 실리콘층(Poly-Si)(407), 텅스텐 실리콘막(WSi)(406), 실리콘 질화막(SiN)(405), 유기막 중간층(404), 무기막 중간층(403), BARC(402)를 적층 형성하여 구성되고, 다시 그 위에, ArF 레지스트막(이하, 단지 레지스트라 하는 경우가 있다) (401)을 성막한 후 패터닝하여 구성된다. 에칭전의 패턴밀도가 높은 밀부 패턴 레지스트(401)의 선폭 치수를 A라 하고, 에칭전의 패턴밀도가 낮은 소부 패턴 레지스트(401)의 선폭 치수를 B라 한다.
이들 선폭 치수(A, B)를 가지는 레지스트(401)를 마스크로 하고, 이 마스크의 하층에 있는 실리콘 질화막(405)을 에칭한다. 이때 에칭 후의 밀부 패턴(405)의 선폭 치수를 AA라 하고, 에칭 후의 소부 패턴(405)의 선폭 치수를 BB라 한다. 밀부 패턴의 에칭 전후의 치수 차는(AA-A)로 나타내고, 소부 패턴의 에칭 전후의 치수 차를(BB-B)로 나타낸다. (AA-A)와 (BB-B)의 차를 소밀 치수 차로서 나타낸다.
즉, 소밀 치수 차는 하기 수학식 (1)로 나타낸다.
｜소밀 치수 차｜= (BB-B) - (AA-A)
상기한 바와 같이 패턴밀도가 높은 영역에서는 사이드 에치의 상태[도 3(A) AA]로, 패턴밀도가 낮은 영역에서는 순테이퍼형상[도 3(B) BB]으로 에칭된다. 이 상황은, 스페이스 폭이 100 nm 이하가 되면 현저하게 나타나고, 이후의 처리에 대하여 부적함을 미치게 한다.
[특허문헌 1]
일본국 특개2006-32801호 공보
상기 종래의 문제를 감안하여 본 발명은, 다층 레지스트 마스크구조를 사용한 65 nm 노드 이후의 SiN(실리콘 질화막) 또는 SiO2(실리콘 산화막)의 미세 게이트 전극 가공시에 형성하는 마스크의 형상에, 마스크 패턴의 소부와 밀부의 사이에서 발생하는 형상 차를 저감시켜, 양호한 가공형상 및 마스크 선택비를 확보할 수 있는 반도체집적회로의 플라즈마 에칭방법을 제공하는 것을 과제로 한다.
상기 과제의 해결수단으로서, 조밀 패턴부에 측벽 보호막을 형성하기 위하여 부착계수가 작고, 측벽 보호막 성분이 될 수 있는 CF2 라디칼의 생성을 증대시키는 것으로 하였다. 또한 CF2 라디칼의 생성을 증대시키는 방법으로서, CFx 라디칼 공급원을 늘리는 것을 목적으로 C4F8 가스 등의 C/F 비가 높은 가스의 첨가 및/또는 전자온도 저감에 의한 해리효과 억제를 위하여 Xe 가스를 첨가하였다.
상기 과제를 해결하기 위하여 본 발명은, 다층 레지스트 마스크가 사용된 실리콘 산화막 및 실리콘 질화막의 L/S(라인 앤드 스페이스) 패턴을, 에칭가스의 플 라즈마를 사용하여 에칭하는 플라즈마 에칭방법에 있어서, 에칭가스에 희석가스를 첨가하여 에칭가스의 과해리를 억제하였다.
본 발명은, 상기 플라즈마 에칭방법에 있어서, 상기 에칭가스로서 CF4/CHF3/ CH2F2/CH3F 등으로 이루어지는 에칭가스를 사용하고, 이 에칭가스의 과해리를 억제하기 위하여 Xe 가스 또는 Kr 등의 플라즈마의 전자온도를 내리는 가스를 희석가스로서 첨가하였다. 이때 상기 희석가스의 첨가량을, 에칭가스 1.0에 대하여 0.2∼10.0으로 하였다.
본 발명은, 다층 레지스트 마스크를 사용하여 실리콘 산화막 및 실리콘 질화막의 L/S(라인 앤드 스페이스) 패턴을, 에칭가스의 플라즈마를 사용하여 에칭하는 플라즈마 에칭방법에서, 부착계수가 낮은 CF2 라디칼의 비율을 높게 하였다.
본 발명은, 상기 플라즈마 에칭방법에서 상기 에칭가스에 CF4/CHF3/CH2F2/CH3F 등으로 이루어지는 에칭가스를 사용하고, 이 에칭가스와 비교하여 C4F6/C4F8/C5F8 등의 C/F 비가 높은 가스를 첨가하여, 부착계수가 낮은 CF2 라디칼의 비율을 증가시켰다. 이때 상기 C/F 비가 높은 가스의 첨가량을, 에칭가스 1.0에 대하여 0.01∼0.5로 하였다.
본 발명은 다층 레지스트 마스크를 사용하여 실리콘 산화막 및 실리콘 질화막의 L/S(라인 앤드 스페이스) 패턴을, 에칭가스의 플라즈마를 사용하여 에칭하는 플라즈마 에칭방법에 있어서, 상기 에칭가스에 CF4/CHF3/CH2F2/CH3F 등으로 이루어지 는 에칭가스를 사용하고, 이 에칭가스의 과해리를 억제하기 위하여 Xe 가스 또는 Kr 등의 플라즈마의 전자온도를 내리는 가스를 희석가스로서 첨가함과 동시에, 또한 에칭가스와 비교하여 C4F6/C4F8/C5F8 등의 C/F 비가 높은 가스를 첨가하여 부착계수가 낮은 CF2 라디칼의 비율을 증가시킨다.
본 발명은 상기 플라즈마 에칭방법에 있어서, 플라즈마에 인가하는 소스 파워를 내려 에칭가스의 과해리를 억제한다. 또한 본 발명은 상기 플라즈마 에칭방법에 있어서, 레지스트 마스크로서, ArF 레지스트막을 사용하였다.
도 1을 사용하여 본 발명에 관한 플라즈마 에칭방법이 적용되는 플라즈마 에칭장치의 구성을 설명한다. 도 1은 본 발명에 사용한 매엽식 멀티 챔버를 가지는 플라즈마 에칭장치의 평면도이다. 이 플라즈마 에칭장치는, 진공반송 로봇(21)을 구비한 진공 반송실(20)과, 게이트(24a, 24b)를 거쳐 진공 반송실(20)에 접속된 2개 이상의 처리실(1a, 1b)과, 진공 반송실(20)과 대기 로드부(25)와의 사이에 설치한 로드록실(22a, 22b)과, 대기 로더부(25)와, 웨이퍼 카세트(26)를 탑재하는 카세트 탑재부(23)로 구성된다. 이 플라즈마 에칭장치는, 피처리 기판(13)에 대하여 진공처리실(1a, 1b)에서 동일 프로세스를 병렬로 처리하는 것도, 진공처리실(1a)이 진공처리실(1b)에서의 이종 프로세스를 차례로 처리하는 것도 가능해지고 있다.
이 플라즈마 에칭장치의 진공처리실(1a)과 진공처리실(1b)은, 대략 동일한 구조이기 때문에, 진공처리실(1)에 대하여 도 2를 참조하여 상세를 설명한다. 이 플라즈마 에칭장치는, UHF(Ultra High Frequency)와 자계를 이용하여 플라즈마를 형성하는 UHF 플라즈마 에칭장치이다.
진공처리실(1)은, 진공용기로 되어 있고 주위에 전자사이크로트론공명(ECR)용 자장을 발생시키기 위한 코일(9)이 설치되고, 내벽은 30℃로, 온도조절기(도시를 생략)으로 온도제어되고 있다. 피처리 기판(13)은, 정전척(7)을 설치한 기판전극(18)에 탑재된다. 정전척(7)에는 직류 전원(도시 생략)이 접속되고, 피처리 기판(13)을 정전척(7)에 흡착 가능하게 되어 있다. 정전척(7)의 상면 주변에는 포커스링(17)이 설치되어 있다. 기판 전극(18)에는 정합기(10)를 거쳐 기판 바이어스전원(11)이 접속되고, 피처리 기판(13)에 고주파 바이어스를 인가 가능하게 되어 있다.
종래의 주된 에칭가스인 CF4, CHF3, CH2F2 등의 프론가스, C2F6, C3F8, C4F6, C4F8, C5F8 등의 C/F 비가 높은 첨가가스, Ar, Xe, Kr 등의 불활성가스는 각각의 가스 봄베(19-1, 19-2, 19-3)로부터 공급되고, 질량 유량 제어기(mass flow controller)(12)로 유량 제어하며, 프로세스 가스원에 접속된 가스공급관(14)을 거쳐 가스구멍이 다수 설치된 예를 들면 실리콘 또는 유리형상 탄소로 이루어지는 가스공급판(8)으로부터 처리실(1a)에 도입된다.
가스공급판(8)의 상부에는 안테나 전극(2)이 설치된다. 고주파 전력이, 고주파 전원(3) 및 고주파 전원(5)으로부터 정합회로(4) 및 정합회로(6)를 거쳐 동축 단자(16)로부터 안테나 전극(2)에 급전된다. 고주파 전력이, 안테나 전극(2) 주위의 유전체창(15)으로부터 처리실(1) 내에 방사됨과 동시에, 공진전계가 가스공급 판(8)을 거쳐 처리실(1) 내에 도입되고, 플라즈마의 생성에 의하여 피처리 기판(13)에 에칭가공이 실시된다.
진공처리실(1)의 아래쪽에 터보분자 펌프(TMP)로 이루어지는 진공배기수단(도시 생략)과 오토프레서 콘트롤러(APC)로 이루어지는 조압수단(도시 생략)이 설치되고 소정 압력으로 유지하면서 처리 후의 에칭용 가스를 진공처리실(1)로부터 배출한다. 진공처리실(1)의 둘레벽에는 채광용 석영창(50)이 설치되고, 진공처리실 내의 발광상태를 광섬유(52)를 거쳐 분광기(53)로 유도하여 데이터처리부(54)에서 진공처리실 내의 발광상황을 연산처리한다.
< 실시예 1 >
이하, 본 발명의 제 1 실시예를 도 4를 사용하여 설명한다. 도 4(a)는 초기형상을 나타낸다. 도 4(b)는 조밀 패턴부의 실리콘 질화막(405)을 종래 플라즈마 에칭방법의 주가스 케미스트리인 CF4/CHF3/CH2F2/CH3F 등을 사용하여 수직성이 높은 플라즈마 에칭을 실시한 예이고, 도 4(c)는 성긴 패턴부의 실리콘 질화막(405)을, 종래 플라즈마 에칭방법의 주가스 케미스트리인 CF4/CHF3/CH2F2 등을 사용하여 수직성이 높은 플라즈마 에칭을 실시한 예이다. 도 4(d)는 본 발명의 방법에 의하여 얻은 에칭형상이다.
도 4(b)와 같이, 조밀 패턴부의 실리콘 질화막(405)을 종래 플라즈마 에칭방법의 주가스 케미스트리인 CF4/CHF3/CH2F2/CH3F 등을 사용하여 수직성이 높은 플라즈마 에칭을 실시하면 조밀 패턴부의 실리콘 질화막(405)에서는 수직한 형상을 얻을 수 있으나, 성긴 패턴부의 실리콘 질화막(405)의 형상은 순테이퍼형상이 된다. 또 도 4(c)와 같이 성긴 패턴부의 실리콘 질화막(405)을 종래 플라즈마 에칭방법의 주가스 케미스트리인 CF4/CHF3/CH2F2 등을 사용하여 수직성이 높은 플라즈마 에칭을 실시하면 조밀 패턴부의 실리콘 질화막(405)에 사이드 에치가 들어간다. 이와 같이 종래의 플라즈마 에칭방법에서는 소밀 사이에 있어서 측벽에 형성되는 측벽 보호막성분(라디칼)의 공급에 차가 발생하여, 치수 및 형상에 소밀 차가 생기고 있었다.
본 발명은, 도 4(d)가 나타내는 바와 같이 조밀 패턴부와 성긴 패턴부의 실리콘 질화막(405)이 모두 수직형상이 되고 치수, 형상 모두 소밀 차가 없는 플라즈마 에칭을 가능하게 하기 위하여 종래 플라즈마 에칭방법의 주가스 케미스트리인 CF4/CHF3/CH2F2/CH3F 등에 Xe 가스 또는 kr 가스의 첨가를 행하였다. Xe 가스 또는 Kr 가스첨가의 목적은, Xe 가스 또는 Kr 가스의 첨가에 의하여 전자온도를 내리는 것이 가능해진다. 전자온도 저하에 의한 플라즈마 해리의 억제(플라즈마 밀도의 저하)에 의하여 CF2 라디칼/C2 라디칼비의 증가를 목적으로, 조밀 패턴부의 측벽에 필요한 측벽 보호막 성분의 성장을 촉구하여 사이드 에치의 발생을 방지하고 있다.
그 결과, 도 5(a)에 나타내는 바와 같이 Xe 가스의 첨가량을 증가시킴에 따라 소밀 차가 저감되고 있다. 이것은 Xe 가스첨가에 의하여 플라즈마의 전자온도가 저하하기 때문에 해리가 억제되어 플라즈마 중의 CF2/C2 라디칼비가 증가하고, 부착계수가 작은 CF2 라디칼이 애스펙트비가 높은 조밀 패턴 측벽부에 도달하여 측벽을 보호하는 효과가 얻어진 것에 의한 것이다. 이때의 가스의 비율은, 종래 플라즈마 에칭방법의 주된 에칭가스 1.0에 대하여 Xe 가스 또는 Kr 가스의 첨가량은 0.2∼10.0 인 것이 바람직하다. 또 처리실 내의 압력은, 0.1∼20.0 Pa 인 것이 바람직하다.
< 실시예 2 >
실시예 1에서 나타낸 바와 같이, 종래의 플라즈마 에칭방법에서는 상기한 문제가 발생된다. 소밀 패턴 모두 수직성이 높은 에칭을 실현하기 위하여 종래의 에칭의 주가스 케미스트리인 CF4/CHF3/CH2F2/CH3F 등에 C4F8 가스의 첨가를 행하였다. C4F8 가스첨가의 목적은, 조밀 패턴부의 측벽 보호막 성분이 되는 CF2 라디칼의 공급원으로 하기 위함이다.
그 결과, 도 5(b)에 나타내는 바와 같이 C4F8 가스 첨가량을 증가시킴에 따라 소밀 차가 저감되어 있다. 이것은 C4F8 가스를 첨가한 것에 의하여 CF2 라디칼량이 증가하여 영각이 작은 조밀 패턴부에 부착계수가 작은 CF2 라디칼이 들어가기 때문에 측벽 보호 효과가 얻어졌기 때문이라고 생각된다. 이때의 가스의 비율은 종래 플라즈마 에칭방법의 주된 에칭가스 1.0에 대하여 C4F8 가스 첨가량이 0.01∼0.5 정도인 것이 바람직하다. 또 처리실 내의 압력은, 0.1∼20.0 Pa 인 것이 바람직하다.
< 실시예 3 >
실시예 1에서 나타낸 바와 같이 종래의 플라즈마 에칭방법에서는 상기한 문제가 발생된다. 이 실시예에서는 소밀 패턴 모두 수직성이 높은 에칭을 실현하기 위하여 종래의 플라즈마 에칭방법보다 낮은 고주파 전력영역을 적용하였다.
그 결과, 도 5(c)에 나타내는 바와 같이 고주파 전력을 저하하여 가면, 소밀 차가 저감하고 있다. 이것은 고주파 전력을 저하함으로써 해리가 억제되어, 플라즈마 중의 CF2 라디칼비가 증가하고, 부착계수가 작은 CF2 라디칼이 애스펙트비가 높은 조밀 패턴 측벽부에 도달하여 측벽을 보호하는 효과가 얻어진 것에 의한 것이다. 본 실시예의 경우, 바람직한 고주파 전력의 범위는, 소밀차가 가장 저감되는 200W 내지 400W 임을 알 수 있다.
실시예 1, 2, 3에서 나타낸 Xe 가스첨가, C4F8 가스첨가, 저고주파 전력영역의 적용을 조합시킴으로써 CF2 라디칼의 생성을 더욱 촉진할 수 있는 플라즈마 에칭방법을 확립할 수 있었다.
또, 상기 플라즈마 에칭방법을 사용함으로써 일반적으로 플라즈마 내성이 낮다고 생각되고 있는 ArF 레지스트를 변형 또는 변질을 발생시키는 일 없이 가공을 할 수 있는 플라즈마 에칭방법을 확립할 수 있었다. 이것은 종래의 플라즈마 에칭방법에 비하여 CF2 라디칼의 생성을 촉진할 수 있었던 것에 의하여 ArF 레지스트를 보호하면서 가공할 수 있었던 것에 의한다.
본 발명에 의하면, 상기한 다층 레지스트 마스크구조를 사용한 65 nm 노드 이후의 SiN(실리콘 질화막) 또는 SiO2(실리콘 산화막)의 미세 하드 마스크 가공에서 양호한 가공형상을 확보하면서 소밀형상 차를 저감할 수 있다.

Claims (7)

  1. 다층 레지스트 마스크를 사용하여 조밀 패턴부와 성긴 패턴부의 실리콘 산화막 및 실리콘 질화막의 L/S(라인 앤드 스페이스) 패턴을, 에칭하는 플라즈마 에칭방법에 있어서,
    에칭가스로서 CF4/CHF3/CH2F2/CH3F로 이루어지는 에칭가스를 사용하고,
    상기 에칭가스와 비교하여 C/F 비가 높은 C4F6/C4F8/C5F8의 가스를 첨가하여 부착계수가 낮은 CF2 라디칼을 생성시키고,
    이들 에칭가스에 희석가스로서 플라즈마의 전자온도를 내리는 효과가 있는 Xe 가스 또는 Kr 가스를 첨가하고,
    에칭가스의 과해리를 억제하는 것, 및 부착계수가 낮은 CF2 라디칼의 비율을 높게 하는 것 중 하나 이상을 행하여 조밀 패턴부 및 성긴 패턴부를 균일하게 가공하는 것을 특징으로 하는 플라즈마 에칭방법.
  2. 삭제
  3. 제 1항에 있어서,
    희석가스의 첨가량을, 에칭가스 1.0에 대하여 0.2∼10.0 으로 한 것을 특징으로 하는 플라즈마 에칭방법.
  4. 삭제
  5. 제 1항에 있어서,
    상기 C/F 비가 높은 가스의 첨가량을, 에칭가스 1.0에 대하여, 0.01∼0.5로 한 것을 특징으로 하는 플라즈마 에칭방법.
  6. 삭제
  7. 제 1항에 있어서,
    플라즈마에 인가하는 소스 파워를 200 W 내지 400 W의 범위로 내려 에칭가스의 과해리를 억제하는 것을 특징으로 하는 플라즈마 에칭방법.
KR1020070003765A 2006-09-25 2007-01-12 플라즈마 에칭방법 KR100838283B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006259331A JP2008078582A (ja) 2006-09-25 2006-09-25 プラズマエッチング方法
JPJP-P-2006-00259331 2006-09-25

Publications (2)

Publication Number Publication Date
KR20080027708A KR20080027708A (ko) 2008-03-28
KR100838283B1 true KR100838283B1 (ko) 2008-06-17

Family

ID=39225509

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070003765A KR100838283B1 (ko) 2006-09-25 2007-01-12 플라즈마 에칭방법

Country Status (4)

Country Link
US (1) US20080076259A1 (ko)
JP (1) JP2008078582A (ko)
KR (1) KR100838283B1 (ko)
TW (1) TW200816305A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010093158A (ja) * 2008-10-10 2010-04-22 Toshiba Corp 半導体装置の製造方法
US8691701B2 (en) * 2009-05-08 2014-04-08 Lam Research Corporation Strip with reduced low-K dielectric damage
US8694075B2 (en) * 2009-12-21 2014-04-08 General Electric Company Intra-operative registration for navigated surgical procedures
KR101656678B1 (ko) 2010-06-21 2016-09-12 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
JP2014003085A (ja) * 2012-06-15 2014-01-09 Tokyo Electron Ltd プラズマエッチング方法及びプラズマ処理装置
JP7069605B2 (ja) * 2017-08-29 2022-05-18 富士電機株式会社 半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050031375A (ko) * 2003-09-29 2005-04-06 동경 엘렉트론 주식회사 에칭 방법 및 이를 제어하기 위한 프로그램이 기억된컴퓨터기억매체

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5534108A (en) * 1993-05-28 1996-07-09 Applied Materials, Inc. Method and apparatus for altering magnetic coil current to produce etch uniformity in a magnetic field-enhanced plasma reactor
JP3483327B2 (ja) * 1994-11-29 2004-01-06 アネルバ株式会社 プラズマ処理方法
US7311852B2 (en) * 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
US6569778B2 (en) * 2001-06-28 2003-05-27 Hynix Semiconductor Inc. Method for forming fine pattern in semiconductor device
US6869542B2 (en) * 2003-03-12 2005-03-22 International Business Machines Corporation Hard mask integrated etch process for patterning of silicon oxide and other dielectric materials

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050031375A (ko) * 2003-09-29 2005-04-06 동경 엘렉트론 주식회사 에칭 방법 및 이를 제어하기 위한 프로그램이 기억된컴퓨터기억매체

Also Published As

Publication number Publication date
KR20080027708A (ko) 2008-03-28
US20080076259A1 (en) 2008-03-27
JP2008078582A (ja) 2008-04-03
TW200816305A (en) 2008-04-01

Similar Documents

Publication Publication Date Title
US11355352B2 (en) Plasma etching method and plasma etching apparatus
KR100918864B1 (ko) 플라즈마처리방법
US7470625B2 (en) Method of plasma etching a substrate
KR100838283B1 (ko) 플라즈마 에칭방법
US9018075B2 (en) Plasma processing method
JP2013030778A (ja) 二層レジストプラズマエッチングの方法
US20120003838A1 (en) Plasma etching method
TWI555080B (zh) Dry etching method
US5685950A (en) Dry etching method
KR980012063A (ko) 기판으로부터의 유기 반사 방지 코팅물 에칭 방법
US6080681A (en) Method of forming wiring pattern
KR20050035674A (ko) 실리콘 이방성 식각 방법
KR102580124B1 (ko) 플라스마 처리 방법
US20030096504A1 (en) Method of dry etching for fabricating semiconductor device
KR102254447B1 (ko) 플라스마 에칭 방법
JP3271373B2 (ja) ドライエッチング方法
US20030153193A1 (en) Etching method
US11658040B2 (en) Plasma processing method
JP2008243939A (ja) プラズマエッチング方法
KR100274345B1 (ko) 반도체 소자의 금속배선 형성 방법
KR20050064322A (ko) 플라즈마를 이용한 게이트 전극의 스페이서 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120521

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee