KR100834365B1 - 스토리지 무효화, 버퍼 엔트리 제거 - Google Patents

스토리지 무효화, 버퍼 엔트리 제거 Download PDF

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Abstract

스토리지 세그먼트 또는 스토리지 영역과 같이 선택된 스토리지 유닛이 무효화된다. 상기 무효화는 무효화될 스토리지 유닛에 대응하는 데이터 구조 엔트리에 위치하는 무효화 지시자의 셋팅으로 더 용이해진다. 추가적으로, 무효화될 스토리지 유닛 또는 다른 선택된 스토리지 유닛과 관련된 버퍼 엔트리가 제거된다. 상기 무효화 및/또는 제거를 수행하기 위하여 명령(instruction)이 제공된다. 또한, 어떠한 무효화없이 특정 어드레스 공간과 관련된 엔트리들이 제거된다. 이것 또한 상기 명령에 의해 수행된다. 상기 명령은 소프트웨어, 하드웨어, 펌웨어 또는 그것의 조합에서 구현될 수 있으며, 또는 에뮬레이트될 수 있다.
스토리지 무효화, 엔트리 제거

Description

스토리지 무효화, 버퍼 엔트리 제거 {INVALIDATING STORAGE, CLEARING BUFFER ENTRIES}
도 1은 본 발명의 한가지 이상의 측면들을 구체화하고 이용하는 컴퓨팅 환경의 일실시예를 나타내고 있다.
도 2는 본 발명의 측면과 일치하는, 도 1의 제어부와 관련된 더욱 자세한 실시예를 나타내고 있다.
도 3은 본 발명의 측면과 일치하는, 다른 컴퓨터를 에뮬레이트 할 수 있는 호스트 컴퓨터의 일실시예를 나타내고 있다.
도 4는 본 발명의 측면과 일치하는, 스토리지 무효화와 관련된 로직의 일실시예를 나타내고 있다.
도 5는 본 발명의 측면과 일치하는, 버퍼 엔트리 제거와 관련된 로직의 일실시예를 나타내고 있다.
도 6a는 본 발명의 측면과 일치하는, 무효화 다이내믹 어드레스 변환 테이블 엔트리(IDTE) 명령 형식의 일실시예를 나타내고 있다.
도 6b는 본 발명의 측면과 일치하는, 도 6a의 IDTE 명령의 일반적 레지스터 R1과 관련된 필드의 일실시예를 나타내고 있다.
도 6c는 본 발명의 측면과 일치하는, 도 6a의 IDTE 명령의 일반적 레지스터 R2와 관련된 필드의 일실시예를 나타내고 있다.
도 6d는 본 발명의 측면과 일치하는, 도 6a의 IDTE 명령의 일반적 레지스터 R3와 관련된 필드의 일실시예를 나타내고 있다.
도 7a-7b는 본 발명의 측면과 일치하는, IDTE 명령과 관련된 로직의 일실시예를 나타내고 있다.
도 8a는 본 발명의 측면과 일치하는, IDTE 명령의 선택적 연산을 위하여 이용되는 일반적 레지스터 R1의 필드의 일실시예를 나타내고 있다.
도 8b는 본 발명의 측면과 일치하는, IDTE 명령의 선택적 연산을 위하여 이용되는 일반적 레지스터 R2의 필드의 일실시예를 나타내고 있다.
도 8c는 본 발명의 측면과 일치하는, IDTE 명령의 선택적 연산을 위하여 이용되는 일반적 레지스터 R3의 필드의 일실시예를 나타내고 있다.
도 9는 본 발명의 측면과 일치하는, IDTE 명령의 선택적 연산과 관련된 로직의 일실시예를 나타내고 있다.
본 발명은 일반적으로 컴퓨터 환경에서의 프로세싱에 관한 것이며, 좀더 구체적으로는 하나의 이상의 스토리지(storage) 무효화, 버퍼 엔트리의 제거와 이를 위한 명령(instruction)에 대한 것이다.
현재의 컴퓨터 환경은 이용가능한 스토리지의 크기를 증가시키기 위하여 일 반적으로 보조 스토리지에 의해 지원되는 가상 스토리지를 사용한다. 가상 스토리지의 페이지가 참조될때, 참조하는 상기 페이지내에서 사용되는 가상 어드레스는 다이내믹 어드레스 변환(dynamic address translation)에 의해 실제 스토리지 어드레스로 변환된다. 상기 변환이 성공적이면, 상기 가상 스토리지는 유효하나, 그렇지 않으면 무효이다. 가상 스토리지의 페이지는 페이지 테이블 엔트리내의 무효 비트에 의해 유효 또는 무효로 나타나지며, 상기 페이지가 유효하다면 엔트리는 실제 스토리지 어드레스를 포함한다.
스토리지의 페이지들은 페이지 단위로 무효화될 수 있다. 예를 들면, z/아키텍쳐에 기초한 컴퓨팅 환경에서, International Business Machines Corporation에 의해 제안되고 Invalidate Page Table Entry(IPTE) 명령으로 불리는 명령이 스토리지의 페이지를 무효화하는데 이용된다. 가상 스토리지내 위치의 가상 어드레스가 다이내믹 어드레스 변환에 의해 실제 어드레스로도 불리는 물리적 메인 스토리지 어드레스로 변환될 수 없는지를 지시하기 위해, 무효화는 가상 스토리지와 관련되고 물리적 메인 스토리지내에 위치하는 제어 구조내의 무효 지시자(invalid indicator)를 셋팅하는 것을 포함한다. 또한, 상기 명령은 상기 페이지와 관련된 내부 머신 버퍼 엔트리들을 제거(clear)하는데 이용되며, 상기 엔트리들은 물리적 메인 스토리지내의 상기 제어 구조에 엑세스하는 것을 막기 위하여 다이내믹 어드레스 변환중에 이용될 수 있다. 예를 들면, z/아키텍쳐에서, 가상 어드레스의 실제 어드레스로의 다이내믹 어드레스 변환중에 변환 룩어사이드 버퍼(Translation Lookaside Buffers)가 이용된다. 스토리지 페이지가 무효화될때, 페이지와 관련된 엔트리들의 대응하는 버퍼 또한 제거된다.
전체 변환 룩어사이드 버퍼의 퍼징(purging)이 가능하게 하는 명령들이 있다. 예를 들면, z/아키텍쳐에서, Compare and Swap and Purge(CSP) 명령으로 불리는 명령이 변환 룩어사이드 버퍼의 모든 엔트리들을 퍼지한다.
따라서, 스토리지 페이지를 무효화하고 이 페이지와 관련된 엔트리들의 버퍼를 제거하기 위한 명령들과 전제 버퍼들을 제거하기 위한 명령들이 존재하지만, 스토리지 유닛들의 다양한 크기에 따라 선택적으로 무효화 및/또는 그것과 함께 관련된 엔트리들의 버퍼를 제거할 수 있는 명령들이 요구되고 있다. 예를 들면, 무효화될 페이지보다 큰 스토리지의 선택된 유닛의 지정(specification) 및/또는 그것과 함께 관련된 버퍼 엔트리들의 제거가 가능하게 하는 명령이 요구된다. 또한, 스토리지의 다른 유닛에 대한 버퍼 엔트리에는 영향을 미치지 않으며 스토리지의 선택된 유닛에 대한 버퍼 엔트리들을 제거하는 명령도 요구된다.
본 발명은 청구항1에 청구된 바와 같이 컴퓨팅 환경의 스토리지를 무효화하는 방법을 제공한다.
바람직하게는, 본 발명은 컴퓨팅 환경의 스토리지를 무효화하는 방법을 제공한다. 예를 들면, 상기 방법은 무효화될 스토리지 유닛을 지정(specifying)하는 단계 -상기 스토리지 유닛은 다수의 스토리지 페이지를 포함하며, 상기 지정 단계는 스토리지 유닛의 디스크립터(descriptor)를 제공하는 단계를 포함함- 와, 상기 스토리지 유닛을 무효화하는 단계를 포함한다.
바람직하게는, 본 발명은 컴퓨팅 환경의 버퍼를 제거하는 단계를 용이하게 하는 방법을 제공한다. 예를 들면, 상기 방법은 하나 이상의 버퍼의 하나 이상의 엔트리 제거가 실행되도록 스토리지 유닛을 식별(identifying)하는 단계 -상기 스토리지 유닛은 다수의 스토리지 페이지를 포함함- 와, 상기 식별된 스토리지 유닛과 관련된 하나 이상의 버퍼의 하나 이상의 엔트리를 제거하는 단계 -스토리지의 다른 유닛과 관련된 하나 이상의 엔트리는 제거되지 않음- 를 포함한다.
바람직하게는, 컴퓨팅 환경내에서 실행되는 명령이 제공된다. 예를 들면, 상기 명령은 실행될 명령을 식별하기 위한 연산 코드와, 무효화될 스토리지 유닛과 관련된 정보를 지정하기 위한 무효화 지명(designation) -상기 스토리지 유닛은 다수의 스토리지 페이지를 포함함- 과, 상기 명령에 의해 이용하기 위한 추가적 정보를 지정하기 위한 또다른 지명(another designation)과, 상기 스토리지 유닛중 하나와 관련된 정보를 지정하기 위한 제거 지명(clearing designation) 및 하나 이상의 버퍼의 하나 이상의 엔트리가 제거되는 다른 스토리지 유닛 -상기 하나 이상의 무효화 지명의 하나 이상의 컴포넌트와 상기 다른 지명 및 상기 제거 지명은 무-연산(no-operation)으로 구성될 수 있음- 을 포함한다.
바람직하게는, 컴퓨팅 환경에서 실행될 명령이 제공된다. 예를 들면, 상기 명령은 실행될 명령을 식별하기 위한 연산 코드와, 무효화될 스토리지 유닛과 관련된 정보를 지정하기 위한 제1 무효화 지명 -상기 스토리지 유닛은 다수의 스토리지 페이지를 포함함- 과; 무효화될 스토리지 유닛과 관련된 추가적인 정보를 지정하기 위한 제2 무효화 지명중 적어도 하나와, 상기 스토리지 유닛중 하나 및 하나 이상 의 버퍼의 하나 이상의 엔트리가 제거되는 다른 스토리지 유닛과 관련된 정보를 지정하기 위한 제거 지명 -상기 제거 지명에 의해 지정되는 상기 정보는 하나 이상의 엔트리가 제거되지 않는 적어도 하나의 다른 스토리지 유닛과 관련되어 있지 않음- 을 포함한다.
전술한 방법들에 대응하는 시스템 및 컴퓨터 프로그램 제품이 또한 본 명세서에 청구되고 설명된다.
추가적인 특징들과 이점들은 본 발명의 기술을 통해 실현된다. 본 발명의 다른 실시예들과 측면들이 본 명세서에 설명되며 청구된 발명의 일부로 고려된다.
본 발명의 측면에 일치하는, 스토리지의 지정된 부분(예를 들면, 가상 스토리지)이 무효화된다. 예를 들어, 다수의 스토리지 페이지를 포함하는 스토리지 세그먼트, 또는 다수의 스토리지 세그먼트를 포함하는 스토리지 영역이 무효화되도록 선택된다. 상기 무효화는 무효화될 스토리지 유닛에 대응하는 데이터 구조 엔트리내에 위치하는 무효화 지시자의 셋팅으로 용이해진다. 본 발명의 다른 측면에서, 무효화되는 상기 스토리지 또는 다른 스토리지와 관련된 버퍼 엔트리(예를 들면, 변환 룩어사이드 버퍼 엔트리)가 제거된다. 또 다른 본 발명의 측면에 따르면, 비-선택된 어드레스 공간의 버퍼 엔트리에는 영향을 미치지 않고 무효화 실행 없이 선택된 어드레스 공간과 관련된 버퍼 엔트리가 버퍼에서 제거된다. 한가지 예를 들면, IBM® z/아키텍쳐로부터, 본 명세서에서 Invalidate Dynamic Address Translation(DAT) Table Entry(IDTE) 명령으로 불리는 명령이 상기 연산들중 하나 이상을 실행을 하는데 이용된다.
본 발명의 하나 이상의 측면에 일치하며 이용되는 컴퓨팅 환경(100)의 일실시예가 도 1을 참조하여 설명된다. 예를 들면, 컴퓨팅 환경(100)은 뉴욕 아몬크의 International Business Machine Corporation에 의해 제안된 z/아키텍쳐에 기초한다. 상기 z/아키텍쳐는 2000년 12월, IBM 간행 번호 SA22-7832-00자에 "z/Architecture Principles of Operation"이라는 명칭으로 IBM® 간행물에 나타나있으며, 본 명세서에서 그 전문이 참조된다. (IBM®은 미국, 뉴욕, 아몬크의 International Business Machine Corporation의 등록 상표이다. 본 명세서에서 사용되는 다른 명칭들는 등록된 상표일 수 있으며, International Business Machine Corporation 또는 다른 회사의 상표 또는 제품명일 수 있다) 한가지 예에서, z/아키텍쳐에 기초한 컴퓨팅 환경은 미국, 뉴욕, 아몬크의 International Business Machine Corporation에 의해 제안된 eServer zSeries 를 포함한다.
한가지 예에서, 컴퓨팅 환경(100)은 제어부(120)와 결합된 센트럴 프로세서 컴플렉스(central processor complex: CPC)를 포함한다. 예를 들어, 센트럴 프로세서 컴플렉스(CPC)(102)는 하나 이상의 파티션(104)(예를 들면, 논리 파티션 LP1-LPn), 하나 이상의 센트럴 프로세서(106)(예를 들면, CP1-CPn), 하이퍼바이저(hypervisor, 108)(예를 들면, 논리 파티션 매니져)를 포함하며, 각각이 이하에서 설명된다.
각각의 논리 파티션(104)은 분리된 시스템으로서 기능할 수 있다. 즉, 각각의 논리 파티션은 독립적으로 리셋될 수 있으며, 오퍼레이팅 시스템과 초기에 로드될 수 있으며, 원하는 경우, 다른 프로그램과 동작할 수 있다. 논리 파티션내에서의 오퍼레이팅 시스템 또는 어플리케이션 프로그램 실행은 전체 및 완전한 시스템으로 엑세스하는 것으로 보이지만 실제로는 그것의 일부만이 가능하다. 하드웨어와 인증된 내부 코드(Licensed Internal Code, 보통 마이크로코드(microcode)라 불림)의 조합은 논리 파티션내의 프로그램이 다른 논리 파티션내의 프로그램과 간섭되는 것을 막는다. 이것은 여러개의 다른 논리 파티션이 단일 또는 다중 물리적 프로세서상에서 동시 분할 방식으로 동작하는 것을 허용한다. 이러한 특정 예에서, 각각의 논리 파티션은 하나 이상의 논리 파티션에서 다른 내재 오퍼레이팅 시스템(110)을 가진다. 일실시예에서, 오퍼레이팅 시스템(110)은 뉴욕, 아몬크의 International Business Machine Corporation에 의해 제안된 z/OS 오퍼레이팅 시스템이다.
센트럴 프로세서(106)는 상기 논리 파티션에 할당된 물리적 프로세서 리소스이다. 예를 들어, 논리 파티션(104)은 하나 이상의 논리 프로세서를 포함하며, 이들 각각은 상기 파티션에 할당된 물리적 프로세서 리소스(106)의 전체 또는 일부분을 나타낸다. 특정 파티션(104)의 논리 프로세서들은 기본 프로세서 리소스가 특정 파티션을 위해 지정되도록 상기 파티션에 전용적으로 될 수 있거나, 기본 프로세서 리소스가 다른 파티션이 잠재적으로 이용할 수 있도록 다른 파티션에 분배할 수도 있다.
논리 파티션(104)은 프로세서(106)상에서 실행되는 마이크로코드에 의해 구현되는 하이퍼바이저(108)에 의해 조작된다. 논리 파티션(104) 및 하이퍼바이저(108) 각각은 상기 센트럴 프로세서와 관련된 센트럴 스토리지 각각의 부분에 존재하는 하나 이상의 프로그램을 포함한다. 하이퍼바이저(108)의 실례는 뉴욕, 아몬크의 International Business Machine Corporation에 의해 제안된 프로세서 리소스/시스템 매니저(Processor Resource/Systems Manager(PR/SM))이다.
상기 센트럴 프로세서 컴플렉스와 결합되는 제어부(120)는 다른 프로세서간에서 나오는 요청들을 조정하는 역할을 하는 중심 로직(centralized logic)을 포함한다. 예를 들어, 제어부(120)가 요청을 수신하면, 요청기(requester)를 그 요청에 대해서는 마스터 프로세서로 하고 다른 프로세서는 슬레이브 프로세서로 결정하며, 메시지를 브로드캐스트하고, 그 밖에 요청을 처리한다. 제어부의 일실례가 미국 특허 번호 No. 6,199,219 에 나타나있다. 더욱 상세한 것은 도 2를 참조하여 설명된다. 도 2는 다수의 센트럴 프로세서(CPUs)(201)에 결합된 제어부(200)의 일실례를 나타내고있다. 이 예에서는 2개의 프로세서가 나타난다. 그러나, 2개 이상의 프로세서가 제어부(200)에 결합될 수 있다는 것을 이해할 수 있을 것이다.
제어부(200)는 다양한 제어기, 예를 들면, 시스템 직렬화 제어기(202) 같은 다양한 제어기를 포함한다. 상기 시스템 직렬화 제어기는 무효화 명령과 같이 직렬화될 연산이 직렬화되는지를 확인하는데 이용되며, 이는 오직 하나의 명령이 컴퓨팅 환경에서 동시에 진행중이기 때문이다. 또한 그 연산에 대한 이벤트의 시퀀스를 모니터한다.
제어부(200)는 다양한 인터페이스를 통해 각각의 센트럴 프로세서에 결합된다. 예를 들어, 채택될 동작을 지정하는 "제어(control)" 명령을 상기 제어부에 전송하기 위해, 그리고 상기 제어부로부터 정보를 리턴하는 "판독(sense)" 명령을 전송하기 위해 인터페이스(204)가 센트럴 프로세서의 인증 내부 코드에 의해 이용된다. 다른 인터페이스는 응답 버스(206)로서, 상기 "판독" 명령에 대한 제어부로부터 정보를 리턴하기 위해 이용된다. 상기 응답 버스는 또한 "제어" 명령에 대한 명령 상태를 통신하는데 이용되며, 시스템 직렬화 제어기를 포함하는 상기 제어부내의 다수의 소스로부터 셋트될 수 있다. 센트럴 프로세서는 제어부(200)내의 상기 시스템 직렬화 제어기의 상태를 판독하기 위해 이러한 인터페이스를 이용할 수 있다.
다른 인터페이스는 각각의 CPU에 명령을 전송하기 위하여 상기 제어부에 의해 이용되는 인터페이스(208)이다. 이것 또한 시스템 직렬화 제어기(202)를 포함하는 상기 제어부내의 다수의 소스로부터 제어될 수 있다. 또 다른 인터페이스는 센트럴 프로세서(201)의 캐시 제어기(212)에 신호를 제공하는 인터페이스(210)이다. 캐시 제어기(212)는 상기 신호에 응답하여 명령을 처리한다. 한가지 실례에서, 캐시 제어기(212)는 이하에서 더욱 자세히 설명되는, 변환 룩어사이드 버퍼(TLB)같은 하나 이상의 버퍼에 영향을 미치는 명령을 처리한다.
캐시 제어기(212)외에, 센트럴 프로세서(201)는 예를 들어 인터럽트 제어기(220) 및 실행 제어기(222)를 포함하는 다양한 다른 제어기들을 포함한다. 특정 이벤트에 반응하여, 인터럽트 제어기(220)는 상기 CPU내에서 계류(pending)되도록 내부 인터럽션을 야기하고, 차례로, 다음 중단가능 포인트에서 실행 제어기(222)가 프로그램 명령 프로세싱을 정지하도록 야기시킨다. 상기 인터럽션에 반응하여, 실행 제어기(222)는 캐시 제어기(212)가 계류 명령을 처리할 수 있도록 브로드캐스트 연산 허용 래치(224)를 셋트하기 위해 인증 내부 코드 루틴을 야기한다.
센트럴 프로세서(201)는 또한 상기 센트럴 프로세서가 퀴스드(quiesced)되었는지 여부를 지시하는 CPU 퀴스드 래치(226)를 포함한다.
전술한 컴퓨팅 환경은 단지 한가지 실례일뿐이다. 예를 들어, 하나 이상의 파티션이 다른 아키텍쳐 모드에서 실행될 수 있다. 또한, 다른 실례에 따르면, 상기 환경은 z/아키텍쳐에 기초하여야만 할 필요는 없으며, 그 대신 Intel, Sun Microsystem, 등등의 다른 아키텍쳐에 기초할 수도 있다. 또한, 환경은 특정 아키텍쳐 또는 그것의 서브셋이 에뮬레이트되는 에뮬레이터(예를 들면, 소프트웨어 또는 다른 에뮬레이션 메카니즘)을 포함할 수 있다. 이러한 환경에서, 상기 에뮬레이터를 실행하는 컴퓨터는 에뮬레이트되는 능력과 다른 아키텍쳐를 가질지라도, 상기 에뮬레이터의 하나의 이상의 에뮬레이션 기능은 본 발명의 하나 이상의 측면을 구현할 수 있다. 그 예로서, 에뮬레이션 모드에서, 에뮬레이트되는 상술 명령 또는 연산은 디코딩되고, 개별적 명령 또는 연산을 구현하기 위하여 적절한 에뮬레이션 기능이 형성된다.
더욱 자세한 에뮬레이션 환경이 도 3을 참조하여 설명된다. 한가지 예로, 호스트 컴퓨터(300)는 다른 아키텍쳐, 컴퓨터를 에뮬레이팅할 수 있으며 및/또는 또다른 컴퓨터를 처리할 능력을 갖는다. 예를 들면, 호스트 컴퓨터(300)는 Intel 아 키텍쳐, PowerPC와 같은 RISC 아키텍쳐, Sun Microsystem에 의해 제안된 SPARC 아키텍쳐, 또는 다른 아키텍쳐에 기초하며 IBM® 의 z/아키텍쳐 또는 IBM® 의 다른 아키텍쳐를 에뮬레이팅 할 수 있다.
예를 들면, 호스트 컴퓨터(300)는 명령과 데이터를 저장하는 메모리(302)와, 메모리(302)로부터 명령을 펫치(fetch)하며 선택적으로 상기 펫치된 명령의 로컬 버퍼링을 제공하는 명령 펫치 유닛(304)과, 명령 펫치 유닛(304)에서 명령을 수신하며 펫치된 명령의 타입을 결정하는 명령 디코드 유닛(306)과, 상기 명령을 실행하는 명령 실행 유닛(308)을 포함한다. 실행은 메모리(302)로부터 레지스터로 데이터를 로딩하는 단계와, 레지스터로부터 다시 메모리로 데이터를 저장하는 단계와, 또는 상기 디코드 유닛에 의해 결정된 것과 같이, 계산(arithmetic) 또는 논리 연산의 몇가지 타입을 수행하는 단계를 포함한다.
한가지 실례에서, 전술된 각각의 유닛은 소프트웨어내에서 구현된다. 예를 들어, 상기 유닛들에 의해 구현되는 연산은 에뮬레이터 소프트웨어내의 하나 이상의 서브루틴으로 구현된다. 또다른 실례에서, 하나 이상의 연산은 펌웨어, 하드웨어, 소프트웨어 또는 그것의 조합에서 구현된다.
또한, 도 3은 에뮬레이션을 참조하여 설명되었지만, 도 3의 환경은 에뮬레이션 환경일 필요는 없다. 또다른 실례에서, 명령은 네이티브(native) 환경에서 실행되고, 연산은 하드웨어, 펌웨어, 소프트웨어 또는 그것의 조합에서 구현된다.
컴퓨팅 환경은 메인 스토리지뿐만 아니라 가상 스토리지도 포함할 수 있다. 가상 스토리지는 상기 구성에서 메인 스토리지의 크기를 초과할 수 있으며 통상적으로 보조 스토리지내에서 유지된다. 가상 스토리지는 페이지라 불리는 어드레스 블럭으로 구성되는 것으로 고려된다. 가장 최근에 조회된(referred) 가상 스토리지의 페이지가 물리적 메인 스토리지의 블럭을 점유하도록 할당된다. 메인 스토리지에 나타나지 않는 가상 스토리지의 페이지를 유저가 조회하면, 덜 사용되는 메인 스토리지내의 페이지를 대체하기 위하여 상기 가상 페이지가 불려진다. 스토리지내의 페이지 스와핑(swapping)은 유저 정보가 없이도 오퍼레이팅 시스템에 의해 수행될 수 있다.
가상 스토리지의 위치를 지명하기 위한 어드레스는 가상 어드레스로 불린다.
예를 들어, 순차적 가상 어드레스 스패닝(spanning) 블럭이 4k 바이트 이상이면 페이지로 불린다. 이와 유사하게, 예를 들어, 순차적 가상 페이지 스패닝 블럭이 1M 바이트 이상이면 세그먼트로 불리며, 순차적 가상 페이지 스패닝 블럭이 2M 바이트 이상이면 영역(region)으로 불린다. 또한, 어드레스 공간 제어 요소(address space control element:ASCE)에 의해 포인트되는 가상 스토리지와 관련된 가상 주소의 시퀀스는 어드레스 공간으로 불린다. 어드레스 공간은 유저들간의 분리 정도(isolation degree)를 제공하는데 이용될 수 있다. 어드레스 공간은 하나 이상의 영역과, 하나 이상의 세그먼트와, 하나 이상의 페이지와, 그것의 조합을 포함할 수 있다.
스토리지 유닛의 다른 타입(예를 들면, 영역, 세그먼트, 페이지)과 관련된 데이터 구조가 상기 스토리지 유닛과 관련된 프로세싱에 이용된다. 예를 들면, 영 역과 관련된 영역 테이블, 세그먼트와 관련된 세그먼트 테이블, 페이지와 관련된 페이지 테이블. 예를 들어, 이러한 테이블은 메인 스토리지에 엑세스하는데 이용되는 실제 주소로의 가상 주소 변환(예를 들면, 다이내믹 어드레스 변환)중에 이용된다. 변환에 이용되는 상기 테이블은 본 명세서에서 변환 테이블로 언급되며, 어드레스 공간 제어 요소(ASCE)에 의해 지정된다. 이것은 2000년 12월자, IBM 간행물 No. SA22-7832-00에 "z/Architecture Principles of Operation"이라는 명칭으로 더욱 자세히 설명되어있다. 메인 스토리지에 현재 할당되지 않은 가상 스토리지 유닛을 무효(invalid)라고 부른다. 가상 스토리지 유닛의 무효 상태는 상기 유닛과 관련된 데이터 구조의 무효 지시자에 의해 나타내진다.
어드레스 변환의 수행을 강화하기 위하여, 상기 변환 테이블(예를 들면, 영역 테이블, 세그먼트 테이블 및/또는 페이지 테이블)로부터 파생된 정보가 DAT 프로세스동안 프로세서내에 위치하며 본 명세서에서 변환 룩어사이드 버퍼로 언급되는 하나 이상의 버퍼내에 유지되도록 다이내믹 어드레스 변환 메카니즘이 구현된다. 즉, 변환 중에, 상기 버퍼는 요구되는 정보에 대해 체크되고, 그 다음, 상기 정보가 버퍼내에 없으면, 하나 이상의 변환 테이블이 엑세스된다.
일실시예에서, 버퍼 엔트리는 세가지 타입중 하나로 고려된다: TLB 결합 영역 및 세그먼트 테이블 엔트리(combined region-and-segment-table entry:CRSTE); TLB 페이지 테이블 엔트리(page table entry); 또는 TLB 실제 공간 엔트리(real space entry), 이들 각각은 이하에서 설명된다.
TLB 결합 영역 및 세그먼트 테이블 엔트리는 상기 테이블 엔트리 또는 실제 (또는 완전) 스토리지내의 엔트리들로부터 얻어진 정보와 스토리지로부터 이러한 정보를 펫치하는데 이용되는 속성(attributes) 둘다를 포함한다. 일례로, TLB 결합 영역 및 세그먼트 테이블 엔트리는 이하의 필드를 포함한다:
TO 엔트리를 형성하는데 이용되는 어드레스-공간-제어 요소내의 테이블 기점(origin);
RX 엔트리를 형성하는데 이용되는 가상 어드레스의 영역 인덱스;
SX 엔트리를 형성하는데 이용되는 가상 어드레스의 세그먼트 인덱스;
PTO 실제 또는 완전 스토리지내의 세그먼트 테이블 엔트리로부터 펫치된 페이지 테이블 기점;
C 실제 또는 완전 스토리지내의 세그먼트 테이블 엔트리로부터 펫치된 공통 세그먼트 비트;
P 실제 또는 완전 스토리지내의 세그먼트 테이블 엔트리로부터 펫치된 페이지 프로텍션 비트;
V TLB내의 엔트리가 유효한 경우 이를 지시하고 후속하는 엔트리들을 찾는데 이용될 수 있는 유효 비트.
TLB 페이지 테이블 엔트리는 상기 테이블 엔트리 또는 실제(또는 완전) 스토리지내의 엔트리들로부터 얻어진 정보와 스토리지로부터 이러한 정보를 펫치하는데 이용되는 속성을 포함한다. 일례로, TLB 페이지 테이블 엔트리는 다음을 포함한다:
TO 어드레스-공간-제어 요소내 또는 영역 및 세그먼트 테이블 엔트리로 결합된 TLB내에서 엔트리를 형성하는데 이용되는 테이블 기점, 상기 엔트리가 어떻게 형성되었는지에 의존함;
PTO 엔트리를 형성하는데 이용되는 페이지 테이블 기점;
PX 엔트리를 형성하는데 이용되는 가상 어드레스의 페이지 인덱스;
PFRA 실제 또는 완전 스토리지내의 상기 페이지 테이블 엔트리로부터 펫치된 페이지-프레임 실제 주소(page-frame real address);
P 실제 또는 완전 스토리지내의 상기 페이지 테이블 엔트리로부터 펫치된 페이지 프로텍션 비트;
V TLB내의 엔트리가 유효한 경우 이를 지시하고 후속하는 엔트리들을 찾는데 이용될 수 있는 유효 비트.
때때로, 스토리지 유닛은 무효화된다. 이러한 무효화를 용이하게 하기 위하여, 본 명세서에 설명된 바와 같이 스토리지 유닛과 관련된 변환 테이블이 이용된다. 또한, 스토리지 무효화에 반응하여, 대응하는 버퍼 엔트리 또한 제거될 수 있다. 예를 들면, 스토리지 페이지를 무효화하기 위하여, 페이지 테이블 엔트리의 무효 비트가 셋트(set)된다. 추가적으로, 일실례에서, 하나 이상의 TLB내의 대응하는 엔트리들이 세세히(atomically) 제거된다. 특정 실례에서, 스토리지 페이지와 관련된 엔트리들의 무효화 및 제거는 무효화 페이지 테이블 엔트리(Invalidate Page Table Entry:IPTE) 명령에 의해 수행된다.
스토리지 페이지의 무효화에 더하여, 본 발명의 측면에 일치하는, 스토리지 세그먼트 및/또는 스토리지 영역이 무효화될 수 있다. 일실례에 따라, 세그먼트 및/또는 영역 테이블이 이러한 무효화에서 이용된다. 스토리지의 특정 유닛의 무효화 와 관련된 로직의 일실시예가 도 4를 참조하여 설명된다.
초기에, 하나 이상의 엔트리가 무효화되는 영역 또는 세그먼트 테이블이 식별된다(400). 일실례에서, 이것은 영역 테이블 기점 또는 세그먼트 테이블 기점을 제공하는 것을 포함한다. 그다음, 지명된 영역 또는 세그먼트 테이블내의 엔트리가 무효화를 위하여 식별되며(402), 그 다음 상기 엔트리는 무효화된다(404). 일실례에서, 상기 식별된 테이블내의 엔트리를 선택하는 영역 인덱스 또는 세그먼트 인덱스(가상 주소의 비트)를 제공하는 것에 의해 상기 식별이 이루어지며, 상기 무효화는 엔트리내의 무효 지시자를 셋팅하는 것을 포함한다. 상기 무효 지시자의 셋팅에 반응하여, 대응 스토리지 유닛(예를 들면, 영역 또는 세그먼트)이 무효화된다.
그후에, 무효화될 엔트리가 더 있는지 여부를 결정한다(406). 무효화될 엔트리가 더 있다면, 프로세싱은 단계(402)를 계속한다. 그렇지 않다면, 프로세싱은 완성된다.
영역 또는 세그먼트 테이블의 하나 이상의 엔트리를 무효화하여 그러한 스토리지 유닛을 무효화하는 것외에, 대응하는 엔트리들(또는 다른 엔트리들)이 상기 환경내의 하나 이상의 프로세서상의 하나 이상의 버퍼로부터 제거되거나 퍼지될 수 있다. 이러한 제거와 관련된 로직의 일실시예가 도 5를 참조하여 더욱 자세히 설명된다.
초기에, 영역 또는 세그먼트 테이블 기점이 지정되었는지 여부를 결정한다(500). 영역 또는 세그먼트 테이블 기점이 지정되었다면, 상기 영역 또는 세그먼트 기점과 매치하는 영역 또는 세그먼트 인덱스에 의해 지정된 하나 이상의 버퍼 엔트리가 제거된다(502). 후속적으로, 제거될 엔트리가 더 있는지 여부를 결정한다(504). 그렇다면, 프로세싱은 단계(502)를 계속한다. 그렇지 않다면, 프로세싱은 완성된다.
조사단계(500)로 다시 돌아가서, 상기 영역 또는 세그먼트 테이블 기점이 지정되지 않았다면, 상기 영역 또는 세그먼트 인덱스에 의해 지정된 하나 이상의 버퍼 엔트리가 제거된다(508). 그후에, 제거될 엔트리가 더 있는지 여부를 결정한다(510). 그렇다면, 프로세싱은 단계(508)를 계속한다. 그렇지 않다면, 프로세싱은 완성된다.
일실례에서, 상기 무효화 및 제거는 한가지 명령에 의해 실행된다. 상기 명령은 세그먼트 또는 영역 테이블의 선택된 엔트리들을 무효화하고 상기 구성의 프로세서상의 TLB로부터 적어도(at least) 대응 엔트리들(또는 다른 엔트리들)을 세세히 퍼지한다. 일실례에서, 상기 엔트리들은 물리적, 가상적 또는 소프트웨어로 에뮬레이트되었든지 아니든지, 모든 프로세서상의 모든 TLB로부터 퍼지된다. 일실례에서, 다중-레벨 TLB 구조가 존재한다면 모든 레벨이 퍼지된다. 시스템에 다중 논리 파티션이 존재한다면, 이러한 파티션 및 현재 IDTE 명령이 실행되는 상기 논리 파티션을 위해 형성된 다른 프로세서상의 TLB 엔트리들은 퍼지된다.
이러한 명령은 여러가지 아키텍쳐에서 구현될 수 있으며, 에뮬레이트될 수도 있다. 예로서, 상기 명령은 프로세서; 또는 이러한 명령은 포함하는 명령 셋트의 에뮬레이션에 의해, 다른 네이티브 명령 셋트를 갖는 컴퓨터상에서 실행되는 소프트웨어에 의해 하드웨어내에서 실행될 수 있다. 특정 실례에서, 상기 명령은 z/아 키텍쳐내에서 구현되며, 본 명세서에서는 무효화 다이내믹 어드레스 변환(DAT) 테이블 엔트리(IDTE) 명령으로 언급된다.
예를 들어, 영역 테이블 또는 세그먼트 테이블의 하나 이상의 엔트리를 통해 스토리지의 하나 이상의 영역 또는 세그먼트가 무효화되고, 상기 구성의 TLB(예를 들면, 모든 TLB)로부터 적어도 대응 엔트리들(또는 다른 엔트리들)이 퍼지되는, 무효화 및 제거 선택을 IDTE는 제공한다. 상기 명령은 퍼지되는 TLB 엔트리들의 최소 셋트를 지정한다. 더 많은 또는 모든 TLB 엔트리들이 상기 IDTE 명령 실행으로서 퍼지될 수 있다.
무효화 DAT 테이블 엔트리(IDTE) 명령의 형식에 대한 일실시예가 도 6a를 참조하여 설명된다. 일실례에서, IDTE 명령(600)은 상기 무효 DAT 테이블 엔트리 명령을 지정하는 연산 코드(예를 들면, 'B98E'x)(602)와 다수의 레지스터(604-608)를 포함한다. 각각의 레지스터는 도 6b-6d를 참조하여 더욱 자세히 설명된다.
도 6b를 참조하여, 레지스터(606), 레지스터 R1은 테이블 기점(예를 들면, 비트 0-51)이 있는 어드레스 공간 제어 요소의 형식과, 지명 타입 제어(designation type control)(비트 60과 61)를 갖는다. 비트 52-59, 62 및 63은 무시된다. 구체적으로, R1은 하나 이상의 엔트리가 무효화되는 변환 테이블을 지정하는 영역 테이블 또는 세그먼트 테이블 기점과, 이러한 테이블(예를 들면, 영역 테이블 또는 세그먼트 테이블)의 타입을 지정하는 지명 타입 제어(DT)(612)를 포함한다.
레지스터(608)(도 6c), 레지스터 R2는 제1 레벨 영역 테이블을 지정하는 영 역 제1 인덱스(614)와, 제2 레벨 영역 테이블을 지정하는 영역 제2 인덱스(616)와, 제3 레벨 영역 테이블을 지정하는 영역 제3 인덱스(618)를 포함한다. 즉, 큰 가상 주소를 수용하기 위하여, 영역 테이블의 세가지 레벨이 이용된다. 레지스터 R2는 또한 세그먼트 테이블의 인덱스인 세그먼트 인덱스(620)와, 실행될 기능을 결정하는 모드 지시자(mode indicator)(621)와, 얼마나 많은 엔트리가 무효화되는지를 지시하는 추가적 엔트리 지시자(additional entries indicator)(622)를 포함한다. 예를 들면, 레지스터 R2의 비트 53-63는 무효화되는 추가적 테이블 엔트리의 수를 지정하는 이진수 정수를 포함한다. 일실례에서, 무효화되는 엔트리의 숫자는 1-2048이며, 0-2047의 비트 53-63의 값과 대응한다. 레지스터 R2의 비트 44-51은 0이다; 그렇지 않다면, 지정 제외(specification exception)가 인지된다. 따라서, 레지스터 R2의 비트 0-43은 가상 주소의 영역 인덱스 및 세그먼트 인덱스의 형식을 갖는다. 효과적 무효화 인덱스(Effective Invalidation Index)라 불리는, 레지스터 R1에 의해 지정된 테이블 타입내의 엔트리를 선택하기 위하여 DAT에 의해 비트 0-43 부분이 이용되며, 이하에서 더욱 자세히 설명된다.
레지스터 (604)(도 6d), 레지스터 R3는 비트 0-51이 0이 아니라면 이용되는테이블 기점이 있는 어드레스-공간-제어 요소의 형식을 갖는다. 이러한 테이블 기점은 제거될 TLB 엔트리를 선택하고, 레지스터 R1의 비트 60 및 61과는 독립적으로 테이블의 타입을 지명하는데 이용된다. 레지스터 R3의 비트 52-63은 무시된다. R3이 0이라면, 레지스터 0의 전체 컨텐츠는 무시된다. 일실례에서, 제거될 엔트리들은 무효화될 엔트리와 동일하거나 다를 수 있다.
무효화 및 제거 연산과 관련된 로직의 일실시예가 도 7a-7b를 참조하여 설명된다. 일실례에서, 레지스터 R2의 비트 52가 0일때 무효화 및 제거 연산이 지정된다. 이러한 연산과 함께, 스토리지의 지명된 영역 테이블 엔트리 또는 세그먼트 테이블 엔트리, 또는 상기 지명된 엔트리와 함께 시작하는 엔트리들의 범위가 무효화되며, 상기 구성의 CPU내의 변환 룩어사이드 버퍼(TLB)와 관련된 엔트리들(또는 다른 엔트리들)이 제거된다. 일실례에서, 다중 레벨이라면, 모든 CPU내의 상기 버퍼의 모든 레벨이 제거된다.
도 7a를 참조하여, 초기에, 무효화될 하나 이상의 엔트리로부터 영역 테이블 또는 세그먼트 테이블을 지명하는 영역 테이블 또는 세그먼트 테이블 기점이 지정된다(700). 일실례에서, 이것은 레지스터 R1에서 지정된다. 또한, 무효화될 스토리지내의 테이블 엔트리가 선택된다(702). 일실례에서, 테이블 엔트리는 레지스터 R1내의 테이블 기점과 레지스터 R2내의 효과적 무효화 인덱스를 추가하는 것에 의해, 그리고 본 명세서에 설명되는 것과 같은 이하의 다양한 규칙에 의해 지명된다.
레지스터 R1의 비트 60 및 61은 다음과 같이 테이블 타입과 효과적 무효화 인덱스를 지정한다:
레지스터 R1의 테이블 타입 레지스터 R2의
비트60 및 61 효과적 무효화 인덱스
11 영역 제1 테이블 영역 제1 인덱스(비트0-10)
10 영역 제2 테이블 영역 제2 인덱스(비트11-21)
01 영역 제3 테이블 영역 제3 인덱스(비트22-32)
00 세그먼트 테이블 세그먼트 인덱스(비트33-43)
{상기 효과적 무효화 인덱스의 비트 0-43 부분의 오른쪽은 무시된다}
상기 테이블을 참조하여, 비트 60 및 61이 11 이진수 값을 가질때, R1의 영역 제1 테이블 기점과 함께, R2의 영역 제1 인덱스 부분이 영역 제1 테이블의 엔트리를 선택하는데 이용된다. 상기 테이블 기점은 64-비트 어드레스로 취급된다.
실제 또는 완전 스토리지내의 영역 제1 테이블 엔트리의 64-비트 주소는 상기 영역 제1 테이블 지명의 비트 0-51의 오른쪽에 12개의 0을 부가하고 가장 오른쪽에 3개 및 가장 왼쪽에 50개의 0이 부가된 상기 영역 제1 인덱스를 추가하는 것으로 얻어진다. 이러한 추가는 현재 어드레스 모드를 개의치 않고, 64-비트 어드레스 계산에 대한 규칙에 따라 수행되며, 현재 프로그램 상태 워드(Program Status Word:PSW)의 비트 31 및 32에 의해 지정된다. 상기 추가중에 비트 위치 제로의 수행이 발생할때, 그것은 무시된다. 이러한 두가지 구성요소로부터 형성된 상기 주소는 실제 또는 완전 주소이다. 현재 PSW가 24-비트, 31-bit 또는 64-비트 어드레싱 모드를 지정하는지에 개의치 않고, 상기 주소의 모든 64비트가 이용된다.
일실례에서, 전체 영역 제1 테이블 엔트리가 다른 CPU에 의해 관찰된 것과 동시에 스토리지로부터 펫치된다. 상기 엔트리로의 펫치 엑세스는 키-제어 프로텍션(key-controlled protection)을 필요로 하며, 저장 엑세스는 키-제어 프로텍션과 로우-어드레스 프로텍션(low-address protection)을 필요로한다. 상기 구성에서 이 용할 수 없는 위치를 지명하는 상기 영역 제1 테이블 엔트리를 펫칭하기 위해 스토리지 어드레스가 발생될때, 어드레싱 제외가 인지되고 연산 유닛이 억제된다.
비트 60 및 61이 10 이진수 값을 가질때, R1의 영역 제2 테이블 기점과 함께, R2의 영역 제2 인덱스가 영역 제2 테이블로부터 엔트리를 선택하기 위해 이용된다. 영역 제2 테이블 검색 프로세스는 상기 영역 제1 테이블 검색 프로세스와 유사하다. 제외가 인지되지 않을때, 영역 제2 테이블로부터 펫치된 상기 엔트리는 시작(beginnig)을 지명하고 대응하는 영역 제3 테이블의 길이와 오프셋을 지정한다.
비트 60 및 61이 01 이진수 값을 가질때, R1의 영역 제3 테이블 기점과 함께, R2의 영역 제3 인덱스가 영역 제3 테이블로부터 엔트리를 선택하기 위해 이용된다. 영역 제3 테이블 검색 프로세스는 상기 영역 제1 테이블 검색 프로세스와 유사하다. 제외가 인지되지 않을때, 영역 제2 테이블로부터 펫치된 상기 엔트리는 시작을 지명하고 대응하는 세그먼트 테이블의 길이내의 오프셋을 지정한다.
비트 60 및 61이 00 이진수 값을 가질때, R1의 세그먼트 테이블 기점과 함께, R2의 세그먼트 인덱스 부분이 세그먼트 테이블로부터 엔트리를 선택하기 위해 이용된다. 세그먼트 테이블 검색 프로세스는 영역 제1 테이블 검색 프로세스와 유사하다. 제외가 인지되지 않을때, 세그먼트 테이블로부터 펫치된 상기 엔트리는 대응하는 페이지 테이블의 시작을 지명한다.
일실례에서, 전체 테이블 엔트리가 동시에 스토리지로부터 펫치된다. 후속하여, 상기 엔트리는 무효화된다(704). 일실례에서, 상기 엔트리는 엔트리의 비트 58을 1 로 셋팅함으로써 무효화된다. 이 엔트리를 무효화하여, 대응하는 스토리지 유 닛이 무효화된다.
그후에, 무효화될 엔트리들이 있는지 여부를 결정한다(706). 일실례에서, 이러한 결정은 레지스터 R2의 비트 53-63를 체크하는 것으로 이뤄진다. 레지스터 R2의 비트 53-63가 모두 제로가 아니라면, 더 많은 엔트리들이 무효화된다. 따라서, 효과적 무효화 인덱스의 이전 값에 1이 더해지고 프로세싱은 단계(700)와 같이 계속된다. 비트 53-63에 의해 지정된 수보다 하나 더의 다수의 엔트리들이 무효화되도록 반독된다. 효과적 무효화 인덱스의 가장 왼쪽 비트 위치의 실행이 무시되며, 이 경우 테이블의 랩어라운드(wraparound)가 발생한다. 레지스터 R2의 컨텐츠가 변경되지 않고 남아있다.
본 발명의 또다른 측면과 일치하는, 하나 이상의 엔트리를 무효화하는 것에 후속하여, CPU가 TLB로부터 선택된 엔트리들을 제거하고 상기 구성내의 다른 CPU에게 그들의 TLB로부터 선택된 엔트리들을 제거하도록 신호를 알린다(708). 일실례에서, 각각의 TLB는 이하의 조건을 만족하는 적어도 결합 영역 및 세그먼트 테이블 엔트리 (Combined Region and Segment Table entries:CRSTEs)가 제거된다.
R2의 효과적 무효화 인덱스 및 그것의 왼쪽 비트들과, 그리고 TLB 엔트리내의 영역-및-세그먼트-인덱스 필드의 동일 부분이 매치한다. (일실시예에서, 이러한 필드가 세그먼트-인덱스 필드를 포함한다면, 그들의 영역-인덱스 필드를 개의치 않고 CRSTEs는 제거될 수 있거나 모든 CRSTEs 가 제거될 수 있다. 상기 필드가 세그먼트-인덱스 필드를 포함하지 않는다면, 모든 CRSTEs는 제거된다.) 레지스터 R2의 비트 53-63 때문에 다중 테이블 엔트리들이 무효화될때, 상기 효과적 무효화 인덱 스는 증가되며(incremented), 상기 인덱스의 가장 왼쪽의 비트 위치의 실행은 상실된다.
R3가 제로이거나 레지스터 R3의 테이블-기점 필드가 상기 TLB 엔트리의 테이블-기점 필드와 매치한다.
무효화된 엔트리가 세그먼트-테이블 엔트리라면, 상기 무효화된 엔트리의 페이지-테이블-기점 필드는 TLB 엔트리의 페이지-테이블-기점 필드와 매치한다. (일실시예에서, TLB 엔트리는 상기 엔트리의 페이지-테이블 기점에 개의치 않고 제거될 수 있다.)
또한 각각의 TLB는 페이지-테이블-기점 필드가 (1)무효화된 세그먼트-테이블 엔트리내의 페이지-테이블-기점 필드와 매치하는(세그먼트-테이블 엔트리가 무효화되었다면), 또는 동일 TLB내에서 제거된 (2)임의의 결합 영역-및-세그먼트-테이블 엔트리(이것은 제거될 셋트에 있음)와 매치하는 적어도 그러한 페이지 테이블 엔트리들이 제거된다. (다른 실시예에서, 상기 수행은 상기 엔트리내의 상기 페이지 테이블 기점에 개의치 않고 페이지-테이블 엔트리를 제거할 수 있다. 즉, 모든 페이지 테이블 엔트리들을 제거할 수 있다.)
TLB로부터 엔트리 제거와 관련된 로직의 일실시예가 도 7b를 참조하여 설명된다. 일실례에 따라, 이것은 IDTE에 의해 실행되는 프로세싱의 연속(continuation)이며, 시스템의 CPU 및 다른 CPU에 의해 관찰된 무효화에 대해 세세하게 실행된다.
도 7b를 참조하여, 초기에 R3가 제로인지를 결정한다(720). R3가 제로가 아 니라면, 제거를 위한 영역 테이블 또는 세그먼트 테이블 기점이 레지스터 R3에 지시되며, TLB 엔트리를 제거하기 위해, 레지스터 R3에 지명된 영역/세그먼트 테이블 기점이 상기 엔트리를 형성하는데 이용된 영역/세그먼트 테이블 기점과 매치한다(722). R3가 제로라면, 레지스터 R3(레지스터 0)의 컨텐츠는 무시되고, 엔트리를 형성하는데 이용된 영역/세그먼트 테이블 기점에 개의치 않고 엔트리는 제거된다(724).
레지스터 R2에서 지정된 영역/세그먼트 인덱스에 의해 지정된 시스템의 모든 프로세서상의 TLB 엔트리들이 제거된다. 일실례에서, 레지스터 R2의 효과적 무효화 인덱스 및 그것의 왼쪽 비트들과 TLB의 영역 및 세그먼트 인덱스 테이블의 동일 부분이 매치하는 적어도 그러한 결합 영역 및 세그먼트 테이블 엔트리들이 제거된다. 일실례에 따라, 엔트리를 제거하기 위해, V 비트가 턴오프된다.
또한, 세그먼트 테이블 엔트리가 무효화된다면, 엔트리의 페이지 테이블 기점이 TLB의 페이지 테이블 기점과 같은 시스템의 모든 프로세서상의 TLB의 페이지 테이블 엔트리들이 제거된다(728). 또한, 세그먼트 테이블 엔트리가 무효화된다면, 페이지 테이블 기점 필드가 동일 TLB에서 제거되는 임의의 CRSTE의 페이지 테이블 기점 필드와 매치하는 TLB의 적어도 그러한 페이지 테이블 엔트리들이 제거된다(730). 이러한 제거 프로세스는 엔트리들의 수가 도 6c의 추가적 엔트리 필드(622)에서 지정된 수보다 하나가 더 많을때까지 반복된다(732).
그후에, 무효화 및 제거 연산이 완성되었는지 여부를 결정한다(734). 일실례에서, IDTE 명령은 시스템의 CPU 및 다른 CPU상에서 제거되었던 지명된 TLB 엔트리 들이 이 명령에서 지정된 TLB 엔트리를 이용하는 임의의 스토리지 엑세스가 완성될때까지 이슈(issuing) 프로세서상에서 완성되지 않는다. 일실례에서, 다른 프로세서들이 그들의 엑세스를 완성했는지 여부를 이슈 프로세서에 지시하는 것으 퀴스(quiesce) 제어부이다. 즉, 이슈 프로세서는 마스터 프로세서로 고려되며 상기 IDTE 명령에 영항을 받는 임의의 슬레이브 프로세서는 그들의 상태를 상기 제어부에 지시한다. 상기 슬레이브 프로세서로부터 적절한 상태를 수신하는 제어부에 반응하여, 상기 마스터에 완성을 지시한다. 프로세서가 완성되었다면, 상기 명령은 끝난다(736). 그렇지 않다면, 상기 프로세서는 다시 한번 미리결정된 시간동안 기다리고 상태를 체크하거나 완성 신호가 보내진다(734).
일실시예에서, 영역 또는 세그먼트 테이블 엔트리의 저장(storing)과 TLB 엔트리들의 제거는 무효 비트가 상기 영역 또는 세그먼트 테이블 엔트리에서 이미 하나라면 발생할 수도 그렇지 않을 수도 있다.
상기 실시예에서는 원하는 엔트리들의 무효화단계에 후속하여 TLB 엔트리들의 제거단계가 수행되었지만, 다른 실시예에서는, TLB 엔트리들의 제거가 각각의 무효화 이후에 일어날 수 있다.
본 발명의 또다른 측면에서, 상기 IDTE 명령은 선택적으로 어드레스 공간(예를 들면, 어드레스 공간 제어 요소(Address Space Control Element:ASCE)에 의해 지명된)과 관련된 TLB 엔트리들을 퍼지하는데 이용될 수 있다. 일실례에서, 이러한 선택은 레지스터 R2의 비트 52를 1로 셋팅하는 것으로 지시된다. 이러한 선택과 함께, 레지스터 R2의 비트 0-43 및 53-63 (도 8b 참조)뿐만 아니라 레지스터 R1의 컨 텐츠도 무시된다(도 8a 참조). 레지스터 R3의 컨텐츠는 비트 0-51이 사용되는(도 8c 참조), 테이블 기점이 있는 어드레스 공간 제어 요소의 형식을 가진다. 레지스터 R3의 비트 52-63은 무시된다. R3는 제로 또는 제로가 아닐 수 있다; 레지스터 0를 포함하는 임의의 레지스터가 지명될 수 있다. 이러한 연산은 어떠한 스토리지 무효화를 수행하지 않으나, 적어도 그러한 결합 영역-및-세그먼트-테이블 엔트리들 및 테이블 기점 필드가 레지스터 R3의 테이블 기점 필드와 매치하는 페이지 테이블 엔트리들을 상기 구성의 CPU의 TLB로부터 제거한다. (또다른 실시예에서, 상기 실행은 엔트리의 테이블 기점을 개의치 않고 페이지 테이블 엔트리를 제거할 수 있다. 즉, 모든 페잊 테이블 엔트리들을 제거할 수 있다.)
ASCE 연산에 의한 제거와 관련된 로직의 일실시예가 도 9를 참조하여 설명된다. 초기에, 제거될 TLB 엔트리들에 대응하는 영역 테이블 또는 세그먼트 테이블을 지명하는 영역 테이블 또는 세그먼트 테이블 기점이 지정된다(900). 일실례에서, 이것은 레지스터 R3의 비트 0-51에서 지정된다. 그후에, 적어도 결합 영역-및-세그먼트 테이블 엔트리들 및 R3에서 지정된 테이블 기점에 대응하는 페이지 테이블 엔트리들이 시스템의 모든 프로세서상에서 제거된다(902).
후속하여, IDTE 명령의 실행이 완성되었는지 여부를 결정한다(904). 일실례에서, 상기 구성의 이슈 CPU 및 다른 CPU상에서 제거된 지정된 파라메터에 대응하는 TLB 엔트리들이 상기 지정된 파라메터에 대응하는 TLB 엔트리들을 이용하는, 변경 및 참조 비트의 업데이트를 포함하여, 임의의 스토리지 엑세스를 완성할 때까지, 상기 IDTE 명령은 이슈 프로세서상에서 완성되지 않는다. 상기 엔트리들이 제 거되고 상기 스토리지 엑세스가 완성되면, 상기 IDTE 명령의 실행이 완성된다(906). 그렇지 않다면, 프로세서는 미리 결정된 시간만큼 기다리고 다시 한번 상태를 체크하거나 또는 완성하도록 신호가 보내진다(904).
상기에서 설명된 것은 IDTE 명령과 관련된 프로세싱에 관한 것이다. 일실시예에서, 상기 연산은 TLB 실제 공간 엔트리들에는 어떠한 영향도 미칠 필요가 없다. 이하에서 IDTE 명령의 일실시예의 프로세싱과 관련된 추가적인 정보, 향상 및/또는 실시예들이 제공된다.
1. TLB 엔트리들의 선택적 제거가 모델 또는 선택된 실시예에 의존하여 다른 방식으로 실행될 수 있다. 예를 들어, 일반적으로, 지정된 최소 수보다 더 많은 엔트리들이 제거될 수 있다. 무효화-및-제거 연산이 수행될때, 효과적 무효화 인덱스와 같은 세그먼트 인덱스를 포함하는 모든 결합 영역-및-세그먼트 테이블 엔트리들(CRSTE)이 제거될 수 있으며, 또는 효과적 무효화 인덱스가 세그먼트 인덱스가 아닐때 모든 CRSTE가 제거될 수 있다. 또한, 엔트리의 페이지 테이블 기점을 개의치 않고, CRSTE 또는 페이지 테이블 엔트리가 제거 될 수 있다. ASCE 연산에 의한 제거가 수행될때, 엔트리의 테이블 기점에 개의치 않고 페이지 테이블 엔트리가 제거될 수 있다. 일실시예에서, 이 두가지 연산이 수행될때, 요구되는 엔트리들의 정확한 최소 수가 제거될 수 있다.
2. 어드레스-공간-제어 요소가 영역-테이블 또는 세그먼트-테이블 기점대신에 실제-공간 토큰(token) 기점을 포함할 수 있다. 레지스터 R3의 테이블 기점은 상기 레지스터의 토큰 기점으로부터 구분할수없다(indistinguishable).
3. 무효화-및-제거 연산이 지정될때, TLB 엔트리의 제거는 세그먼트-테이블 엔트리의 페이지-테이블 기점의 사용을 만들수 있다. 그러므로, 부착된 상태(attached state)에 있을때, 페이지 테이블 기점을 포함하는 세그먼트-테이블 엔트리가 현재 값과 다르다면, 이전 값을 포함하는 엔트리들의 카피들(copies)이 TLB내에 남아있을 수 있다.
4. 무효화-및-제거 연산이 지정될때, IDTE에 대한 DAT-테이블 엔트리의 주소는 64-비트 주소이며, 어드레스 계산은 264 -1 랩어라운드가 있는, 64-비트 계산을 위한 표준 규칙에 의해 수행된다. 또한, 오프셋 및 필드 길이는 이용되지 않는다. 따라서, 최대 스토리지 위치로부터 위치 0까지 랩(wrap)하기 위하여 DAT 테이블은 지정되지 않으며, 제1 지명 엔트리와 레지스터 R3의 비트 63-63에 의해 지정된 모든 추가적 엔트리들은 상기 지정된 테이블에 있다.
5. IDTE 명령은 SIE하에서 인터럽션(interception)을 필요로 한다. 일실시예에서, 다른 프로세서가 지정될 TLB 엔트리들의 이용을 멈출때까지 IDTE 명령을 실행하는 프로세서가 상기 연산을 시작할 수 없도록 시스템이 시리얼화(serialized)된다. 더욱이, 시스템의 모든 프로세서의 TLB로부터 적절한 엔트리들이 제거될때까지 IDTE 명령을 실행하는 프로세서가 더 이상의 실행을 계속할 수 없다.
6. 시리얼화 기능은 상기 연산의 시작전에 수행되고 상기 연산이 완성된 후 다시 수행된다. 상기 시리얼화는 이 CPU에 적용되며; 다른 CPU는 시리얼화될 필요가 없다.
상기에서 설명된 것은 세그먼트 또는 영역 테이블의 엔트리들을 제거하고 적어도 대응하는 엔트리들(또는 다른 엔트리들)을 하나 이상의 변환 룩어사이드 버퍼로부터 세세히 제거할 수 있는 명령의 일실례에 대한 것이다. 본 명세서에는 특정 명령이 설명되었지만, 본 발명의 의도를 벗어나지 않는 많은 변경들이 만들어질 수 있다. 예를 들면, 다른 연산코드들, 다른 필드들, 다른 레지스터들 또는 레지스터가 없거나, 다른 비트들, 등등이 이용될 수 있다. 예를 들어, 다른 명령 셋트 아키텍쳐가 약간은 다른 방식으로 동일한 명령을 정의할 수 있지만(예를 들면, 다른 연산코드들, 명령의 다른 필드들, 사용되는 레지스터들, 등등.), 본 발명의 하나 이상의 측면들이 여전히 적용된다. 또한, 상기에서 설명된 것과 같이, 본 발명의 하나 이상의 측면들이 IBM의 z/아키텍쳐와 같은 타겟 아키텍쳐의 소프트웨어 에뮬레이션에 동일하게 잘 적용된다. 이 경우, 전술된 TLB는 현재 가상 대 실제 주소 매핑을 지원하는 소프트웨어 에뮬레이터에 의해 구현되는 어레이 또는 다른 데이터 구조가 될 수 있다. 또한 에뮬레이터 소프트웨어는 TLB 와 유사한 임의의 구조를 구현할 수 없을 수 있다. 이 경우, 스토리지의 엔트리들의 무효화만이 적용될 수 있다.
따라서, 본 명세서에 의해 제공되는 명령은 스토리지 무효화, 스토리지 무효화 및 버퍼 엔트리들의 세세한 제거, 또는 버퍼 엔트리들의 제거가 가능하다. 그러므로, 본 명령의 하나 이상의 레지스터는 비-연산(no-operations)으로 구성할 수 있다. 즉, 제공되지 않는 특정 연산(예를 들면, 무효화, 제거, 등등)과 관련된 레지스터의 정보는 무시되거나 또는 상기 연산이 수행되지 않음을 나타낸다.
전술된 무효화, 무효화 및 제거, 또는 제거가 제공되는 특정 명령이 상기에서 설명되었지만, IDTE에 의해 구현되는 연산들의 하나 이상의 측면들을 수행하도록 상기 명령은 변경될 수 있거나 또는 다른 명령들로 구현될 수 있다.
예를 들면, 명령은 단지 스토리지 무효화를 구현할 수 있다. 또다른 예로, 명령은 단지 어드레스 공간에 기초한 엔트리들을 퍼지하도록 구현될 수 있다.
명령 형식으로 설계된 컴퓨터 설비의 상기 무효화 및/또는 제거의 상업적 구현에서, 상기 명령은 어셈블러 언어를 쓰는 오퍼레이팅 시스템 프로그래머들과 같은 프로그래머들에 의해 이용된다. 스토리지 매체에 저장되는 명령 형식은 z/아키텍쳐 IBM 서버에서, 또는 선택적으로, 다른 아키텍쳐를 실행하는 머신들에서 네이티브하게 실행될 수 있다. 이들은 현존하는 그리고 미래의 IBM 메인프레임 서버 그리고 IBM의 다른 머신들(예를 들면, pSeries Servers and xSeries Servers)에서 에뮬레이트될 수 있다. 이들은 IBM, Intel, AMD, Sun Microsystem 등에 의해 제조된 하드웨어를 이용하는 다양한 머신들중에서 Linux를 실행하는 머신들에서 실행될 수 있다. z/아키텍쳐하의 하드웨어상의 실행외에도, Hercules, UMX, FXI 또는 Platform Solution에 의한 에뮬레이션을 사용하는 머신들뿐만아니라, 에뮬레이션 모드에서 일반적으로 실행되는 Linux가 이용될 수 있다.
에뮬레이션 모드에서, 에뮬레이트되는 특정 명령이 디코딩되며, C 서브루틴 또는 드라이버, 또는 특정 하드웨어를 위한 드라이버를 제공하기 위하여 사용되는 다른 기술들에서, 서브루틴이 개개의 명령을 구현하기 위해 구축된다. 미국 특허 No. 5,551,013 미국 특허 No.6,009,261 미국 특허 No. 5,574.873 미국 특허 No. 6,308,255 미국 특허 No.6,463,582 미국 특허 No.5,790,825를 포함하는(이에 제한되는 것은 아님) 다양한 소프트웨어 및 하드웨어 에뮬레이션 특허는 상업적 소프트웨어 기술뿐만 아니라 당해분야에서 이용가능한 타겟 머신에 대한 다른 머신을 위하여 설계된 명령 형식의 에뮬레이션을 달성하는 여러가지 공지된 방식을 나타내고 있다.
본 발명의 하나 이상의 측면들은 시스템의 수행을 유익하게 증가시킨다. 예를 들어, 버퍼들을 완전히 퍼징하는 대신에 버퍼들로부터 선택적으로 엔트리를 퍼징하는 것에 의해, 엔트리의 불필요한 재생성을 요하지 않으므로 시스템 수행이 나아진다. 즉, TLB 엔트리를 생성하는데 20에서 100 사이클을 요하나, 선택적 퍼징이 엔트리들의 불필요한 재생성을 피하도록 한다.
완전한 TLB 퍼지가 바람직하다면, 상기 구현은 오버 퍼징을 허용한다. 또한, TLB 부분은 비-연산(no-op)으로 취급될 수 있다(예를 들어, TLB가 이용되지 않는다). 유익하게, 상기 IDTE 명령은 하드웨어, 펌웨어, 소프트웨어 또는 그것의 조합에서 구현될 수 있으며, 또는 타겟 컴퓨터 명령 셋트의 에뮬레이터에서 이용될 수 있다.
본 발명의 의도를 벗어나지 않는, 전술한 환경에 대한 다양한 변경이 가능하다. 예를 들면, 본 발명의 하나 이상의 측면들이 하나 이상의 프로세서상에서 실행하는 하나 이상의 페이저블 엔티티(예를 들어, 게스트(quests))가 있는 가상 머신 에뮬레이션에 동등하게 적용할 수 있다. 그 실례로, IBM 간행물 No.SA22-7095(1985)에 "IBM System/370 Extended Architecture"라는 명칭으로 설명된, Start Interpretive Execution(SIE) 아키텍쳐에 의해 정의될 수 있다.
SIE 및 z/아키텍쳐가 전술되었지만, 본 발명의 하나 이상의 측면들은 다른 아키텍쳐 및/또는 페이저블 엔티티 또는 유사 구조를 차용하는 환경들에 동등하게 적용할 수 있다.
더구나, 전술된 다양한 실시예들은 단지 실례일뿐이다. 본 발명의 의도를 벗어남이 없이 이러한 실시예들에 대한 많은 변경들이 가능하다. 예를 들어, 본 명세서에는 논리적으로 파티션된 환경이 설명되었지만, 이것은 단지 실례일뿐이다. 본 발명의 측면들은 다수의 존(zones)을 갖는 다른 환경들, 비-파티션된 환경을 포함하여 많은 환경 타입들에 유익하다. 또한, 센트럴 프로세서 컴플렉스가 없을 수 있으며, 그럼에도 불구하고, 다중 프로세서가 함께 결합될 수 있다. 본 발명의 하나 이상의 측면들은 싱글 프로세서 환경에 적용할 수도 있다.
본 명세서에는 특정 환경들이 설명되었지만, 본 발명의 의도를 벗어남이 없이 이러한 환경들에 대한 다양한 변경이 구현될 수 있다. 예를 들면, 환경이 논리적으로 파티션되었다면, 더 많은 또는 적은 논리적 파티션들이 상기 환경에 포함될 수 있다. 또한, 그들은 함께 결합된 다중 센트럴 프로세싱 컴플렉스들일 수 있다.이것은 가능한 변경의 일부일뿐이다. 추가적으로, 다른 변경들이 가능하다. 예를 들면, 본 명세서에 설명된 제어부는 한번에 하나의 IDTE 명령이 실행하도록 상기 명령을 시리얼화하였지만, 다른 실시예에서는, 한번에 여러개의 명령들이 실행될 수 있다. 또한, 상기 환경은 여러개의 제어부를 포함할 수 있다. 다중 퀴스(quiesce) 요청들(하나 이상의 제어부로부터)이 시스템에서 동시에 아웃스탠딩될 수 있다. 추가적 변경들이 또한 가능하다.
본 명세서에 사용된, "프로세싱 유닛" 용어는 게스트; 프로세서; 에뮬레이터; 및/또는 다른 유사 구성요소와 같은 페이저블 엔티티를 포함한다. 또한, "프로세싱 유닛에 의한" 용어는 프로세싱 유닛을 위한 것을 포함한다. "버퍼" 용어는 어레이를 포함하는(제한하는 것은 아님) 데이터 구조의 다른 타입뿐만 아니라 스토리지의 범위(area)를 포함하며; "테이블" 용어는 테이블 타입 데이터 구조와는 다른 것을 포함할 수 있다. 또한, 상기 명령은 정보를 지명하기 위한 다른 레지스터를 포함할 수 있다. 또한, 페이지, 세그먼트 및/또는 영역은 본 명세서에 설명된 크기와는 다를 수 있다.
본 발명의 하나 이상의 능력은 소프트웨어, 펌웨어, 하드웨어, 또는 그것의 조합에서 구현될 수 있다.
본 발명의 하나 이상의 측면들은 컴퓨터 이용가능 미디어를 갖는 제조품(예를 들면, 하나 이상의 컴퓨터 프로그램 제품)에 포함될 수 있다. 상기 미디어는 발명의 능력을 제공하고 용이하게 하는 컴퓨터 판독가능 프로그램 코드 수단 또는 로직(예를 들어, 명령(instruction), 코드, 명령(command), 등등)으로 구체화된다. 상기 제조품은 컴퓨터 시스템의 일부로서 포함될 수 있다.
추가적으로, 본 발명의 능력을 수행하기 위해 머신에 의해 실행가능한 적어도 하나의 명령 프로그램을 구체화하는, 머신에 의해 판독가능한 적어도 하나의 프로그램 스토리지 디바이스가 제공된다.
본 명세서의 흐름도는 단지 실례일뿐이다. 이러한 흐름도 또는 단계들(또는 연산들)에 대한 많은 변경이 있을 수 있다. 예를 들어, 상기 단계들은 다른 순서에 의해, 또는 단계들이 추가되거나, 삭제되거나 또는 변경되어 실행될 수 있다.
컴퓨팅 환경의 스토리지 무효화를 위한 장치, 상기 장치는
무효화될 스토리지 유닛을 지정하기 위한 수단 -상기 스토리지 유닛은 다수의 스토리지 페이지를 포함함- 과,
상기 스토리지 유닛을 무효화하기 위한 수단을 포함한다.

Claims (34)

  1. 컴퓨터 시스템내의 어드레스 변환 버퍼 엔트리들을 제거하기 위한 방법에 있어서, 상기 컴퓨터 시스템은 가상 어드레스를 메모리 어드레스로 변환하기 위한 변환 정보를 제공하는 하나 이상의 어드레스 변환 테이블을 포함하고, 각각의 어드레스 변환 버퍼 엔트리는 동적으로 어드레스 변환 정보를 캐싱(caching)하고,
    상기 방법은,
    실행될 머신 실행가능 명령(instruction)의 오퍼레이션코드(opcode)로부터 상기 명령이 제거 오퍼레이션의 실행을 개시하도록 구성되었는지 판단하는 단계와,
    상기 명령을 실행하는 단계를 포함하며, 상기 실행 단계는 제1 변환 테이블의 제1 변환 테이블 기점 어드레스에 근거하여, 상기 어드레스 변환 버퍼로부터 상기 어드레스 변환 버퍼의 하나 이상의 제1 엔트리들 -상기 하나 이상의 제1 엔트리들은 상기 제1 변환 테이블 기점 어드레스와 관련됨- 을 선택적으로 제거하는 단계를 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  2. 제1항에 있어서,
    상기 제거 단계는 상기 어드레스 변환 버퍼내에서 상기 어드레스 변환 버퍼의 하나 이상의 제2 엔트리를 제거하지 않으며, 상기 하나 이상의 제2 엔트리는 상기 제1 변환 테이블 기점 어드레스와 관련이 없는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  3. 제1항에 있어서,
    상기 제1 변환 테이블 기점 어드레스는 어드레스 공간 제어 요소(Address Space Control Element:ASCE) 어드레스, 영역 테이블 기점 어드레스 또는 세그먼트 테이블 기점 어드레스중 하나를 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  4. 제1항에 있어서,
    상기 제1 변환 테이블 기점 어드레스는 2 이상의 변환 테이블 엔트리 범위의 제1 변환 테이블 엔트리를 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  5. 제4항에 있어서,
    상기 2 이상의 변환 테이블 엔트리 범위를 무효화(invalidating)하는 단계를 더 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  6. 제1항에 있어서,
    상기 컴퓨터 시스템은 설계된(architected) 범용 레지스터를 포함하고,
    상기 어드레스 변환 테이블은
    하나 이상의 세그먼트 테이블,
    하나 이상의 세그먼트 테이블 및 하나 이상의 제1 영역 테이블,
    하나 이상의 세그먼트 테이블 및 하나 이상의 제1 영역 테이블 및 하나 이상의 제2 영역 테이블 또는
    하나 이상의 세그먼트 테이블 및 하나 이상의 제1 영역 테이블 및 하나 이상의 제2 영역 테이블 및 하나 이상의 제3 영역 테이블
    중 임의의 하나와 테이블 페이지로 구성되며,
    세그먼트 테이블 엔트리는 페이지 테이블 기점을 포함하며,
    상기 방법은,
    상기 명령에 의해 지정되는 위치로부터 제1 정보를 검색하는 단계 -상기 제1 정보는 상기 명령의 오퍼레이션의 지시(indication)를 포함함- 와,
    상기 제1 정보에 근거하여, 상기 명령이 상기 제거 오퍼레이션의 실행을 개시하도록 구성되었는지 판단하는 단계를 더 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  7. 제6항에 있어서,
    상기 제1 정보의 비트 52가 1일때 상기 제1 정보가 상기 명령이 제거 오퍼레이션의 실행을 개시하도록 구성되었음을 지시하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  8. 제1항에 있어서,
    상기 컴퓨터 시스템이 메인 스토리지로부터 상기 명령을 펫치(fetch)하는 단계 -상기 명령은 제거 오퍼레이션을 위한 제거 정보를 포함하는 제2 정보를 배치하기 위한 제2 필드를 포함함- 와,
    펫치된 상기 명령의 오퍼레이션코드로부터 상기 펫치된 명령이 제거 오퍼레이션을 갖는 명령인지 판단하는 단계와,
    i) 어드레스 변환 버퍼의 어드레스 변환 버퍼 엔트리의 미리 결정된 어드레스 변환 버퍼 엔트리 부분이 상기 제2 정보를 포함하는지 여부를 판단하는 단계와,
    j) 상기 제2 정보를 포함하는 것으로 판단된 상기 어드레스 변환 버퍼 엔트리를 제거하는 단계와,
    k) 다수의 어드레스 변환 버퍼 엔트리에 대해 i)-j) 단계를 반복하는 단계
    를 더 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  9. 제8항에 있어서,
    상기 제2 필드는 제2 설계된 범용 레지스터내에 상기 제2 정보를 배치하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  10. 제8항에 있어서,
    상기 제2 필드가 0일때,
    임의의 어드레스 변환 버퍼 엔트리가 제거되거나 또는
    상기 제2 정보가 상기 제1 변환 테이블 기점 어드레스를 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  11. 제8항에 있어서,
    상기 제2 필드가 0일때, 어드레스 공간 제어 요소(Address Space Control Element:ASCE)로부터 상기 제2 정보가 형성되는 단계와,
    상기 제2 필드가 0보다 클때, 설계된 일반 레지스터로부터 제2 정보를 검색하는 단계를 더 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  12. 제1항에 있어서,
    상기 명령의 오퍼레이션을 에뮬레이팅(emulating)하기 위해 미리 결정된 소프트웨어 루틴을 식별하기 위하여 상기 명령을 번역(interpreting) -상기 미리 결정된 소프트웨어 루틴은 다수의 명령을 포함함- 하는 단계와,
    상기 미리 결정된 소프트웨어 루틴을 실행하는 단계를 더 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  13. 제1항에 있어서,
    상기 어드레스 변환 버퍼는 변환 룩어사이드 버퍼(translation lookaside buffer: TLB)인,
    어드레스 변환 버퍼 엔트리 제거 방법.
  14. 제1항에 있어서,
    상기 어드레스 변환 버퍼는
    상기 컴퓨터 시스템의 제1 센트럴 프로세싱 유닛 -상기 제1 센트럴 프로세싱 유닛은 상기 명령을 실행함- 과 관련된 어드레스 변환 버퍼,
    상기 컴퓨터 시스템의 제2 센트럴 프로세싱 유닛과 관련된 어드레스 변환 버퍼, 또는
    상기 컴퓨터 시스템에 관련된 모든 어드레스 변환 버퍼중 하나인,
    어드레스 변환 버퍼 엔트리 제거 방법.
  15. 제1항에 있어서,
    상기 컴퓨터 시스템은 실제 메인 스토리지 어드레스를 갖는 페이지 테이블을 더 포함하며, 상기 실제 메인 스토리지 어드레스는 완전한 어드레스(absolute address), 실제 어드레스(real address), 또는 물리적 어드레스(physical address)중 하나를 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  16. 컴퓨터 시스템내의 어드레스 변환 버퍼 엔트리들을 제거하기 위한 컴퓨터 판독가능 기록매체에 있어서, 상기 컴퓨터 시스템은 가상 어드레스를 메모리 어드레스로 변환하기 위한 변환 정보를 제공하는 하나 이상의 어드레스 변환 테이블을 포함하고, 각각의 어드레스 변환 버퍼 엔트리는 동적으로 어드레스 변환 정보를 캐싱(caching)하고,
    상기 컴퓨터 판독가능 기록매체는 제1항 내지 제15항 중 어느 한 항에 따른 방법의 각 단계를 수행하기 위한 명령을 포함하는,
    컴퓨터 판독가능 기록매체.
  17. 컴퓨터 시스템내의 어드레스 변환 버퍼들을 제거하기 위한 시스템에 있어서,
    상기 시스템은
    메인 스토리지와,
    상기 메인 스토리지와 통신하는 하나 이상의 센트럴 프로세싱 유닛을 포함하고,
    상기 센트럴 프로세싱 유닛은
    설계된 범용 레지스터들과,
    어드레스 변환 버퍼들 -상기 어드레스 변환 버퍼는 어드레스 변환 정보를 유지하는(holding) 어드레스 변환 버퍼 엔트리들을 가짐- 과,
    상기 하나 이상의 프로세싱 유닛중 하나의 센트럴 프로세싱 유닛의 가상 메인 스토리지 어드레스들을 상기 컴퓨터 시스템의 메인 스토리지 어드레스들로 변환하기 위한 다수의 어드레스 변환 테이블과,
    하나 이상의 명령 실행 유닛 -상기 명령 실행 유닛은 상기 설계된 범용 레지스터와 통신하며, 상기 명령 실행 유닛은 상기 메인 스토리지로부터 펫치된 머신 명령들을 실행함-
    을 포함하며,
    상기 컴퓨터 시스템은 제1항 내지 제15항 중 어느 한 항에 따른 방법의 각 단계를 실행시키는 명령을 포함하는,
    어드레스 변환 버퍼 제거 시스템.
  18. 컴퓨터 시스템내의 어드레스 변환 버퍼 엔트리들을 제거하기 위한 방법에 있어서, 상기 컴퓨터 시스템은 가상 어드레스를 메모리 어드레스로 변환하기 위한 변환 정보를 제공하는 하나 이상의 어드레스 변환 테이블을 포함하고, 각각의 어드레스 변환 버퍼 엔트리는 동적으로 어드레스 변환 정보를 캐싱(caching)하고,
    상기 방법은,
    실행될 머신 실행가능 명령의 오퍼레이션코드로부터 상기 명령이 제거 오퍼레이션의 실행을 개시하도록 구성되었는지 판단하는 단계와,
    상기 명령을 실행하는 단계를 포함하며, 상기 실행 단계는 제1 변환 테이블의 제1 변환 테이블 기점 어드레스 -상기 제1 변환 테이블 기점 어드레스는 어드레스 공간 제어 요소(Address Space Control Element:ASCE) 어드레스, 영역 테이블 기점 어드레스 또는 세그먼트 테이블 기점 어드레스중 하나를 포함함- 에 근거하여, 상기 어드레스 변환 버퍼로부터 상기 어드레스 변환 버퍼의 하나 이상의 제1 엔트리들 -상기 하나 이상의 제1 엔트리들은 상기 제1 변환 테이블 기점 어드레스와 관련됨- 을 선택적으로 제거하는 단계를 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  19. 컴퓨터 시스템내의 어드레스 변환 버퍼 엔트리들을 제거하기 위한 방법에 있어서, 상기 컴퓨터 시스템은 가상 어드레스를 메모리 어드레스로 변환하기 위한 변환 정보를 제공하는 하나 이상의 어드레스 변환 테이블을 포함하고, 각각의 어드레스 변환 버퍼 엔트리는 동적으로 어드레스 변환 정보를 캐싱하고,
    상기 방법은,
    실행될 머신 실행가능 명령의 오퍼레이션코드로부터 상기 명령이 제거 오퍼레이션의 실행을 개시하도록 구성되었는지 판단하는 단계와,
    상기 명령을 실행하는 단계를 포함하며, 상기 실행 단계는 제1 변환 테이블의 제1 변환 테이블 기점 어드레스 -상기 제1 변환 테이블 기점 어드레스는 2 이상의 변환 테이블 엔트리 범위의 제1 변환 테이블 엔트리를 포함함- 에 근거하여, 상기 어드레스 변환 버퍼로부터 상기 어드레스 변환 버퍼의 하나 이상의 제1 엔트리들 -상기 하나 이상의 제1 엔트리들은 상기 제1 변환 테이블 기점 어드레스와 관련됨- 을 선택적으로 제거하는 단계를 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  20. 제18항 또는 제19항에 있어서,
    상기 제거 단계는 상기 어드레스 변환 버퍼내에서 상기 어드레스 변환 버퍼의 하나 이상의 제2 엔트리를 제거하지 않으며, 상기 하나 이상의 제2 엔트리는 상기 제1 변환 테이블 기점 어드레스와 관련이 없는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  21. 제19항에 있어서,
    상기 2 이상의 변환 테이블 엔트리 범위를 무효화(invalidating)하는 단계를 더 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  22. 컴퓨터 시스템내의 어드레스 변환 버퍼들을 제거하기 위한 시스템에 있어서,
    상기 시스템은
    메인 스토리지와,
    상기 메인 스토리지와 통신하는 하나 이상의 센트럴 프로세싱 유닛을 포함하고,
    상기 센트럴 프로세싱 유닛은
    설계된 범용 레지스터들과,
    어드레스 변환 버퍼들 -상기 어드레스 변환 버퍼는 어드레스 변환 정보를 유지하는(holding) 어드레스 변환 버퍼 엔트리들을 가짐- 과,
    상기 하나 이상의 프로세싱 유닛중 하나의 센트럴 프로세싱 유닛의 가상 메인 스토리지 어드레스들을 상기 컴퓨터 시스템의 메인 스토리지 어드레스들로 변환하기 위한 다수의 어드레스 변환 테이블과,
    하나 이상의 명령 실행 유닛 -상기 명령 실행 유닛은 상기 설계된 범용 레지스터와 통신하며, 상기 명령 실행 유닛은 상기 메인 스토리지로부터 펫치된 머신 명령들을 실행함-
    을 포함하며,
    상기 컴퓨터 시스템은
    실행될 머신 실행가능 명령(instruction)의 오퍼레이션코드(opcode)로부터 상기 명령이 제거 오퍼레이션의 실행을 개시하도록 구성되었는지 판단하는 단계와,
    상기 명령을 실행하는 단계를 포함하며, 상기 실행 단계는 제1 변환 테이블의 제1 변환 테이블 기점 어드레스 -상기 제1 변환 테이블 기점 어드레스는 어드레스 공간 제어 요소(Address Space Control Element:ASCE) 어드레스, 영역 테이블 기점 어드레스 또는 세그먼트 테이블 기점 어드레스중 하나를 포함함- 에 근거하여, 상기 어드레스 변환 버퍼로부터 상기 어드레스 변환 버퍼의 하나 이상의 제1 엔트리들 -상기 하나 이상의 제1 엔트리들은 상기 제1 변환 테이블 기점 어드레스와 관련됨- 을 선택적으로 제거하는 단계를 포함하는 방법
    을 실행시키는 명령들을 포함하는,
    어드레스 변환 버퍼 제거 시스템.
  23. 컴퓨터 시스템내의 어드레스 변환 버퍼들을 제거하기 위한 시스템에 있어서,
    상기 시스템은
    메인 스토리지와,
    상기 메인 스토리지와 통신하는 하나 이상의 센트럴 프로세싱 유닛을 포함하고,
    상기 센트럴 프로세싱 유닛은
    설계된 범용 레지스터들과,
    어드레스 변환 버퍼들 -상기 어드레스 변환 버퍼는 어드레스 변환 정보를 유지하는(holding) 어드레스 변환 버퍼 엔트리들을 가짐- 과,
    상기 하나 이상의 프로세싱 유닛중 하나의 센트럴 프로세싱 유닛의 가상 메인 스토리지 어드레스들을 상기 컴퓨터 시스템의 메인 스토리지 어드레스들로 변환하기 위한 다수의 어드레스 변환 테이블과,
    하나 이상의 명령 실행 유닛 -상기 명령 실행 유닛은 상기 설계된 범용 레지스터와 통신하며, 상기 명령 실행 유닛은 상기 메인 스토리지로부터 펫치된 머신 명령들을 실행함-
    을 포함하며,
    상기 컴퓨터 시스템은
    실행될 머신 실행가능 명령(instruction)의 오퍼레이션코드(opcode)로부터 상기 명령이 제거 오퍼레이션의 실행을 개시하도록 구성되었는지 판단하는 단계와,
    상기 명령을 실행하는 단계를 포함하며, 상기 실행 단계는 제1 변환 테이블의 제1 변환 테이블 기점 어드레스 -상기 제1 변환 테이블 기점 어드레스는 2 이상의 변환 테이블 엔트리 범위의 제1 변환 테이블 엔트리를 포함함- 에 근거하여, 상기 어드레스 변환 버퍼로부터 상기 어드레스 변환 버퍼의 하나 이상의 제1 엔트리들 -상기 하나 이상의 제1 엔트리들은 상기 제1 변환 테이블 기점 어드레스와 관련됨- 을 선택적으로 제거하는 단계를 포함하는 방법
    을 실행시키는 명령들을 포함하는,
    어드레스 변환 버퍼 제거 시스템.
  24. 제22항 또는 제23항에 있어서,
    상기 제거 단계는 상기 어드레스 변환 버퍼내에서 상기 어드레스 변환 버퍼의 하나 이상의 제2 엔트리를 제거하지 않으며, 상기 하나 이상의 제2 엔트리는 상기 제1 변환 테이블 기점 어드레스와 관련이 없는,
    어드레스 변환 버퍼 제거 시스템.
  25. 제23항에 있어서,
    상기 2 이상의 변환 테이블 엔트리 범위를 무효화(invalidating)하는 단계를 더 포함하는,
    어드레스 변환 버퍼 제거 시스템.
  26. 컴퓨터 시스템내의 어드레스 변환 버퍼 엔트리들을 제거하기 위한 컴퓨터 판독가능 기록매체에 있어서, 상기 컴퓨터 시스템은 가상 어드레스를 메모리 어드레스로 변환하기 위한 변환 정보를 제공하는 하나 이상의 어드레스 변환 테이블을 포함하고, 각각의 어드레스 변환 버퍼 엔트리는 동적으로 어드레스 변환 정보를 캐싱(caching)하고,
    상기 컴퓨터 판독가능 기록매체는
    실행될 머신 실행가능 명령의 오퍼레이션코드로부터 상기 명령이 제거 오퍼레이션의 실행을 개시하도록 구성되었는지 판단하는 단계와,
    상기 명령을 실행하는 단계를 포함하며, 상기 실행 단계는 제1 변환 테이블의 제1 변환 테이블 기점 어드레스 -상기 제1 변환 테이블 기점 어드레스는 어드레스 공간 제어 요소(Address Space Control Element:ASCE) 어드레스, 영역 테이블 기점 어드레스 또는 세그먼트 테이블 기점 어드레스중 하나를 포함함- 에 근거하여, 상기 어드레스 변환 버퍼로부터 상기 어드레스 변환 버퍼의 하나 이상의 제1 엔트리들 -상기 하나 이상의 제1 엔트리들은 상기 제1 변환 테이블 기점 어드레스와 관련됨- 을 선택적으로 제거하는 단계를
    포함하는 방법을 수행하기 위한 프로세싱 회로를 실행시키는 명령들을 저장하며 상기 프로세싱 회로에 의해 판독가능한 저장 매체를 포함하는,
    컴퓨터 판독가능 기록매체.
  27. 컴퓨터 시스템내의 어드레스 변환 버퍼 엔트리들을 제거하기 위한 컴퓨터 판독가능 기록매체에 있어서, 상기 컴퓨터 시스템은 가상 어드레스를 메모리 어드레스로 변환하기 위한 변환 정보를 제공하는 하나 이상의 어드레스 변환 테이블을 포함하고, 각각의 어드레스 변환 버퍼 엔트리는 동적으로 어드레스 변환 정보를 캐싱(caching)하고,
    상기 컴퓨터 판독가능 기록매체는
    실행될 머신 실행가능 명령의 오퍼레이션코드로부터 상기 명령이 제거 오퍼레이션의 실행을 개시하도록 구성되었는지 판단하는 단계와,
    상기 명령을 실행하는 단계를 포함하며, 상기 실행 단계는 제1 변환 테이블의 제1 변환 테이블 기점 어드레스 -상기 제1 변환 테이블 기점 어드레스는 2 이상의 변환 테이블 엔트리 범위의 제1 변환 테이블 엔트리를 포함함- 에 근거하여, 상기 어드레스 변환 버퍼로부터 상기 어드레스 변환 버퍼의 하나 이상의 제1 엔트리들 -상기 하나 이상의 제1 엔트리들은 상기 제1 변환 테이블 기점 어드레스와 관련됨- 을 선택적으로 제거하는 단계를
    포함하는 방법을 수행하기 위한 프로세싱 회로를 실행시키는 명령들을 저장하며 상기 프로세싱 회로에 의해 판독가능한 저장 매체를 포함하는,
    컴퓨터 판독가능 기록매체.
  28. 제26항 또는 제27항에 있어서,
    상기 제거 단계는 상기 어드레스 변환 버퍼내에서 상기 어드레스 변환 버퍼의 하나 이상의 제2 엔트리를 제거하지 않으며, 상기 하나 이상의 제2 엔트리는 상기 제1 변환 테이블 기점 어드레스와 관련이 없는,
    컴퓨터 판독가능 기록매체.
  29. 제28항에 있어서,
    상기 2 이상의 변환 테이블 엔트리 범위를 무효화(invalidating)하는 단계를 더 포함하는,
    컴퓨터 판독가능 기록매체.
  30. 컴퓨터 시스템내의 변환 룩어사이드 버퍼(TLB) 어드레스 변환 버퍼의 어드레스 변환 버퍼 엔트리들을 제거하기 위한 방법에 있어서, 상기 컴퓨터 시스템은 가상 어드레스를 메모리 어드레스로 변환하기 위한 변환 정보를 제공하는 하나 이상의 어드레스 변환 테이블을 포함하고, 각각의 어드레스 변환 버퍼 엔트리는 동적으로 어드레스 변환 정보를 캐싱(caching)하고,
    상기 방법은,
    상기 컴퓨터 시스템이 메인 스토리지로부터 다이내믹 어드레스 변환 테이블 엔트리(Dynamic Address Translation Table Entry:IDTE) 명령을 펫치하는 단계 -상기 명령은 제2 정보를 판단하기 위한 오퍼레이션코드와 제2 필드를 포함하며, 상기 제2 정보는 어드레스 공간 제어 요소(ASCE) 어드레스 또는 어드레스 변환 테이블의 기점 어드레스를 포함하며, 상기 어드레스 변환 테이블의 기점 어드레스는 제2 영역 테이블 기점의 어드레스를 포함하는 엔트리를 갖는 제1 영역 테이블, 제3 영역 테이블 기점의 어드레스를 포함하는 엔트리를 갖는 제2 영역 테이블, 세그먼트 테이블 기점의 어드레스를 포함하는 엔트리를 갖는 제3 영역 테이블, 또는 메모리 어드레스를 포함하는 페이지 테이블 기점의 어드레스를 포함하는 엔트리를 갖는 세그먼트 테이블로 구성됨- 와,
    상기 오퍼레이션코드로부터 상기 명령이 제거 오퍼레이션의 실행을 개시하도록 구성되었는지 판단하는 단계와,
    상기 명령을 실행하는 단계를 포함하며,
    상기 실행 단계는,
    i)어드레스 변환 버퍼의 어드레스 변환 버퍼 엔트리가 상기 제2 정보와 관련되어 있는지 여부를 판단하는 단계와,
    j)상기 제2 정보와 관련된 것으로 판단된 상기 어드레스 변환 버퍼 엔트리를 제거하는 단계와,
    k) 다수의 어드레스 변환 버퍼 엔트리에 대해 i)-j) 단계를 반복하는 단계를 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  31. 제30항에 있어서,
    상기 컴퓨터 시스템은 다수의 TLB를 포함하며, 상기 컴퓨터 시스템의 상기 다수의 TLB에 대해 i)-k) 단계를 수행하는 단계를 더 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  32. 제30항에 있어서,
    상기 명령의 오퍼레이션을 에뮬레이팅하기 위해 미리 결정된 소프트웨어 루틴을 식별하기 위하여 상기 명령을 번역 -상기 미리 결정된 소프트웨어 루틴은 다수의 명령을 포함함- 하는 단계와,
    상기 미리 결정된 소프트웨어 루틴을 실행하는 단계를 더 포함하는,
    어드레스 변환 버퍼 엔트리 제거 방법.
  33. 컴퓨터 시스템내의 변환 룩어사이드 버퍼(TLB) 어드레스 변환 버퍼의 어드레스 변환 버퍼 엔트리들을 제거하기 위한 컴퓨터 판독가능 기록매체에 있어서, 상기 컴퓨터 시스템은 가상 어드레스를 메모리 어드레스로 변환하기 위한 변환 정보를 제공하는 하나 이상의 어드레스 변환 테이블을 포함하고, 각각의 어드레스 변환 버퍼 엔트리는 동적으로 어드레스 변환 정보를 캐싱(caching)하고,
    상기 컴퓨터 판독가능 기록매체는 제30항 내지 제32항 중 어느 한 항에 따른 방법의 각 단계를 수행하기 위한 명령을 포함하는,
    컴퓨터 판독가능 기록매체.
  34. 컴퓨터 시스템내의 어드레스 변환 버퍼들을 제거하기 위한 시스템에 있어서,
    상기 시스템은
    메인 스토리지와,
    상기 메인 스토리지와 통신하는 하나 이상의 센트럴 프로세싱 유닛을 포함하고,
    상기 센트럴 프로세싱 유닛은
    설계된 범용 레지스터들과,
    하나 이상의 변환 룩어사이드 버퍼(TLB) 어드레스 변환 버퍼들 -어드레스 변환 버퍼는 어드레스 변환 정보를 유지하는 어드레스 변환 버퍼 엔트리들을 가짐- 과,
    상기 하나 이상의 프로세싱 유닛중 하나의 센트럴 프로세싱 유닛의 가상 메인 스토리지 어드레스들을 상기 컴퓨터 시스템의 메인 스토리지 어드레스들로 변환하기 위한 다수의 어드레스 변환 테이블과,
    하나 이상의 명령 실행 유닛 -상기 명령 실행 유닛은 상기 설계된 범용 레지스터와 통신하며, 상기 명령 실행 유닛은 상기 메인 스토리지로부터 펫치된 머신 명령들을 실행함-
    을 포함하며,
    상기 컴퓨터 시스템은 제30항 내지 제32항 중 어느 한 항에 따른 방법의 각 단계를 실행시키는 명령을 포함하는,
    어드레스 변환 버퍼 제거 시스템.
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