KR100827485B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 폴리머(Polymer)용 PR을 이용하여 구리막과 연결시키기 위한 컨택홀을 형성하기 위한 것으로, 이를 위한 본 발명은, 반도체 기판에 형성된 금속막 상의 질화 실리콘 필름에 형성된 금속간 물질층(IMD) 산화막 상에 포토 레지스트(PR) 패턴을 형성하고, 형성된 PR 패턴을 마스크로 선택적 듀얼 다마신 식각을 진행하여 금속막과 연결시키기 위한 트랜치 및 컨택홀 영역을 형성하며, 형성된 트랜치 및 컨택홀 영역에 대하여 애셔 공정을 실시하여 컨택홀 영역과 함께 잔재하는 PR과 듀얼 다마신 식각 이후에 잔재하는 PR을 제거하여 컨택홀을 형성한다. 따라서, 90㎚ 이하 공정에서의 RIE 특성을 향상시킴으로써, 기존에서와 같이 비아홀 내에 잔존하는 노블락 PR로 인하여 비아홀이 막히게 되는 막임 현상을 해결할 수 있으며, RIE 특성을 향상시켜 패턴 불량을 없애 반도체 수율을 향상시킬 수 있는 효과가 있다.
구리, 듀얼 다마신, PR, 폴리머, 비아홀, 컨택홀

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1b는 종래 반도체 소자의 제조 과정을 도시한 도면,
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 과정을 도시한 도면,
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 과정을 도시한 도면.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 폴리머(Polymer)용 감광막(Photo Resist, PR)을 이용하여 구리막과 연결시키기 위한 컨택홀 혹은 비아홀을 형성함으로써, 90㎚ 이하 공정에서의 반응성 이온 식각(Reactive Ion Etching, RIE) 특성을 향상시킬 수 있는 방법에 관한 것이다.
주지된 바와 같이, 반도체 소자를 제조하는데 있어서, 그 소자의 디자인 룰이 초 고집적화 됨에 따라 회로 선폭(Critical Dimension, CD)이 점차적으로 감소하게 되고, 반도체 층과 층, 그리고, 패턴과 패턴의 구조가 복잡하게 이루어져 있 어 층과 층을 연결하는 컨택홀의 역할은 매우 중요하게 된다. 여기서, 컨택은 텅스텐(W), 구리(Cu) 등의 금속 재료 물질을 사용한다.
이러한 컨택홀을 형성하기 위한 종래 반도체 소자의 제조 과정은 도 1과 같다.
즉, 도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 나타내는 공정 흐름도이다.
먼저, 도 1a를 참조하면, 반도체 기판(111) 상에 소자분리막(112)을 형성하고, 반도체 기판(111)의 액티브 영역 상에 소스/드레인/게이트를 형성한 후, 소스/드레인/게이트 상에 실리사이드(113)를 각각 형성한다.
삭제
상기와 같이 형성된 실리사이드(113) 상에 컨택을 형성하기 위해 질화실리콘(SiN), FSG(114a, 114b) 및 SiH4(115a, 115b)를 도시된 바와 같이 차례로 증착하여 금속간 물질층(Inter Metal Dielectric, IMD)을 형성하고, 형성된 IMD 상에 트랜치 및 비아홀을 형성하고, 형성된 비아홀에 금속장벽(116) 및 텅스텐(W)(117)을 채운다.
이후, 비아홀 상부의 트랜치 상에 금속장벽(118)을 형성하고, 형성된 금속장벽(118)에 구리막(119)을 채우고, 노출된 전면에 질화실리콘(SiN)(120), FSG(114c) 및 SiH4(115c)를 순차적으로 증착하고, 그 위에 형성된 노블락(Novolac)용 PR(121) 패턴을 마스크로 듀얼 다마신 RIE를 실시하여 구리막(119)과 연결시키기 위한 트랜치 및 컨택홀 영역을 도시된 바와 같이 형성한다. 이때, 트랜치는 3300∼3700Å 정도 형성되고, 컨택홀 영역과 함께 노블락용 PR(122)이 잔재하게 된다.
다음으로, 도 1b를 참조하면, 듀얼 다마신 컨택홀 영역에 대하여 애셔(Asher) 공정을 실시하여 잔재하고 있는 노볼락용 PR(122, 121)이 제거되어 일 예로, 도시된 바와 같이 컨택홀(A)이 형성되는 것이다. 여기서, 도면부호 A는 애셔 공정에 의해 노볼락(Novolac)용 PR(122)이 제거된 상태의 컨택홀을 나타낸다.
그러나, 상술한 바와 같이 노볼락용 PR(121)을 이용할 경우, 노볼락용 PR(121)의 두께가 매우 두꺼움에 따라 90㎚ 이하 공정에서의 패턴 크기가 작아지면서 두꺼운 노볼락용 PR에 의한 패턴 불량이 종종 발생하게 되며, 이러한 패턴 불량으로 인하여 RIE 특성이 떨어지게 되어 반도체 수율을 저하시키게 되는 문제점을 갖는다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로, 그 목적은 폴리머(Polymer)용 PR을 이용하여 구리막과 연결시키기 위한 컨택홀 혹은 비아홀을 형성함으로써, 90㎚ 이하 공정에서의 RIE 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명의 일 관점에 따른 반도체 소자의 제조 방법은 반도체 기판에 형성된 금속막 상의 질화 실리콘 필름에 형성된 금속간 물질층(IMD) 산화막 상에 폴리머용 포토 레지스트(PR) 패턴을 형성하는 단계와, 형성된 폴리머용 PR 패턴을 마스크로 선택적 듀얼 다마신 식각을 진행하여 금속막과 연결시키기 위한 트랜치 및 컨택홀 영역을 형성하는 단계와, 형성된 트랜치 및 컨택홀 영역에 대하여 애셔 공정을 실시하여 컨택홀 영역과 함께 잔재하는 폴리머용 PR과 듀얼 다마신 식각 이후에 잔재하는 폴리머용 PR을 제거하여 컨택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명의 다른 관점에 따른 반도체 소자의 제조 방법은 반도체 기판에 형성된 금속막 상의 질화 실리콘 필름에 형성된 금속간 물질층(IMD) 산화막 상에 PR 패턴을 형성하는 단계와, 형성된 PR 패턴을 마스크로 선택적 식각 및 애셔 공정을 실시하여 IMD 산화막 상에 금속막과 연결될 비아홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 과정을 도시한 도면이다.
먼저, 도 2a를 참조하면, 반도체 기판(211) 상에 소자 분리막(212)을 형성하고, 반도체 기판(211)의 액티브 영역 상에 소스/드레인/게이트를 형성한 후, 소스/드레인/게이트 상에 실리사이드(213)를 각각 형성한다.
상술한 바와 같이 형성된 실리사이드(213) 상에 컨택을 형성하기 위해 질화실리콘(SiN), FSG(214a, 214b) 및 SiH4(215a, 215b)를 도시된 바와 같이 순차적으로 증착하여 IMD를 형성하고, 형성된 IMD 상에 트랜치 및 비아홀을 형성하며, 형성 된 비아홀에 금속장벽(216) 및 텅스텐(W)(217)을 채운다. 이후, 비아홀 상부의 트랜치 상에 금속장벽(218)을 형성하고, 형성된 금속장벽(218)에 구리막(219)을 채우고, 노출된 전면에 질화실리콘(SiN)(220)을 5∼10Å의 두께로 형성한다.
다음으로, 도 2b를 참조하면, 질화실리콘(SiN)(220) 상에 FSG(214c) 및 SiH4(215c)를 순차적으로 증착시킨 다음에, 도 2c와 같이, 증착된 SiH4(215c) 상에 형성된 폴리머(Polymer)용 PR(221) 패턴을 마스크로 선택적 듀얼 다마신 RIE를 진행하여 구리막(219)과 연결시키기 위한 트랜치 및 컨택홀 영역을 도시된 바와 같이 형성한다. 이때, 트랜치 영역은 3300∼3700Å 이내의 범위로 형성되며, 폴리머용 PR(221)은 1000∼2000Å 범위 이내의 두께로 형성되며, 컨택홀 영역과 함께 폴리머용 PR(222)이 잔재하게 된다.
이후, 도 2d를 참조하면, 듀얼 다마신 컨택홀 영역에 대하여 애셔(Asher) 공정을 실시하여 컨택홀 영역과 함께 잔재하는 폴리머용 PR(222)과 듀얼 다마신 RIE 이후에 잔재하는 폴리머용 PR(221)이 제거되어 구리막(219)과 연결시키기 위한 컨택홀(B)이 형성되는 것이다. 여기서, 컨택홀(B)은 애셔 공정에 의해 폴리머용 PR(222)이 제거된 상태이다.
따라서, 폴리머(Polymer)용 PR을 이용하여 구리막과 연결시키기 위한 컨택홀을 형성함으로써, 90㎚ 이하 공정에서의 RIE 특성을 향상시켜 패턴 불량을 없애 반도체 수율을 향상시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 과정을 도시한 도면이다.
먼저, 도 3a를 참조하면, 반도체 기판(311) 상에 소자 분리막(312)을 형성하고, 반도체 기판(311)의 액티브 영역 상에 소스/드레인/게이트를 형성한 후, 소스/ 드레인/게이트 상에 실리사이드(313)를 각각 형성한다.
상술한 바와 같이 형성된 실리사이드(313) 상에 컨택을 형성하기 위해 질화실리콘(SiN), FSG(314a, 314b) 및 SiH4(315a, 315b)를 도시된 바와 같이 순차적으로 증착하여 IMD를 형성하고, 형성된 IMD 상에 트랜치 및 비아홀을 형성하며, 형성된 비아홀에 금속장벽(316) 및 텅스텐(W)(317)을 채운다. 이후, 비아홀 상부의 트랜치 상에 금속장벽(318)을 형성하고, 형성된 금속장벽(318)에 구리막(319)을 채우고, 노출된 전면에 질화실리콘(SiN)(320)을 5∼10Å의 두께로 형성한다.
다음으로, 도 3b를 참조하면, 질화실리콘(SiN)(320) 상에 FSG(314c) 및 SiH4(315c)를 순차적으로 증착시킨다.
이후, 도 3c와 같이, 증착된 SiH4(315c) 상에 구리막(319)과 연결시키기 위하여 폴리머용 PR(321) 패턴을 1000∼2000Å 범위 이내의 두께로 형성시킨 다음에, 도 3d에 도시된 바와 같이 형성된 폴리머용 PR(321) 패턴을 마스크로 선택적 듀얼 다마신 RIE 진행 및 애셔(Asher) 공정을 실시하여 구리막(319)과 연결시키기 위한 비아홀(C)을 형성시킬 수 있다.
따라서, 폴리머(Polymer)용 PR을 이용하여 구리막과 연결시키기 위한 비아홀을 형성하여 90㎚ 이하 공정에서의 RIE 특성을 향상시킴으로써, 기존에서와 같이 비아홀 내에 잔존하는 노블락 PR로 인하여 비아홀이 막히게 되는 막임 현상을 해결할 수 있어 반도체 수율을 향상시킬 수 있다.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다.
상기에서 설명한 바와 같이, 본 발명은 폴리머용 PR을 이용하여 구리막과 연결시키기 위한 비아홀을 형성하여 90㎚ 이하 공정에서의 RIE 특성을 향상시킴으로써, 기존에서와 같이 비아홀 내에 잔존하는 노블락 PR로 인하여 비아홀이 막히게 되는 막임 현상을 해결할 수 있으며, RIE 특성을 향상시켜 패턴 불량을 없애 반도체 수율을 향상시킬 수 있는 효과가 있다.

Claims (11)

  1. 반도체 소자의 제조 방법으로서,
    (a) 반도체 기판에 형성된 금속막 상의 질화 실리콘 필름에 형성된 금속간 물질층(IMD) 산화막 상에 폴리머용 포토 레지스트(PR) 패턴을 형성하는 단계와,
    (b) 상기 (a)단계에서 형성된 폴리머용 PR 패턴을 마스크로 선택적 듀얼 다마신 식각을 진행하여 상기 금속막과 연결시키기 위한 트랜치 및 컨택홀 영역을 형성하는 단계와,
    (c) 상기 (b)단계에서 형성된 트랜치 및 컨택홀 영역에 대하여 애셔 공정을 실시하여 상기 컨택홀 영역과 함께 잔재하는 폴리머용 PR과 상기 듀얼 다마신 식각 이후에 잔재하는 폴리머용 PR을 제거하여 컨택홀을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 트랜치 영역은, 3300∼3700Å 범위 이내로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 (a)단계 내지 (c)단계에서의 PR은, 1000∼2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 PR은, 폴리머용 PR인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 금속막은, 구리인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 (b)단계에서의 식각은, 반응성 이온 식각(RIE)인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 반도체 소자의 제조 방법으로서,
    (a1) 반도체 기판에 형성된 금속막 상의 질화 실리콘 필름에 형성된 금속간 물질층(IMD) 산화막 상에 폴리머용 PR 패턴을 형성하는 단계와,
    (b1) 상기 형성된 폴리머용 PR 패턴을 마스크로 선택적 식각 및 애셔 공정을 실시하여 IMD 산화막 상에 상기 금속막과 연결될 비아홀을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 (a1)단계 및 (b1)단계에서의 PR은, 1000∼2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 PR은, 폴리머용 PR인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 7 항에 있어서,
    상기 (a1)단계 및 (b1)단계에서의 금속막은, 구리인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 7 항에 있어서,
    상기 식각은, 반응성 이온 식각(RIE)인 것을 특징으로 하는 반도체 소자의 제조 방법.
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