KR100821820B1 - 반도체 장치의 제조 방법 및 자기 헤드의 제조 방법 - Google Patents

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Abstract

본 발명은 고온 환경하에서의 배선층내에서의 보이드의 발생을 억제하여 배선층의 도통 불량을 억제하고, 반도체 장치의 신뢰성을 향상할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
층간 절연막(34)에 배선 홈(38)을 형성하는 공정과, 배선 홈(38)내에 Cu를 주재료로 하는 배선층(44)을 형성하는 공정과, 배선 홈(38)내에 매립된 배선층(44)의 표면에 암모니아 및 수소가 용해된 순수한 물을 포함하게 한 천(2)을 천 마찰 처리 공정을 갖는다.

Description

반도체 장치의 제조 방법 및 자기 헤드의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR AND METHOD FOR FABRICATING MAGNETIC HEAD}
도 1은 본 발명에 의한 천 마찰 처리를 설명하는 개략 단면도.
도 2는 본 발명에 의한 천 마찰 처리를 적용한 경우에 있어서의 배선층의 Cu 표면의 산화 상태의 변화를 도시하는 XPS 스펙트럼.
도 3은 배선층상에 확산 방지막을 형성한 후의 표면을 2차 이온 질량 분석법에 의해서 분석한 결과를 도시하는 그래프.
도 4는 배선층상에 형성된 확산 방지막의 표면 거칠기를 측정한 결과를 도시하는 제1 그래프.
도 5는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정의 제1 단면도.
도 6은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정의 제1 단면도.
도 7은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정의 제3 단면도.
도 8은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정의 제4 단면도.
도 9는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정의 제5 단면도.
도 10은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정의 제6 단면도.
도 11은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정의 제7 단면도.
도 12는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정의 제8 단면도.
도 13은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정의 제9 단면도.
도 14는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정의 제10 단면도.
도 15는 자기 헤드의 구조를 도시하는 사시도.
도 16은 본 발명의 제2 실시예에 의한 자기 헤드의 제조 방법을 도시하는 공정의 제1 단면도.
도 17은 본 발명의 제2 실시예에 의한 자기 헤드의 제조 방법을 도시하는 공정의 제2 단면도.
도 18은 본 발명의 제2 실시예에 의한 자기 헤드의 제조 방법을 도시하는 공정의 제3 단면도.
도 19는 본 발명의 제2 실시예에 의한 자기 헤드의 제조 방법을 도시하는 공 정의 제4 단면도.
도 20은 본 발명의 제2 실시예에 의한 자기 헤드의 제조 방법을 도시하는 공정의 제5 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 연마대
2 : 천
3 : 노즐
4 : 암모니아 첨가 수소수
5 : 피처리물
6 : 기판
7 : 절연막
8 : 수소 라디칼
10 : 실리콘 기판
12 : 소자 분리막
14 : 게이트 전극
16 : 소스/드레인 확산층
18, 58 : 실리콘 질화막
20 : PSG 막
22, 48, 76, 98, 116 : SiC 막
24, 34, 60, 84, 90, 102, 108, 120 : 층간 절연막
26 : 컨택트 홀
28 : 컨택트 플러그
30, 54 : SiOC 막
32, 56 : 실리콘 산화막
36, 62, 64 : 포토레지스트막
38, 68, 88, 106 : 배선 홈
40, 70, 92, 110 : 배리어 메탈층
42, 72, 94, 112 : Cu 막
44, 74, 96, 114 : 배선층
46 : 노즐
66 : 비어 홀
78 : A12O3-TiC 기판
80 : 하부 자기 코어층
81 : 접속부
82 : 라이트 갭층
86, 104 : 레지스트
100, 118 : 절연막
122 : 상부 자기 코어층
124 : 자기 코어 선단부
본 발명은 배선층의 주재료에 구리를 이용한 배선 구조를 갖는 반도체 장치의 제조 방법 및 배선층의 주재료에 구리를 이용한 배선 구조를 갖는 자기 헤드의 제조 방법에 관한 것이다.
반도체 장치의 대규모 집적화에 따라 배선의 설계 룰도 세대와 함께 축소화되고 있다. 종래 배선층은 배선 재료를 퇴적한 후 리소그래피 및 드라이 에칭을 이용하여 패터닝함으로써 형성되어 있었지만, 시대의 흐름에 따라서 기술적인 한계가 생기기 시작하고 있다. 이 때문에 종래의 배선 형성 프로세스에 변하는 새로운 형성 프로세스로서 층간 절연막에 홈 패턴이나 홀 패턴을 형성한 후, 이 홈이나 홀에 배선 재료를 매립하는, 소위 상감 프로세스라고 불리는 수법이 이용되고 있다. 또한, 배선 형성 프로세스의 이행에 따라 배선 재료에는 종래부터 배선 재료로서 이용되고 있었던 알루미늄보다도 비저항이 낮고 일렉트로마이그레이션 내성이 우수한 구리(Cu)가 이용되고 있다.
이러한 배선 형성 프로세스를 이용하여 트랜지스터 등의 반도체 소자를 고집적화한 다층 배선 구조를 갖는 반도체 장치의 개발이 급속히 진행되고 있다. 이에 맞추어서 배선층에 있어서의 일렉트로마이그레이션을 억제하는 것 등에 의해 반도체 장치의 신뢰성을 향상시키는 것을 목적으로 하는 수법이 지금까지 수많이 보고되고 있다(예컨대, 특허문헌 1 내지 3을 참조).
[특허문헌 1] 일본특허공개 2000-323476호 공보
[특허문헌 2] 일본특허공개 2002-246391호 공보
[특허문헌 3] 일본특허공개 2003-142580호 공보
[특허문헌 4] 일본특허공개 2005-183814호 공보
[특허문헌 5] 일본특허 제3003684호 명세서
반도체 장치의 동작시에는 장치 자신이 발열하여 온도가 상승한다. 종래부터 이러한 동작시의 온도 상승이나 배선 형성후의 프로세스 등에 의해 다층 배선 구조가 고온 환경하에 노출되면 배선층의 Cu 원자나 배선층내에 형성되어 있는 빈 구멍이 이동하여 배선층내에 거대한 보이드(void)가 발생하고, 이 보이드로 인해 배선층의 도통 불량이 발생하는 것으로 알려져 있다.
배선층의 폭이 1 ㎛ 이상인 세대에서는 배선층내에 생기는 보이드의 사이즈에 대하여 배선층의 폭이 충분히 커져 있다. 이 때문에 보이드로 인한 도통 불량이 반도체 장치의 동작 특성이나 신뢰성에 주는 영향은 크지 않았다.
그러나, 배선층의 폭이 0.5 ㎛ 이하의 세대가 되면 배선층내에 생긴 보이드로 인한 배선 저항의 상승이 반도체 장치의 동작 특성이나 신뢰성에 주는 영향을 무시할 수 없는 것이 된다. 특히, 앞으로 0.2 ㎛ 이하의 폭을 갖는 배선층과 같은 미세한 배선층을 형성하는 경우, 보이드에 의한 도통 불량의 발생을 억제하는 것이 불가결해진다.
상기 특허문헌 1 내지 3에 있어서는 반도체 장치의 신뢰성의 향상을 목적으 로 하는 수법이 개시되어 있다. 그러나, 이들은 배선층에 있어서의 일렉트로마이그레이션에 대한 내성을 향상함으로써 신뢰성의 향상을 꾀한 것이다. 지금까지, 열에 의해서 생기는 보이드로 인한 배선층의 도통 불량에 관한 대책은 충분히 이루어질 수 없었다.
본원 출원인은 이러한 대책으로서 질소 가스와 물을 동시에 배선층의 표면에 분무함으로써 열에 의한 보이드의 발생을 억제하여 반도체 장치의 신뢰성을 향상하는 방법을 제안하고 있다(특허문헌 4를 참조).
또한, 하드디스크 등의 자기 기록 장치의 자기 헤드에 있어서도 기록 자장을 발생시키기 위한 코일을 구성하는 배선층의 미세화가 진행되고 있다. 그 최소 배선 폭은 1 ㎛ 을 절단하고 있다. 따라서, 상기한 반도체 장치의 경우와 같이 자기 헤드의 배선층에 있어서도 열에 의해서 생기는 보이드로 인한 도통 불량에 관한 대책을 행할 필요가 있다.
본 발명의 목적은 고온 환경하에서의 배선층내에서의 보이드의 발생을 억제하여 배선층의 도통 불량을 억제하고, 반도체 장치의 신뢰성을 향상할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은 고온 환경하에서의 배선층내에서의 보이드의 발생을 억제하여 배선층의 도통 불량을 억제하고, 자기 헤드의 신뢰성을 향상할 수 있는 자기 헤드의 제조 방법을 제공하는 것에 있다.
본 발명의 한 관점에 따르면 절연막에 개구부를 형성하는 공정과, 상기 개구 부 내에 Cu를 주재료로 하는 배선층을 형성하는 공정과, 상기 개구부 내에 매립된 상기 배선층의 표면에 암모니아 및 수소를 용해시킨 순수한 물을 함유한 천을 마찰시키는 천 마찰 처리 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 다른 관점에 따르면 절연막에 코일 패턴을 갖는 개구부를 형성하는 공정과, 상기 개구부 내에 Cu를 주재료로 하여 코일을 구성하는 배선층을 형성하는 공정과, 상기 개구부 내에 매립된 상기 배선층의 표면에 암모니아 및 수소를 용해시킨 순수한 물을 함유한 천을 마찰시키는 천 마찰 처리 공정을 갖는 자기 헤드의 제조 방법이 제공된다.
[본 발명의 원리]
우선, 본 발명의 원리에 관해서 도 1 내지 도 4를 이용하여 설명한다. 도 1은 본 발명에 의한 천 마찰 처리를 설명하는 개략 단면도, 도 2는 본 발명에 의한 천 마찰 처리를 적용한 경우에 있어서의 배선층의 Cu 표면의 산화 상태의 변화를 도시하는 XPS 스펙트럼, 도 3은 배선층상에 확산 방지막을 형성한 후의 표면을 2차 이온 질량 분석법에 의해서 분석한 결과를 도시하는 그래프, 도 4는 배선층상에 형성된 확산 방지막의 표면 거칠기를 측정한 결과를 도시하는 그래프이다.
본 발명에 의한 반도체 장치의 제조 방법은 절연막에 개구부를 형성하는 공정과, 개구부 내에 Cu를 주재료로 하는 배선층을 형성하는 공정과, 개구부 내에 매립된 배선층의 표면에 암모니아 및 수소를 용해시킨 순수한 물을 함유한 천을 마찰시키는 천 마찰 처리 공정을 갖는 것에 주된 특징이 있다.
마찬가지로, 본 발명에 의한 자기 헤드의 제조 방법은 절연막에 코일 패턴을 갖는 개구부를 형성하는 공정과, 개구부 내에 Cu를 주재료로 하여 코일을 구성하는 배선층을 형성하는 공정과, 개구부 내에 매립된 배선층의 표면에 암모니아 및 수소를 용해시킨 순수한 물을 함유한 천을 마찰시키는 천 마찰 처리 공정을 갖는 것에 주된 특징이 있다.
상감 프로세스에 있어서 CMP 법에 의한 평탄화를 한 후에 노출된 Cu를 주재료로 하는 배선층의 표면은 순수 Cu에 가깝지만 약간의 산화층이 최외측 표면에 노출된 상태로 되어 있다. 종래, CMP 법에 의한 평탄화 후, 즉시 배선 재료인 Cu의 확산을 방지하는 SiC 막 등으로 이루어지는 확산 방지막이 형성되어 있었다. 이러한 종래의 공정에 의해 형성된 다층 배선이 고온 환경하에 노출되면 배선 재료인 Cu 원자나 배선층 중간의 빈 구멍이 이동하여 배선층내에 보이드가 발생하고 있었다. 이러한 보이드는 배선층의 도통 불량의 원인의 하나가 되는 것이다.
본원 출원인은 이러한 보이드로 인한 도통 불량의 발생을 억제하는 수법으로서, 층간 절연막의 배선 홈내에 배선층을 매립하여 CMP 법에 의한 평탄화를 행한 후, 배선 재료인 Cu의 확산을 방지하는 확산 방지막을 형성하기 전에 배선층의 표면에 대하여 질소 가스와 물을 동시에 분무하는 질소 이류체 처리 공정을 포함하는 반도체 장치의 제조 방법을 제안하고 있다(특허문헌 4를 참조). 특허문헌 4에 개시된 질소 이류체 처리에 있어서는 순수한 물, 순수한 물에 탄산을 용존시킨 탄산수 등이 질소 가스와 동시에 배선층의 표면에 대하여 분무되어 있다.
또한, 본원 발명자들은 질소 이류체 처리 공정에서 질소 가스와 동시에 분무하는 물로서 암모니아 및 수소를 용해시킨 순수한 물을 이용함으로써 배선층의 도 통 불량의 발생율을 대폭 저감할 수 있는 것을 알아냈다. 또, 본원 명세서에서는 암모니아 및 수소를 용해시킨 순수한 물인 것을 적절하게 「암모니아 첨가 수소수」라고 칭한다.
또한, 본원 발명자들은 층간 절연막의 배선 홈내에 배선층을 매립하여 CMP 법에 의한 평탄화를 행한 후, 배선 재료인 Cu의 확산을 방지하는 확산 방지막을 형성하기 전에 배선층의 표면에 암모니아 첨가 수소수를 함유한 천을 마찰시키는 천 마찰 처리를 함으로써, 다층 배선이 고온 환경하에 노출된 경우에도 배선층의 도통 불량의 발생율이 매우 낮아지는 것을 발견했다. 덧붙여, 본원 발명자들은 암모니아 첨가 수소수를 함유한 천을 마찰시키는 천 마찰 처리를 이용한 경우의 도통 불량의 발생율은 질소 이류체 처리를 이용한 경우와 비교하여 더욱 낮아지는 것을 발견했다.
본 발명에 의한 천 마찰 처리에 관해서 도 1을 이용하여 설명한다.
본 발명에 의한 천 마찰 처리, 즉 천 연마 처리에는 일반적인 연마 장치를 이용할 수 있다. 예컨대, 화학적 기계 연마(Chemical Mechanical Polishing : CMP) 장치 등을 이용할 수 있다.
천 마찰 처리를 하기 위한 연마 장치에 있어서는 도시하는 바와 같이 회전축을 중심으로 회전 가능하게 설치된 연마대(1)상에 암모니아 첨가 수소수를 포함시키는 천(2)이 설치된다. 또한, 천(2)이 설치된 연마대(1)의 상측에는 암모니아 첨가 수소수를 천(2)에 적하하기 위한 노즐(3)이 설치된다.
이러한 연마 장치를 이용하여 피처리물(5)의 Cu를 주체로 하는 배선층에 대 하여 천 마찰 처리를 한다. 피처리물(5)에 있어서는 기판(6)상에 절연막(7)이 형성되어 있다. 절연막(7)에는 Cu를 주체로 하는 배선층이 매립되어 있다. 절연막(7)의 표면에는 배선층의 표면이 노출되어 있다.
천 마찰 처리시에는 암모니아 첨가 수소수(4)를 노즐(3)로부터 적하하여 천(2)에 공급하면서 절연막(7)에 매립된 배선층의 표면이 노출된 피처리물(5)의 피처리면을 천(2)에 접촉시켜 압박하면서 연마대(1)를 회전한다. 이에 따라, Cu를 주체로 하는 배선층의 표면에 암모니아 첨가 수소수를 함유한 천을 마찰시킨다.
Cu를 주체로 하는 배선층의 표면에 암모니아 첨가 수소수를 함유한 천을 마찰시키는 천 마찰 처리를 이용한 본 발명에 의한 도통 불량의 발생율 저하는 질소 이류체 처리의 경우와 같은 이하의 요인에 의한 것이라고 생각된다.
우선, 제1 요인으로서 암모니아 첨가 수소수에 의해 노출된 Cu 층의 표면이 환원되거나, 또는 Cu 층 표면의 산화가 방지되는 것을 생각할 수 있다.
또한, 제2 요인으로서 암모니아 첨가 수소수를 이용한 천 마찰 처리에 따라, Cu 층의 표면에 존재하는 질소량이 증가하는 것을 생각할 수 있다.
또한, 제3 요인으로서 암모니아 첨가 수소수에 의해 노출된 Cu 층의 표면이 청정화되는 것을 생각할 수 있다.
본 발명에 있어서는 이들 요소에 더하여 배선층의 표면에 천을 마찰시킨다고 하는 기계적 요소가 가해져 있다. 이에 따라, 도통 불량의 발생 저하에 대한 상기 제1 내지 제3 요인의 기여가 강화되고, 질소 이류체 처리와 비교하여 본 발명에서는 더욱 효과적으로 도통 불량의 발생을 저하시킬 수 있다고 생각된다.
예컨대, 천 마찰 처리에 있어서는 도 1에 도시한 바와 같이 피처리물(5)의 피처리면과 천(2)과의 마찰에 의해 양자의 접촉면에 수소 라디칼(8)이 발생한다고 생각된다. 이 수소 라디칼(8)에 의해 노출된 Cu 층의 표면을 환원하거나 또는 Cu 층 표면의 산화를 방지하는 작용이 강화되어 있다고 생각된다.
도 2는 CMP 법에 의해 Cu 층을 평탄화하고, 세정한 후 대기중에 10 시간 방치한 시료에 대해서 암모니아 첨가 수소수를 이용한 천 마찰 처리의 전후에서의 Cu 층 표면의 산화 상태를 X 선 광전자 분광법(X-Ray Photoelectron Spectroscopy : XPS)에 의해 측정한 결과를 나타내고 있다. 도 2a는 암모니아 첨가 수소수를 이용한 천 마찰 처리전의 XPS 스펙트럼, 도 2b는 암모니아 첨가 수소수를 이용한 천 마찰 처리후의 XPS 스펙트럼을 나타내고 있다.
천 마찰 처리전에 있어서는 도 2a에 도시한 바와 같이 Cu의 피크와 함께 Cu의 산화물 피크가 관찰되고 있다. 이에 대하여 천 마찰 처리후에 있어서는 도 2b에 도시한 바와 같이 Cu의 산화물 피크가 거의 소실되어 있다.
도 2에 도시하는 XPS 에 의한 측정 결과로부터 암모니아 첨가 수소수를 이용한 천 마찰 처리에 의해 Cu 층 표면의 산화물층이 환원 · 제거되어 있는 것을 알 수 있다.
또한, 도 3은 상감 프로세스에 의해 Cu를 주재료로 하는 배선층을 형성한 후 배선층이 매립된 층간 절연막상에 확산 방지막으로서 SiC 막을 형성한 반도체 장치의 표면 근방을 2차 이온 질량 분석법에 의해 분석한 결과를 도시하는 그래프이다. 도 3에 도시하는 그래프 A는 배선층을 형성한 후 암모니아 첨가 수소수를 이용한 천 마찰 처리 및 암모니아 첨가 수소수와 질소 가스를 동시에 분무하는 질소 이류체 처리를 순차 행하고 나서 배선층이 매립된 층간 절연막상에 SiC 막을 형성한 경우의 결과를 나타내고 있다. 그래프 B는 배선층을 형성한 후 천 마찰 처리를 하지 않고서, 암모니아 첨가 수소수와 질소 가스를 동시에 분무하는 질소 이류체 처리를 하고 나서 배선층이 매립된 층간 절연막상에 SiC 막을 형성한 경우의 결과를 나타내고 있다. 그래프 C는 배선층을 형성한 후, 천 마찰 처리 및 질소 이류체 처리의 어느 것도 행하지 않고서, 즉시 배선층이 매립된 층간 절연막상에 SiC 막을 형성한 경우의 결과를 나타내고 있다.
도 3에 도시하는 2차 이온 질량 분석법에 의한 분석 결과로부터 천 마찰 처리를 하지 않고서 질소 이류체 처리를 한 경우(그래프 B)에는 미처리인 경우(그래프 C)와 비교하여 Cu를 주재료로 하는 배선층과 SiC 막과의 계면 부근에 존재하는 질소량이 약간이지만 증가하고 있는 것을 알 수 있다. 또한, 천 마찰 처리를 한 경우(그래프 A)에는 천 마찰 처리를 하지 않고서 질소 이류체 처리를 한 경우(그래프 B) 및 미처리의 경우(그래프 C)와 비교하여 배선층과 SiC 막과의 계면 부근에 존재하는 질소량이 더욱 증가하고 있는 것을 알 수 있다.
이 결과는 암모니아 첨가 수소수를 이용한 질소 이류체 처리, 천 마찰 처리를 함으로써 질소가 Cu 층의 표면에 흡착하거나, 화합물 등의 형태로 존재하거나 하도록 되고, 그 질소량이 암모니아 첨가 수소수를 이용한 천 마찰 처리를 하는 것에 의해 증가하는 것을 보이고 있다.
Cu를 주재료로 하는 배선층의 표면에 질소가 부착되면 다음과 같은 기구에 의해 고온 환경하에 노출된 경우라도 배선층의 도통 불량의 발생율이 낮게 억제된다고 생각된다. 즉, Cu를 주재료로 하는 배선층의 표면에 질소가 흡착한 상태로 Cu의 확산을 방지하는 확산 방지막을 형성하면 질소의 존재에 의해 고온 환경하에 노출된 경우에 있어서 배선층의 Cu 원자의 이동이 곤란해진다. 그 결과, 배선층내에서의 보이드의 발생이 억제되고, 배선층의 도통 불량의 발생율이 낮게 억제되어 배선층의 스트레스마이그레이션 내성이 향상된다고 생각된다.
암모니아 첨가 수소수를 이용한 천 마찰 처리에 의해 고온 환경하에서의 배선층의 Cu 원자의 이동이 억제되는 것은 배선층상에 형성된 확산 방지막의 평균 거칠기를 측정한 도 4에 도시하는 결과로부터 확인되고 있다.
도 4는 상감 프로세스에 의해 배선층이 매립된 층간 절연막상에 형성된 SiC 막 표면의 평균 거칠기를 측정한 결과를 도시하는 그래프이다. 본 발명에 의한 암모니아 첨가 수소수를 이용한 천 마찰 처리 및 암모니아 첨가 수소수를 이용한 질소 이류체 처리를 순차 행한 경우, 천 마찰 처리를 하지 않고서 암모니아 첨가 수소수를 이용한 질소 이류체 처리를 한 경우 및 천 마찰 처리와 질소 이류체 처리의 어느 것도 행하지 않는 미처리 경우의 각각에 대하여 퇴적후 초기의 SiC막 및 200℃의 온도로 504 시간 방치한 SiC 막 표면의 평균 거칠기를 측정했다. 표면의 평균 거칠기의 측정에는 원자 현미경을 이용했다. 또한, 각각의 경우에 대해서 열 처리후 초기의 SiC 막 표면의 평균 거칠기로부터 퇴적후 초기의 SiC 막 표면의 평균 거칠기를 뺀 평균 거칠기의 변화량을 구했다.
도 4에 도시하는 그래프로부터 질소 이류체 처리를 한 경우는 미처리의 경우 와 비교하여 전체적으로 표면의 평균 거칠기가 작다는 것과 또한 표면의 평균 거칠기의 열처리에 의한 변화량이 작게 억제되고 있는 것을 알 수 있다. 그리고, 암모니아 첨가 수소수를 이용한 천 마찰 처리를 함으로써 전체적으로 표면의 평균 거칠기가 더욱 작다는 것과 또한 표면의 평균 거칠기의 열처리에 의한 변화량이 더욱 작게 억제되고 있는 것을 알 수 있다.
이와 같이 암모니아 첨가 수소수를 이용한 천 마찰 처리에 의해 배선층상에 형성된 확산 방지막 표면의 평균 거칠기의 열처리에 의한 변화량이 더욱 작게 억제되고 있다. 이것으로부터 암모니아 첨가 수소수를 이용한 천 마찰 처리에 의해서 열처리에 의한 배선층의 Cu 원자의 이동이 곤란해지고, 배선층의 보이드 발생을 억제 할 수 있다.
상술한 바와 같이 본 발명에 따르면 배선 홈내에 Cu를 주재료로 하는 배선층을 매립하고 CMP 법에 의해 평탄화한 후 Cu의 확산 방지막을 형성하기 전에 배선층의 표면에 암모니아 첨가 수소수를 함유한 천을 마찰시키는 천 마찰 처리를 함으로써 고온 환경하에서 배선층의 Cu 원자의 이동이 억제되고, 배선층내에서의 보이드 발생을 억제한다.
따라서, 본 발명에 의한 반도체 장치의 제조 방법에 따르면 배선층의 스트레스 마이그레이션 내성에 우수한 높은 신뢰성을 갖는 반도체 장치를 제공할 수 있다.
또한, 상술한 바와 같이 하드디스크 등의 자기 기록 장치의 자기 헤드에 있어서도 기록 자장을 발생시키기 위한 코일을 구성하는 배선층의 미세화가 진행되고 있어, 배선층내에서의 보이드의 파생을 억제하는 것이 과제로 되어 있다.
본 발명에 의한 자기 헤드의 제조 방법에 따르면 기록 자장을 발생하기 위한 코일을 구성하는 배선층내에서의 보이드의 발생이 억제되어 높은 신뢰성을 갖는 자기 헤드를 제공할 수 있다.
본 발명에 의한 암모니아 첨가 수소수를 이용한 천 마찰 처리의 처리 조건 등의 상세한 것은 이하와 같다.
천 마찰 처리에 있어서 배선층의 표면에 천을 마찰시키기 위한 장치로서는 상술된 바와 같이 일반적인 연마 장치를 이용할 수 있어 피처리물에 요구되는 정밀도 등에 따라서 적절하게 선택할 수 있다. 예컨대, CMP 장치를 이용할 수 있다.
천 마찰 처리에 있어서 천에 포함하게 하는 암모니아 첨가 수소수에 이용하는 순수한 물로서는 반도체 장치의 제조 프로세스에 사용 가능한 순도를 갖는 것이면 좋다. 예컨대, 비저항 17.6 MΩ·cm 이상, 입자 지름 0.5 ㎛ 미만의 파티클 수가 수개/mL 레벨의 순수한 물이면 좋다.
이러한 순수한 물에 암모니아 및 수소를 용해시켜 암모니아 첨가 수소수를 조제한다. 암모니아 첨가 수소수의 암모니아 농도는 예컨대 0.1~5.0 ppm, 수소 농도는 예컨대 0.1~5.0 ppm 으로 설정한다.
또한, 천 마찰 처리에 있어서 노즐로부터 적하하여 천에 공급하는 암모니아첨가 수소수의 유량은 원하는 값으로 적절하게 설정할 수 있지만, 예컨대, 20~300 mL/min, 바람직하게는 50~20O mL/min으로 설정하면 좋다. 이것은 유량이 지나치게 크면 천 마찰 처리에 의한 효과를 충분히 얻을 수 없는 한편, 유량이 지나치게 작 으면 패턴의 파괴를 초래할 우려가 있기 때문이다.
또한, 피처리물의 피처리면을 천에 접촉시켜 압박하면서 연마대를 회전할 때에 피처리물을 연마대에 누르는 압력은 원하는 값으로 적절하게 설정할 수 있는데, 예컨대, 0.01~0.35 kg/㎠, 바람직하게는 0.04~0.21 kg/㎠ 으로 설정하면 좋다. 이것은 압력이 너무 작으면 천 마찰 처리에 의한 효과를 충분히 얻을 수 없는 한편, 압력이 너무 크면 패턴의 파괴를 초래할 우려가 있기 때문이다.
또한, 천 마찰 처리를 하는 시간에 대해서는 암모니아 첨가 수소수의 유량, 피처리물에 가하는 압력 등의 여러 가지 조건에 따라서 적절하게 설정할 수 있지만, 예컨대, 20~300 초 정도로 설정할 수 있다.
또한, 본 발명에 의한 천 마찰 처리는 질소 이류체 처리와 조합하여 행해도 좋고, 질소 이류체 처리와는 조합하지 않고서 단독으로 행해도 좋다. 즉, Cu를 주재료로 하는 배선층을 형성한 후, 본 발명에 의한 천 마찰 처리 및 질소 이류체 처리를 순차 행하고 나서, 배선층이 매립된 층간 절연막상에 확산 방지막을 형성해도 좋다. 또한, 본 발명에 의한 천 마찰 처리를 하기 전에 질소 이류체 처리를 해도 좋다. 또한, Cu를 주재료로 하는 배선층을 형성한 후, 본 발명에 의한 천 마찰 처리를 단독으로 행하고, 질소 이류체 처리를 하지 않고서 배선층이 매립된 층간 절연막상에 확산 방지막을 형성해도 좋다.
또한, 본 발명에 의한 천 마찰 처리와 조합하여 질소 이류체 처리를 하는 경우에는, 질소 이류체 처리에 있어서 질소 가스와 동시에 분무하는 물로서는 순수한 물, 순수한 물에 탄산을 용존시킨 탄산수, 순수한 물에 수소를 용해시킨 수소수, 암모니아 첨가 수소수 등을 적절하게 이용할 수 있다.
또한, 상기에서는 천 마찰 처리에 있어서 암모니아 첨가 수소수를 함유한 천을 배선층의 표면에 마찰하는 경우에 관해서 설명했지만, 순수한 물에 수소를 용해시킨 수소수에는 암모니아를 용해시키지 않고서 이 수소수를 함유한 천을 배선층의 표면에 마찰시켜도 좋다. 이 경우에 있어서도 배선층의 표면을 환원하거나 또는 배선층의 표면의 산화를 방지함과 동시에 배선층의 표면을 청정화할 수 있어, 도통 불량의 발생 저하를 실현할 수 있다.
또한, 상기한 천 마찰 처리 후, 확산 방지막을 형성하기 전에 배선층이 매립된 층간 절연막의 표면에 대하여 수소 플라즈마를 조사하는 수소 플라즈마 처리를 해도 좋다. 층간 절연막의 표면 및 배선층의 표면에 대하여 수소 플라즈마 처리를 함으로써 이들 표면이 청정화되기 때문에, 높은 밀착성으로 확산 방지막을 형성할 수 있다. 이에 따라, 배선 구조체를 갖는 반도체 장치, 자기 헤드의 신뢰성을 향상할 수 있다.
[제1 실시예]
본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법에 관해서 도 5 내지 도 14를 이용하여 설명한다. 도 5 내지 도 14는 본 실시예에 의한 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
우선, 소자 분리막(12)이 형성된 실리콘 기판(10)에 예컨대, 통상의 M0S 트랜지스터의 제조 방법과 마찬가지로 하여 게이트 전극(14) 및 소스/드레인 확산층(16)을 갖는 MOS 트랜지스터를 형성한다(도 5a를 참조). 또, 실리콘 기판(10)상에 는 M0S 트랜지스터뿐만 아니라, 여러 가지의 반도체 소자를 형성할 수 있다.
이어서, M0S 트랜지스터가 형성된 실리콘 기판(10)상에 예컨대 화학 증착법(Chemical Vapor Deposition : CVD)에 의해 예컨대 막 두께 O.1 ㎛의 실리콘 질화막(18)을 형성한다.
이어서, 실리콘 질화막(18)상에 예컨대 CVD 법에 의해 예컨대 막 두께 1.5 ㎛의 PSG(Phosphorous Silicate Glass)막(20)을 형성한다. PSG 막(20)의 성막시의 기판 온도는 예컨대 600℃로 설정한다.
계속해서, 예컨대 CMP 법에 의해 PSG 막(20)의 막 두께가 예컨대 200 nm 이 될 때까지 PSG 막(20)의 표면을 연마하여 PSG 막(20)의 표면을 평탄화한다.
계속해서, PSG 막(20)상에 예컨대 CVD 법에 의해, 예컨대 막 두께 50 nm의 SiC 막(22)을 형성한다(도 5b를 참조). 이 SiC 막(22)은 패시베이션막으로서 기능하는 것이다.
이렇게 해서, 실리콘 질화막(18)과 PSG 막(20)과 SiC 막(22)이 순차 적층되어서 층간 절연막(24)을 형성한다.
계속해서, 포토 리소그래피 및 드라이 에칭에 의해 SiC 막(22), PSG 막(20) 및 실리콘 질화막(18)에 실리콘 기판(10)에 달하는 컨택트 홀(26)을 형성한다.
계속해서, 전면에 예컨대 CVD 법에 의해 예컨대 막 두께 15 nm의 Ti(티탄)막과, 예컨대 막 두께 15 nm의 TiN(질화티탄)막과, 예컨대 300 nm의 W(텅스텐)막을 순차 형성한다.
계속해서, 예컨대 CMP 법에 의해 층간 절연막(24)의 표면이 노출될 때까지 W 막, TiN막 및 Ti막을 연마하여 층간 절연막(24)상의 W막, TiN막 및 Ti막으로 제거한다. 이렇게 해서, 컨택트 홀(26)내에 매립되어 Ti막, TiN막, 및 W막으로 이루어지는 콘택트 플러그(28)를 형성한다(도 5c를 참조).
계속해서, 컨택트 플러그(28)가 매립된 층간 절연막(24)의 SiC 막(22)상에 예컨대 플라즈마 CVD 법에 의해, 예컨대 막 두께 150 nm의 SiOC 막(30)을 형성한다.
계속해서, SiOC 막(30)상에 예컨대 플라즈마 CVD 법에 의해, 예컨대 막 두께100 nm의 실리콘 산화막(32)을 형성한다.
이렇게 해서 SiC 막(22)상에 SiOC 막(30)과 실리콘 산화막(32)이 순차 적층되어서 층간 절연막(34)을 형성한다(도 5d를 참조).
계속해서, 층간 절연막(34)에 형성되는 배선 홈의 형성 예정 영역을 노출하는 포토레지스트막(36)을 형성한다(도 6a를 참조).
계속해서, 포토레지스트막(36)을 마스크로서 그리고 SiC 막(22)을 스토퍼로서, 실리콘 산화막(32) 및 SiOC 막(30)을 순차 에칭함으로써 실리콘 산화막(32) 및 SiOC 막(30)에 배선 홈(38)을 형성한다. 배선 홈(38)을 형성한 후, 마스크로서 이용한 포토레지스트막(36)을 제거한다(도 6b를 참조)
계속해서, 전면에 예컨대 스퍼터법에 의해, 예컨대 막 두께 30 nm의 TaN 막으로 이루어지는 배리어 메탈층(40)과, 예컨대 막 두께 30 nm의 Cu 막을 연속하여 퇴적한다.
계속해서, 배리어 메탈층(40)상에 형성된 Cu 막을 시드로서, 전해 도금에 의 해 추가로 Cu 막을 퇴적하고, 예컨대 토탈 막 두께 1㎛의 Cu 막(42)을 형성한다(도 6c를 참조).
이어서, CMP 법에 의해 실리콘 산화막(32)이 노출될 때까지 Cu 막(42) 및 배리어 메탈층(40)을 연마하고, 실리콘 산화막(32)상의 Cu 막(42) 및 배리어 메탈층(40)을 제거한다. 실리콘 산화막(32)상의 Cu 막(42) 및 배리어 메탈층(40)을 제거한 후, 소정의 세정 처리를 한다. 이렇게 해서 배선 홈(38)내에 매립되고, TaN 막으로 이루어져 Cu의 확산을 방지하는 배리어 메탈층(40)과 배선층의 주요부를 이루는 Cu 막(42)을 갖는 배선층(44)을 형성한다(도 7a를 참조).
CMP 법에 의해 배선층(44)을 매립한 후 배선층(44)의 표면이 노출된 층간 절연막(34)의 표면을 연마 장치의 연마대(1)상의 천(2)에 압박하면서 연마대(1)를 회전한다. 그 동안 연마대(1)상의 천(2)에는 암모니아 첨가 수소수(4)를 노즐(3)로부터 적하하여 공급한다(도 7b를 참조). 이렇게 해서, 배선층(44)의 표면에 암모니아 첨가 수소수를 포함하게 한 천(2)을 마찰시키는 천 마찰 처리를 한다. 천 마찰 처리를 하기 위한 연마 장치로서는 예컨대 CMP 장치를 이용하여 암모니아 첨가 수소수를 포함하게 하는 천(2)으로서는 CMP 용의 연마 패드를 이용한다. 구체적으로는, 예컨대 연마 장치로서 어플라이드 머테리얼사 제조의 CMP 장치를 이용하고, 암모니아 첨가 수소수를 포함하게 하는 천(2)으로서 닛타 허스사 제조의 연마 패드 인 IC1400을 이용한다. 천 마찰 처리의 조건은 예컨대, 연마대(1)의 회전수를 100 rpm, 기판을 연마대(1)에 누르는 압력을 0.18 kg/㎠, 암모니아 첨가 수소수의 암모니아 농도를 1 ppm, 천(2)에 공급하는 암모니아 첨가 수소수 유량을 150 mL/min, 처리 시간을 60 초로 한다.
이렇게 해서 암모니아 첨가 수소수를 이용한 천 마찰 처리를 함으로써, 배선층(44)의 표면이 환원되고, 또한 배선층(44) 표면의 산화가 방지된다. 또한, 배선층(44)의 표면이 청정화된다. 또한, 고온 환경하에 반도체 장치가 노출된 경우에 있어서 배선층(44)의 Cu 원자의 이동이 억제되어, 배선층(44)내에서의 보이드의 발생을 억제할 수 있다. 그 결과, 배선층(44)에 있어서의 도통 불량의 발생을 억제할 수 있다.
암모니아 첨가 수소수를 이용한 천 마찰 처리를 한 후, 층간 절연막(34)의 표면 및 배선층(44)의 표면에 대하여 암모니아 첨가 수소수와 질소 가스를 동시에 분무하는 질소 이류체 처리를 한다. 질소 이류체 처리의 조건은 예컨대, 처리 시간을 30 초, 암모니아 첨가 수소수 중의 암모니아 농도를 1 ppm, 암모니아 첨가 수소수의 유량을 150 mL/min, 질소 가스의 유량을 50 L/min 으로 한다. 또, 암모니아 첨가 수소수에 초음파 진동을 미리 인가하여 층간 절연막(34)의 표면 및 배선층(44)의 표면에 대하여 초음파 진동이 인가된 암모니아 첨가 수소수와 질소 가스를 동시에 분무해도 좋다.
질소 이류체 처리에 있어서는 예컨대, 층간 절연막(34)의 표면 및 배선층(44)의 표면에 근접하여 배치한 스프레이 장치의 노즐(46)로부터 암모니아 첨가 수소수와 질소 가스를 층간 절연막(34)의 표면 및 배선층(44)의 표면에 대하여 동시에 분무한다(도 8a를 참조). 이 때, 노즐(46)의 위치를 적절하게 변경하여 각 위치에서 암모니아 첨가 수소수와 질소 가스를 분무한다. 또는 노즐(46)을 적절하게 이 동하면서 암모니아 첨가 수소수와 질소 가스를 분무한다. 이에 따라, 배선 홈(44)에 매립된 배선층(44) 표면의 전체에 균일하게 암모니아 첨가 수소수와 질소 가스를 분무한다.
이렇게 해서 질소 이류체 처리를 함으로써, 배선층(44) 표면의 산화가 방지된다. 또한, 배선층(44)의 표면이 청정화된다. 또한, 고온 환경하에 반도체 장치가 노출된 경우에 있어서 배선층(44)의 Cu 원자의 이동이 억제되어 배선층(44)내에서의 보이드의 발생을 억제할 수 있다. 그 결과, 배선층(44)에 있어서의 도통 불량의 발생을 억제할 수 있다.
질소 이류체 처리를 한 후, 층간 절연막(34)의 표면 및 배선층(44)의 표면에 대하여 수소 플라즈마를 조사한다. 수소 플라즈마를 조사함으로써 층간 절연막(34)의 표면 및 배선층(44)의 표면이 청정화되어 층간 절연막(34) 및 배선층(44)상에 확산 방지막을 높은 밀착성으로 형성할 수 있다. 이에 따라 반도체 장치의 신뢰성을 향상할 수 있다.
수소 플라즈마를 조사한 후, 층간 절연막(34) 및 배선층(44)상에 예컨대 플라즈마 CVD 법에 의해, 예컨대 막 두께 50 nm의 SiC 막(48)을 형성한다(도 8b)를 참조). SiC 막(48)은 배선층 재료인 Cu의 확산을 방지하는 확산 방지막으로서 기능한다.
계속해서, SiC 막(48)상에 예컨대 플라즈마 CVD 법에 의해, 예컨대 막 두께450 nm의 SiOC 막(54)을 형성한다.
계속해서, SiOC 막(54)상에 예컨대 플라즈마 CVD 법에 의해, 예컨대 막 두께 100 nm의 실리콘 산화막(56)을 형성한다.
계속해서, 실리콘 산화막(56)상에 예컨대 플라즈마 CVD 법에 의해, 예컨대 막 두께 50 nm의 실리콘 질화막(58)을 형성한다. 이 실리콘 질화막(58)은, 후술하는 바와 같이 배선 홈 등을 형성하기 위한 에칭시의 하드마스크로서 이용된다.
이렇게 해서, 배선 홈(38)에 배선층(44)이 매립된 층간 절연막(34)상에 SiC 막(48), SiOC 막(54), 실리콘 산화막(56), 실리콘 질화막(58)이 순차 적층되어서 층간 절연막(60)이 형성된다(도 9a를 참조).
계속해서, 포토리소그래피에 의해 실리콘 질화막(58)상에 실리콘 산화막(56)및 SiOC 막(58)에 형성되는 배선층의 형성 예정 영역을 노출하는 포토레지스트막(62)을 형성한다(도 9b를 참조).
계속해서, 포토레지스트막(62)을 마스크로서, 실리콘 질화막(58)을 이방성 에칭한다. 실리콘 질화막(58)을 에칭한 후, 마스크로서 이용한 포토레지스트막(62)을 제거한다(도 10a를 참조).
계속해서, 실리콘 질화막(58) 및 실리콘 질화막(58)의 에칭에 의해 노출된 실리콘 산화막(56)상에 포토리소그래피에 의해 비어홀의 형성 예정 영역을 노출되는 포토레지스트막(64)을 형성한다(도 10b를 참조).
계속해서, 포토레지스트막(64)을 마스크로서, 실리콘 산화막(56) 및 SiOC 막(54)을 에칭한다. 이 에칭에서는, SiOC 막(54)의 중앙부 부근에서 에칭이 정지하 도록 에칭 시간을 제어한다. 에칭 종료후, 마스크로서 이용한 포토레지스트막(64)을 제거한다(도 11a를 참조).
계속해서, 실리콘 질화막(58)을 하드마스크로서, 실리콘 산화막(56), SiOC 막(54) 및 SiC 막(48)을 에칭한다. 이에 따라, 실리콘 산화막(54) 및 SiC 막(48)에 배선층의 비어부를 매립하기 위한 비어홀(66)을 형성하고, 비어홀(66)을 포함하는 영역의 실리콘 산화막(56) 및 SiOC 막(54)에 배선층을 매립하기 위한 배선 홈(68)을 형성한다(도 11b를 참조).
계속해서, 전면에 예컨대 스퍼터법에 의해 예컨대 막 두께 30 nm의 TaN 막으로 이루어지는 배리어 메탈층(70)과, 예컨대 막 두께 30 nm의 Cu 막을 연속하여 퇴적한다.
계속해서, 배리어 메탈층(70) 상에 형성된 Cu 막을 시드로서, 전해 도금에 의해 추가로 Cu 막을 퇴적하고, 예컨대 토탈 막 두께 1 ㎛의 Cu 막(72)을 형성한다(도 12a를 참조).
계속해서, CMP 법에 의해 실리콘 질화막(58)이 노출될 때까지 Cu 막(72) 및 TaN 막으로 이루어지는 배리어 메탈층(70)을 연마하여, 실리콘 질화막(58)상의 Cu 막(72) 및 배리어 메탈층(70)을 제거한다. 실리콘 질화막(58)상의 Cu 막(72) 및 배리어 메탈층(70)을 제거한 후 소정의 세정 처리를 한다. 이렇게 해서, 비어 홀(66)내 및 배선 홈(68) 내에 매립되어, TaN 막으로 이루어져 Cu의 확산을 방지하는 배리어 메탈층(70)과 배선층의 주요부를 이루는 Cu 막(72)을 갖는 배선층(74)을 형성한다(도 12b를 참조). 배선층(74)은 비어 홀(66)에 매립된 비어부에 의해 배선층(44)에 전기적으로 접속된다.
CMP 법에 의해 배선층(74)을 매립한 후, 배선층(44)을 형성한 경우와 마찬가 지로 하여, 배선층(74)의 표면에 암모니아 첨가 수소수를 포함하게 한 천(2)을 마찰시키는 천 마찰 처리를 한다(도 13을 참조). 암모니아 첨가 수소수를 이용한 천 마찰 처리를 함으로써 배선층(74)에 대해서도 배선층(74)의 표면이 환원되고, 또한 배선층(74) 표면의 산화가 방지된다. 또한, 배선층(74)의 표면이 청정화된다. 또한, 고온 환경하에 반도체 장치가 노출된 경우에 있어서 배선층(74)의 Cu 원자의 이동이 억제되어, 배선층(74)내에서의 보이드의 발생을 억제할 수 있다. 그 결과, 배선층(74)에 있어서의 도통 불량의 발생을 억제할 수 있다.
암모니아 첨가 수소수를 이용한 천 마찰 처리를 한 후, 배선층(44)을 형성한 경우와 마찬가지로 하여, 층간 절연막(60) 표면 및 배선층(74) 표면에 대하여 암모니아 첨가 수소수와 질소 가스를 동시에 분무하는 질소 이류체 처리를 한다(도 14a를 참조). 질소 이류체 처리를 함으로써, 배선층(74)에 대해서도 배선층(74) 표면의 산화가 방지된다. 또한, 배선층(74)의 표면이 청정화된다. 또한, 고온 환경하에 반도체 장치가 노출된 경우에 있어서 배선층(74)의 Cu 원자의 이동이 억제되어, 배선층(74)내에서의 보이드의 발생을 억제할 수 있다. 그 결과, 배선층(74)에 있어서의 도통 불량의 발생을 억제할 수 있다.
질소 이류체 처리를 한 후, 배선층(44)을 형성한 경우와 마찬가지로 하여 층간 절연막(60)의 표면 및 배선층(74)의 표면에 대하여 수소 플라즈마를 조사한다. 수소 플라즈마를 조사함으로써, 층간 절연막(60)의 표면 및 배선층(74)의 표면이 청정화되어, 층간 절연막(60) 및 배선층(74)상에 확산 방지막을 높은 밀착성으로 형성할 수 있다. 이에 따라, 반도체 장치의 신뢰성을 향상할 수 있다.
수소 플라즈마를 조사한 후, 층간 절연막(60) 및 배선층(74)상에 예컨대 플라즈마 CVD 법에 의해, 예컨대 막 두께 50 nm의 SiC 막(76)을 형성한다(도 14b를 참조). SiC 막(76)은 배선층 재료인 Cu의 확산을 방지하는 확산 방지막으로서 기능한다.
이후, 도 9a 내지 도 14b에 도시하는 공정과 같은 공정을 적절하게 반복함으로써, M0S 트랜지스터가 형성된 실리콘 기판(10)상에 복수의 배선층을 갖는 다층 배선 구조를 형성한다.
이와 같이, 본 실시예에 의하면 층간 절연막의 배선 홈이나 비어 홀 등의 개구부에 배선층이 되는 TaN 막 및 Cu 막을 매립하여 CMP 법에 의해 평탄화한 후, 배선 재료인 Cu의 확산을 방지하는 확산 방지막으로서 기능하는 SiC 막을 형성하기 전에 배선층의 표면에 암모니아 첨가 수소수를 함유한 천을 마찰시키는 천 마찰 처리를 하기 때문에, 배선층의 표면을 환원하고, 또한 배선층 표면의 산화를 방지할 수 있다. 또한, 배선층의 표면을 청정화할 수 있다. 또한, 고온 환경하에서 배선층의 Cu 원자의 이동을 억제하여 배선층내에서의 보이드의 발생을 억제할 수 있다. 이에 따라, 배선층에 있어서의 도통 불량의 발생을 억제하여, 배선층의 스트레스마이그레이션 내성이 우수한 높은 신뢰성을 갖는 반도체 장치를 제공할 수 있다.
또한, 본 실시예에 따르면, 천 마찰 처리 및 질소 이류체 처리를 순차 행한 후, 층간 절연막의 표면 및 배선층의 표면에 대하여 수소 플라즈마를 조사하기 때문에, 층간 절연막의 표면 및 배선층의 표면이 청정화되어 층간 절연막 및 배선층상에 배선 재료인 Cu의 확산을 방지하는 확산 방지막으로서 기능하는 SiC 막을 높 은 밀착성으로 형성할 수 있다. 이에 따라, 반도체 장치의 신뢰성을 향상할 수 있다.
(평가 결과)
다음에, 본 실시예에 의한 반도체 장치의 제조 방법의 평가 결과에 관해서 설명한다. 본 실시예에 의한 반도체 장치의 제조 방법에 의해 제조된 다층 배선 구조를 갖는 반도체 장치에 관해서 고온 방치 실험을 하고, 도통 불량의 발생율을 측정했다.
고온 방치 실험은 본 실시예에 의한 반도체 장치의 제조 방법에 의해 5층의 배선층을 형성한 후, 실리콘 산화막을 층간 절연막으로서 알루미늄으로 이루어지는 전극 패드를 형성한 반도체 장치에 대해서 행했다. 고온 방치 실험을 한 실시예 1은 이하와 같다.
실시예 1은 암모니아 첨가 수소수를 함유한 천을 마찰시키는 천 마찰 처리와, 암모니아 첨가 수소수와 질소 가스를 동시에 분무하는 질소 이류체 처리를 행한 경우이다. 천 마찰 처리에 있어서는 연마 장치로서 어플라이드 머테리얼사 제조의 CMP 장치를 이용하고, 암모니아 첨가 수소수를 포함하게 하는 천으로서 닛타 허스사 제조의 연마 패드인 IC1400을 이용하여 연마대의 회전수를 100 rpm, 기판을 연마대에 누르는 압력을 0.18 kg/㎠2, 암모니아 첨가 수소수의 암모니아 농도를 1 ppm, 천에 공급하는 암모니아 첨가 수소수의 유량을 150 mL/min, 처리 시간을 60 초로 했다. 질소 이류체 처리에 있어서는 암모니아 첨가 수소수 중의 암모니아 농도를 1 ppm, 암모니아 첨가 수소수의 유량을 150 mL/min, 질소 가스의 유량을 50 L/min, 처리 시간을 30 초로 했다.
고온 방치 실험에서는 반도체 장치를 방치하는 온도를 235℃로 설정하여 방치 시간 70 시간, 170 시간, 340 시간 및 500 시간의 경우에 대해서 각각 도통 불량의 발생율을 측정했다.
이하의 비교예 1, 2에 대해서도 같은 고온 방치 실험을 했다.
비교예 1은 배선 홈내에 배선층을 매립하고 CMP 법에 의해 평탄화한 후, 천 마찰 처리는 행하지 않고서, 암모니아 첨가 수소수와 질소 가스를 동시에 분무하는 질소 이류체 처리를 하고 나서 확산 방지막을 형성한 경우이다. 질소 이류체 처리에 있어서는 암모니아 첨가 수소수 중의 암모니아 농도를 1 ppm, 암모니아 첨가 수소수의 유량을 150 mL/min, 질소 가스의 유량을 50 L/min, 처리 시간을 30 초로 하여 암모니아 첨가 수소수에는 1 MHz, 60 W의 초음파 진동을 인가했다.
비교예 2는 배선 홈내에 배선층을 매립하고 CMP 법에 의해 평탄화한 후, 천 마찰 처리 및 질소 이류체 처리를 하지 않고서 즉시 확산 방지막을 형성한 경우이다.
또한, 비교예 1, 2의 어느 경우에 있어서도, 천 마찰 처리를 하지 않는 점, 또는 천 마찰 처리 및 질소 이류체 처리의 어느 것도 행하지 않는 점을 제외하고는, 실시예 1에 의한 경우와 마찬가지로 반도체 장치를 제조했다.
실시예 1, 비교예 1 및 비교예 2에 대한 고온 방치 실험의 결과는 이하와 같다.
실시예 1의 경우, 방치 시간 70 시간, 170 시간, 340 시간, 500 시간에서의 도통 불량의 발생율은 모두 0% 였다.
비교예 1의 경우, 방치 시간 70 시간, 170 시간, 340 시간, 500 시간에서의 도통 불량의 발생율은 각각 1%, 3%, 7%, 11% 였다.
비교예 2의 경우, 방치 시간 70 시간, 170 시간, 340 시간, 500 시간에서의 도통 불량의 발생율은 각각 10%, 32%, 55%, 68% 였다.
상기한 고온 방치 실험의 결과로부터 본 실시예에 의한 반도체 장치의 제조 방법에 따르면, 종래의 경우와 비교하여 고온 환경하에 노출되었을 때의 도통 불량의 발생율을 대폭 저감할 수 있는 것이 확인되었다.
[제2 실시예]
본 발명의 제2 실시예에 의한 자기 헤드의 제조 방법에 관해서 도 15 내지 도 20을 이용하여 설명한다. 도 15는 자기 헤드의 구조를 도시하는 사시도, 도 16내지 도 20은 본 실시예에 의한 자기 헤드의 제조 방법을 도시하는 공정 단면도이다.
도 15는 하드디스크용의 유도형 박막 자기 헤드의 구조를 나타내고 있고, 도 16 내지 도 20은 도 15에 도시하는 유도형 박막 자기 헤드에 있어서의 제1 층 및 제2 층의 코일 제조 공정을 나타내고 있다. 또, 도 16 내지 도 20에 있어서는 코일 이외의 구성 요소에 관해서 적절하게 도시를 생략하고 있다. 또한, 이하에서는재생 헤드를 생략하고 유도형 박막 자기 헤드에 대해서만을 설명한다.
우선, 도 15에 도시한 바와 같이 슬라이더의 모체가 되는 A12O3-TiC 기판 (78)상에 기록 판독 소자층(도시하지 않음)을 소정의 패턴으로 제작 후, A12O3 막(도시하지 않음)을 성막한 후, NiFe 합금으로 이루어지는 소정 패턴의 하부 자기 코어층(80)을 설치한다.
계속해서, 하부 자기 코어층(80)의 위에 스퍼터링법 등에 의해서 A12O3 로 이루어지는 라이트갭층(82)을 설치한다. 또, 이 경우, 후 공정에서 하부 자기 코어층(80)의 상부 자기 코어층(122)과 접속하는 접속부(81)를 노출시켜 놓는다.
계속해서, 라이트갭층(82)상에 레지스트를 도포하여, 소정 패턴으로 패터닝한 후, 예컨대 200℃로 가열하고 경화시킴으로써, 예컨대 두께 3.5 ㎛의 층간 절연막(84)을 형성한다. 또, 도 15에 있어서는 하부 자기 코어층(80)과 상부 자기 코어층(122)에 끼워진 영역 이외에서의 층간 절연막은 도시를 생략하고 있다.
계속해서, 층간 절연막(84)상에 레지스트(86)를 도포하고(도 16a를 참조),제1 층째의 평면 스파이럴형 코일 패턴을 갖는 배선 홈(88)을 형성한 후, 예컨대 200℃로 가열하여 경화시킨다. 이렇게 해서, 제1 층의 코일 패턴을 갖는 배선 홈(88)이 형성된 예컨대 막 두께 3 ㎛의 층간 절연막(90)을 형성한다(도 16b를 참조).
계속해서, 전면에 예컨대 스퍼터법에 의해, 예컨대 막 두께 30 nm의 TaN 막으로 이루어지는 배리어 메탈층(92)과, 예컨대 막 두께 30 nm의 Cu 막을 연속하여 퇴적한다.
계속해서, 배리어 메탈층(92)상에 형성된 Cu 막을 시드로서, 전해 도금에 의해 추가로 Cu 막을 퇴적하여, 예컨대 토탈 막 두께 3 ㎛의 Cu 막(94)을 형성한다.
계속해서, CMP 법에 의해 층간 절연막(90)이 노출될 때까지 Cu 막(94) 및 배리어 메탈층(92)을 연마하여 층간 절연막(90)상의 Cu 막(94) 및 배리어 메탈층(92)을 제거한다. 층간 절연막(90)상의 Cu 막(94) 및 배리어 메탈층(92)을 제거한 후, 소정의 세정 처리를 한다. 이렇게 해서 배선 홈(88)내에 매립되어, TaN 막으로 이루어져 Cu의 확산을 방지하는 배리어 메탈층(92)과 배선층의 주요부를 이루는 Cu 막(94)을 갖는 배선층(96)을 형성한다(도 16c를 참조). 배선층(96)은 제1 층의 평면 스파이럴형 코일을 구성한다.
CMP 법에 의해 배선층(96)을 매립한 후, 배선층(96)의 표면이 노출된 층간 절연막(90)의 표면을 연마 장치의 연마대(1)상의 천(2)에 압박하면서 연마대(1)를 회전한다. 그 동안 연마대(1)상의 천(2)에는 암모니아 첨가 수소수(4)를 노즐(3)로부터 적하하여 공급한다(도 17a를 참조). 이렇게 해서 배선층(96)의 표면에 암모니아 첨가 수소수를 포함하게 한 천(2)을 마찰시키는 천 마찰 처리를 한다. 천 마찰 처리를 하기 위한 연마 장치로서는 예컨대 CMP 장치를 이용하고, 암모니아 첨가 수소수를 포함하게 하는 천(2)으로서는 CMP 용의 연마 패드를 이용한다. 구체적으로는, 예컨대, 연마 장치로서 어플라이드 머테리얼사 제조의 CMP 장치를 이용하고, 암모니아 첨가 수소수를 포함하게 하는 천(2)으로서 닛타 허스사 제조의 연마 패드인 IC1400을 이용한다. 천 마찰 처리의 조건은 예컨대, 연마대(1)의 회전수를 70 rpm, 기판을 연마대(1)에 누르는 압력을 0.18 kg/㎠, 암모니아 첨가 수소수의 암모니아 농도를 1 ppm, 천(2)에 공급하는 암모니아 첨가 수소수의 유량을 20O mL/min, 처리 시간을 60 초로 한다.
이렇게 해서 암모니아 첨가 수소수를 이용한 천 마찰 처리를 함으로써, 배선층(96)의 표면이 환원되고, 또한 배선층(96) 표면의 산화가 방지된다. 또한, 배선층(96)의 표면이 청정화된다. 또한, 고온 환경하에 반도체 장치가 노출된 경우에 있어서 배선층(96)의 Cu 원자의 이동이 억제되어, 배선층(96)내에서의 보이드의 발생을 억제할 수 있다. 그 결과, 배선층(96)에 있어서의 도통 불량의 발생을 억제할 수 있다.
암모니아 첨가 수소수를 이용한 천 마찰 처리를 한 후, 층간 절연막(90)의 표면 및 배선층(96)의 표면에 대하여 암모니아 및 수소를 순수한 물에 용해시켜 조제한 암모니아 첨가 수소수와 질소 가스를 동시에 분무하는 질소 이류체 처리를 한다(도 17b를 참조). 질소 이류체 처리의 조건은 예컨대, 처리 시간을 30 초, 암모니아 첨가 수소수 중의 암모니아 농도를 1 ppm, 암모니아 첨가 수소수의 유량을 150 mL/min, 질소 가스의 유량을 50 L/min으로 한다. 또, 암모니아 첨가 수소수에 초음파 진동을 미리 인가하여 층간 절연막(90)의 표면 및 배선층(96)의 표면에 대하여, 초음파 진동이 인가된 암모니아 첨가 수소수와 질소 가스를 동시에 분무해도 좋다.
이렇게 해서 질소 이류체 처리를 함으로써 배선층(96)의 표면이 환원되고, 또한 배선층(96) 표면의 산화가 방지된다. 또한, 배선층(96)의 표면이 청정화된다. 또한, 고온 환경하에 반도체 장치가 노출된 경우에 있어서 배선층(96)의 Cu 원자의 이동이 억제되어, 배선층(96)내에서의 보이드의 발생을 억제할 수 있다. 그 결과, 배선층(96)에 있어서의 도통 불량의 발생을 억제할 수 있다.
질소 이류체 처리를 한 후, 층간 절연막(90)의 표면 및 배선층(96)의 표면에 대하여 수소 플라즈마를 조사한다. 수소 플라즈마를 조사함으로써 층간 절연막(90)의 표면 및 배선층(96)의 표면이 청정화되어, 층간 절연막(90) 및 배선층(96)상에 확산 방지막을 높은 밀착성으로 형성할 수 있다. 이에 따라, 자기 헤드의 신뢰성을 향상할 수 있다.
수소 플라즈마를 조사한 후, 층간 절연막(90) 및 배선층(96)상에 예컨대 플라즈마 CVD 법에 의해, 예컨대 막 두께 50 nm의 SiC 막(98)을 형성한다. SiC 막(98)은 배선층 재료인 Cu의 확산을 방지하는 확산 방지막으로서 기능한다.
계속해서, SiC 막(98)상에 레지스트를 도포하여, 소정 패턴으로 패터닝한 후 예컨대 200℃로 가열하고 경화시킴으로써, 예컨대 막 두께 3.5 ㎛의 절연막(100)을 형성한다.
이렇게 해서, SiC 막(98)과 절연막(100)이 순차 적층되어서 되는 층간 절연막(102)을 형성한다.
계속해서, 층간 절연막(102)상에 레지스트(104)를 도포하여(도 18a를 참조), 제2 층의 평면 스파이럴형 코일 패턴을 갖는 배선 홈(106)을 형성한 후, 예컨대 200℃로 가열하여 경화시킨다. 이렇게 해서, 제2 층의 코일 패턴을 갖는 배선 홈(106)이 형성된 예컨대 막 두께 3㎛의 층간 절연막(108)을 형성한다(도 18b를 참조).
계속해서, 전면에 예컨대 스퍼터법에 의해, 예컨대 막 두께 30 nm의 TaN 막으로 이루어지는 배리어 메탈층(110)과, 예컨대 막 두께 30 nm의 Cu 막을 연속하여 퇴적한다.
계속해서, 배리어 메탈층(110)상에 형성된 Cu 막을 시드로서, 전해 도금에 의해 추가로 Cu 막을 퇴적하여, 예컨대 토탈 막 두께 3㎛의 Cu 막(112)을 형성한다.
계속해서, CMP 법에 의해 층간 절연막(108)이 노출될 때까지 Cu 막(112) 및 배리어 메탈층(110)을 연마하여 층간 절연막(108)상의 Cu 막(112) 및 배리어 메탈층(110)을 제거한다. 층간 절연막(108)상의 Cu 막(112) 및 배리어 메탈층(110)을 제거한 후, 소정의 세정 처리를 한다. 이렇게 해서 배선 홈(106)내에 매립되어, TaN 막으로 이루어져 Cu의 확산을 방지하는 배리어 메탈층(110)과 배선층의 주요부를 이루는 Cu 막(112)을 갖는 배선층(114)을 형성한다(도 19(a)를 참조). 배선층(114)은 제2 층의 평면 스파이럴형 코일을 구성한다.
CMP 법에 의해 배선층(114)을 매립한 후, 배선층(96)을 형성한 경우와 마찬가지로 하여 배선층(114)의 표면에 암모니아 첨가 수소수를 포함하게 한 천(2)을 마찰시키는 천 마찰 처리를 한다(도 19(b)를 참조). 암모니아 첨가 수소수를 이용한 천 마찰 처리를 함으로써 배선층(114)에 대해서도 배선층(114)의 표면이 환원되고, 또한 배선층(114) 표면의 산화가 방지된다. 또한, 배선층(114)의 표면이 청정 화된다. 또한, 고온 환경하에 반도체 장치가 노출된 경우에 있어서 배선층(114)의 Cu 원자의 이동이 억제되어, 배선층(114)내에서의 보이드의 발생을 억제할 수 있다. 그 결과, 배선층(114)에 있어서의 도통 불량의 발생을 억제할 수 있다.
암모니아 첨가 수소수를 이용한 천 마찰 처리를 한 후, 배선층(96)을 형성한 경우와 마찬가지로 하여, 층간 절연막(108)의 표면 및 배선층(114)의 표면에 대하여 암모니아 첨가 수소수와 질소 가스를 동시에 분무하는 질소 이류체 처리를 한다(도 20(a)를 참조). 질소 이류체 처리를 함으로써, 배선층(114)에 대해서도 배선층(114)의 표면이 환원되고, 또한 배선층(114) 표면의 산화가 방지된다. 또한, 배선층(114)의 표면이 청정화된다. 또한, 고온 환경하에 자기 헤드가 노출된 경우에 있어서 배선층(114)의 Cu 원자의 이동이 억제되어, 배선층(114)내에서의 보이드의 발생을 억제할 수 있다. 그 결과, 배선층(114)에 있어서의 도통 불량의 발생을 억제할 수 있다.
질소 이류체 처리를 한 후, 배선층(96)을 형성한 경우와 마찬가지로 하여 층간 절연막(108)의 표면 및 배선층(114)의 표면에 대하여 수소 플라즈마를 조사한다. 수소 플라즈마를 조사함으로써, 층간 절연막(108)의 표면 및 배선층(114)의 표면이 청정화되어, 층간 절연막(108) 및 배선층(114)상에 확산 방지막을 높은 밀착성으로 형성할 수 있다. 이에 따라, 자기 헤드의 신뢰성을 향상할 수 있다.
수소 플라즈마를 조사한 후, 층간 절연막(108) 및 배선층(114)상에 예컨대 플라즈마 CVD 법에 의해, 예컨대 막 두께 50 nm의 SiC 막(116)을 형성한다. SiC 막(116)은 배선층 재료인 Cu의 확산을 방지하는 확산 방지막으로서 기능한다.
계속해서, SiC 막(116)상에 레지스트를 도포하여, 소정 패턴으로 패터닝한 후, 예컨대 200℃로 가열하고 경화시킴으로써, 예컨대 막 두께 3.5 ㎛의 절연막(118)을 형성한다.
이렇게 해서, SiC 막(116)과 절연막(118)이 순차 적층되어서 되는 층간 절연 막(120)을 형성한다(도 20(b)를 참조).
계속해서, 스퍼터링법에 의해서 NiFe 도금 시드층(도시하지 않음)을 설치한 후, 도금 프레임이 되는 포토레지스트 마스크(도시하지 않음)를 이용하여 선택적으로 NiFe를 전해 도금함으로써 도 15에 도시하는 상부 자기 코어층(122)을 형성하고 계속해서 포토레지스트 마스크를 제거한 후 이온 밀링을 함으로써 노출되는 NiFe 도금 시드층을 제거한다.
계속해서, 전면에 A12O3 막을 설치하여 보호막(도시하지 않음)으로 한 후, A12O3-TiC 기판(78)을 절단하고, 자기 코어 선단부(124)의 길이 즉 갭 깊이를 조정하기 위해서 연삭, 연마 등의 슬라이더 가공을 함으로써 도 15에 도시하는 자기 헤드가 완성된다. 도 15에서는 코어 길이를 L 로 나타내고 있다.
이와 같이, 본 실시예에 따르면 층간 절연막의 배선 홈에 배선층이 되는 TaN 막 및 Cu 막을 매립하여 CMP 법에 의해 평탄화한 후, 배선 재료인 Cu의 확산을 방지하는 확산 방지막으로서 기능하는 SiC 막을 형성하기 전에 배선층의 표면에 암모니아 첨가 수소수를 함유한 천을 마찰시키는 천 마찰 처리를 하기 때문에, 배선층의 표면을 환원하고, 또한 배선층 표면의 산화를 방지할 수 있다. 또한, 배선층의 표면을 청정화할 수 있다. 또한, 고온 환경하에 배선층의 Cu 원자의 이동을 억제하여 배선층내에서의 보이드의 발생을 억제할 수 있다. 이에 따라, 배선층에 있어서의 도통 불량의 발생을 억제하여 배선층의 스트레스마이그레이션 내성이 우수한 높은 신뢰성을 갖는 자기 헤드를 제공할 수 있다.
또한, 본 실시예에 따르면 천 마찰 처리 및 질소 이류체 처리를 순차 행한 후, 층간 절연막의 표면 및 배선층의 표면에 대하여 수소 플라즈마를 조사하기 때문에 층간 절연막의 표면 및 배선층의 표면이 청정화되어 층간 절연막 및 배선층상에 배선 재료인 Cu의 확산을 방지하는 확산 방지막으로서 기능하는 SiC 막을 높은 밀착성으로 형성할 수 있다. 이에 따라 자기 헤드의 신뢰성을 향상할 수 있다.
(평가 결과)
다음에 본 실시예에 의한 자기 헤드의 제조 방법의 평가 결과에 관해서 설명한다. 본 실시예에 의한 자기 헤드의 제조 방법에 의해 제조된 다층 배선 구조를 갖는 자기 헤드에 관해서 고온 방치 실험을 하여 도통 불량의 발생율을 측정했다.
고온 방치 실험을 한 실시예 2, 3은 이하와 같다.
실시예 2는 암모니아 첨가 수소수를 함유한 천을 마찰시키는 천 마찰 처리와, 암모니아 첨가 수소수와 질소 가스를 동시에 분무하는 질소 이류체 처리를 행한 경우이다. 천 마찰 처리에 있어서는 연마 장치로서 어플라이드 머테리얼사 제조의 CMP 장치를 이용하여, 암모니아 첨가 수소수를 포함하게 하는 천으로서 닛타 허스사 제조의 연마 패드인 IC1400을 이용하여 연마대의 회전수를 70 rpm, 기판을 연마대에 누르는 압력을 0.18 kg/㎠, 암모니아 첨가 수소수의 암모니아 농도를 1 ppm, 천에 공급하는 암모니아 첨가 수소수의 유량을 200 mL/min, 처리 시간을 60 초로 했다. 질소 이류체 처리에 있어서는 암모니아 첨가 수소수 중의 암모니아 농도를 1 ppm, 암모니아 첨가 수소수의 유량을 150 mL/min, 질소 가스의 유량을 50 L/min, 처리 시간을 30 초로 했다.
실시예 3은 실시예 2에 있어서의 레지스트로 이루어지는 절연막(84, 90, 100, 108, 118) 대신에 TEOS(테트라 에톡시 실란)을 이용한 PECVD 법에 의해 실리콘 산화막을 형성한 것이다. 천 마찰 처리 및 질소 이류체 처리는 실시예 2에 의한 경우와 마찬가지로 행했다.
또한, 이하의 비교예 3, 4에 관해서도 같은 고온 방치 실험을 했다.
비교예 3에서는 천 마찰 처리 및 질소 이류체 처리를 하지 않은 점을 제외하고는, 실시예 2에 의한 경우와 마찬가지로 자기 헤드를 형성했다.
비교예 4에서는 천 마찰 처리 및 질소 이류체 처리를 하지 않은 점을 제외하고는, 실시예 3에 의한 경우와 마찬가지로 자기 헤드를 형성했다.
고온 방치 실험에서는 자기 헤드를 방치하는 온도를 실시예 2 및 비교예 3에서는 각각 140℃로 설정하고, 실시예 3 및 비교예 4에서는 각각 240℃로 설정하여 방치 시간 70 시간, 170 시간, 340 시간 및 500 시간의 경우에 관해서 각각 도통 불량의 발생율을 측정했다.
실시예 2, 실시예 3, 비교예 3 및 비교예 4에 대한 고온 방치 실험의 결과는 이하와 같이 되었다.
실시예 2의 경우 방치 시간 70 시간, 170 시간, 340 시간, 500 시간에서의 도통 불량의 발생율은 각각 0%, 0%, 3%, 5% 였다.
실시예 3의 경우 방치 시간 70 시간, 170 시간, 340 시간, 500 시간에서의 도통 불량의 발생율은 모두 O% 였다.
비교예 3의 경우 방치 시간 70 시간, 170 시간, 340 시간, 500 시간에서의 도통 불량의 발생율은 각각 19%, 31%, 54%, 86% 였다.
비교예 4의 경우 방치 시간 70 시간, 170 시간, 340 시간, 500 시간에서의 도통 불량의 발생율은 각각 10%, 28%, 53%, 71% 였다.
상기한 고온 방치 실험의 결과로부터 본 실시예에 의한 자기 헤드의 제조 방법에 따르면, 종래의 경우와 비교하여 고온 환경하에 노출되었을 때의 도통 불량의 발생율을 대폭으로 저감할 수 있는 것이 확인되었다. 또한, 실시예 2의 결과와 실시예 3의 결과를 비교하면 층간 절연막을 구성하는 절연막으로서 레지스트막을 이용한 경우보다도 실리콘 산화막을 이용한 경우 쪽이 도통 불량의 발생율이 보다 저감되어 있는 것을 알 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한하지 않고 여러 가지의 변형이 가능하다.
예컨대, 상기 실시예에서는 천 마찰 처리를 질소 이류체 처리와 조합하여 행하는 경우에 관해서 설명했지만, 천 마찰 처리는 질소 유체 처리와는 조합하지 않고서 단독으로 행해도 좋다. 즉, 배선층을 형성한 후, 천 마찰 처리를 단독으로 행하고, 질소 이류체 처리를 하지 않고서 배선층이 매립된 층간 절연막상에 확산 방지막을 형성해도 좋다.
또한, 상기 실시예에서는 천 마찰 처리를 한 후에 질소 이류체 처리를 하는 경우에 관해서 설명했는데, 천 마찰 처리를 하기 전에 질소 이류체 처리를 해도 좋다.
또한, 상기 실시예에서는 질소 이류체 처리에 있어서, 질소 가스와 동시에 분무하는 물로서 암모니아 첨가 수소수를 이용하는 경우에 관해서 설명했는데, 질소 이류체 처리에 있어서 질소 가스와 동시에 분무하는 물로서는 순수한 물, 순수한 물에 탄산을 용존시킨 탄산수, 순수한 물에 수소를 용해시킨 수소수, 암모니아첨가 수소수 등을 적절하게 이용할 수 있다.
또한, 상기 실시예에서는 천 마찰 처리에 있어서, 암모니아 첨가 수소수를 함유한 천을 배선층의 표면에 마찰하는 경우에 관해서 설명했는데, 암모니아를 용해시키지 않은 수소수를 함유한 천을 배선층의 표면에 마찰시켜도 좋다.
또한, 상기 실시예에서는 층간 절연막에 SiOC 막, 실리콘 산화막, 레지스트막 등을 이용하는 경우에 관해서 설명했는데, 층간 절연막은 이들에 한정되는 것이 아니라, 여러 가지의 절연막을 이용할 수 있다. 층간 절연막으로서 Si(실리콘) 및 O(산소)를 포함하는 무기계 절연 재료로 이루어지는 절연막이나 C(탄소) 및 H(수소)를 포함하는 탄화수소 등의 유기계 절연 재료로 이루어지는 절연막을 널리 이용할 수 있다.
또한, 상기 실시예에서는 배선 재료인 Cu의 확산을 방지하는 확산 방지막으로서 SiC 막을 형성하는 경우에 관해서 설명했는데, Cu의 확산 방지막으로서 형성하는 막은 SiC 막에 한정되는 것이 아니다. Cu의 확산 방지막으로서, SiC 막 외에 예컨대, 실리콘 질화막, 폴리이미드막, 지르코늄나이트라이드막 등을 형성해도 좋다.
또한, 상기 제1 실시예에서는 배선층(74)을 형성함에 있어서는 듀얼 상감 프로세스에 의해 비어 홀(66)내 및 배선 홈(68)내에 TaN 막(70) 및 Cu 막(72)을 동시 에 매립하는 경우에 관해서 설명했는데, 싱글 상감 프로세스에 의해 비어 홀 및 배선 홈을 따로따로 형성하고, 이들에 TaN 막 및 Cu 막을 따로따로 매립해도 좋다.
또한, 상기 실시예에서는 반도체 장치, 자기 헤드를 제조하는 경우에 관해서 설명했는데, 본 발명은 Cu를 주재료로 하는 배선층을 갖는 배선 구조체의 제조 방법에 널리 적용할 수 있다.
이상 상술한 바와 같이 본 발명의 특징을 통합하면 이하와 같다.
(부기 1)
절연막에 개구부를 형성하는 공정과,
상기 개구부 내에 Cu를 주재료로 하는 배선층을 형성하는 공정과,
상기 개구부 내에 매립된 상기 배선층의 표면에 암모니아 및 수소를 용해시킨 순수한 물을 함유한 천을 마찰시키는 천 마찰 처리 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 천 마찰 처리 공정 후에 상기 절연막 및 상기 배선층상에 Cu의 확산을 방지하는 확산 방지막을 형성하는 공정을 추가로 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 3)
부기 2에 기재된 반도체 장치의 제조 방법에 있어서,
상기 확산 방지막은 SiC 막 또는 실리콘 질화막인 것을 특징으로 하는 반도 체 장치의 제조 방법.
(부기 4)
부기 1 내지 3 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 배선층을 형성하는 공정 후, 상기 천 마찰 처리 공정 전 또는 상기 천 마찰 처리 공정 후에 상기 개구부 내에 매립된 상기 배선층의 표면에 대하여 질소 가스와 물을 동시에 분무하는 질소 이류체 처리 공정을 추가로 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 5)
부기 4에 기재된 반도체 장치의 제조 방법에 있어서,
상기 질소 이류체 처리 공정에서 상기 질소 가스와 동시에 분무하는 상기 물은 암모니아 및 수소를 용해시킨 순수한 물인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 6)
부기 1 내지 5 중 어느 하나에 기재된 기재의 반도체 장치의 제조 방법에 있어서,
상기 천 마찰 처리 공정 후에 상기 절연막의 표면 및 상기 배선층의 표면에 대하여 수소 플라즈마를 조사하는 공정을 추가로 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 7)
부기 1 내지 6 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 배선층을 형성하는 공정에서는 상기 개구부가 형성된 상기 절연막상에 도전체막을 형성하여 상기 도전체막을 연마함으로써, 상기 절연막을 노출함과 동시에 상기 개구부 내에 상기 도전체막을 매립하고, 상기 도전체막으로 이루어지는 상기 배선층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8)
부기 7에 기재된 반도체 장치의 제조 방법에 있어서,
상기 개구부를 형성하는 공정에서는 비어 홀과 상기 비어 홀을 포함하는 영역에 형성된 배선 홈을 갖는 상기 개구부를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9)
절연막에 코일 패턴을 갖는 개구부를 형성하는 공정과,
상기 개구부 내에 Cu를 주재료로 하여 코일을 구성하는 배선층을 형성하는 공정과,
상기 개구부 내에 매립된 상기 배선층의 표면에 암모니아 및 수소를 용해시킨 순수한 물을 함유한 천을 마찰시키는 천 마찰 처리 공정을 갖는 것을 특징으로 하는 자기 헤드의 제조방법.
(부기 10)
부기 9에 기재된 자기 헤드의 제조방법에 있어서,
상기 천 마찰 처리 공정 후에 상기 절연막 및 상기 배선층상에 Cu의 확산을 방지하는 확산 방지막을 형성하는 공정을 추가로 갖는 것을 특징으로 하는 자기 헤 드의 제조방법.
(부기 11)
부기 10에 기재된 자기 헤드의 제조방법에 있어서,
상기 확산 방지막은 SiC 막 또는 실리콘 질화막인 것을 특징으로 하는 자기 헤드의 제조 방법.
(부기 12)
부기 9 내지 11 중 어느 하나에 기재된 자기 헤드의 제조 방법에 있어서,
상기 배선층을 형성하는 공정 후, 상기 천 마찰 처리 공정 전 또는 상기 천 마찰 처리 공정 후에, 상기 개구부 내에 매립된 상기 배선층의 표면에 대하여 질소 가스와 물을 동시에 분무하는 질소 이류체 처리 공정을 추가로 갖는 것을 특징으로 하는 자기 헤드의 제조 방법.
(부기 13)
부기 12에 기재된 자기 헤드의 제조 방법에 있어서,
상기 질소 이류체 처리 공정에서 상기 질소 가스와 동시에 분무하는 상기 물은 암모니아 및 수소를 용해시킨 순수한 물인 것을 특징으로 하는 자기 헤드의 제조 방법.
(부기 14)
부기 9 내지 13 중 어느 하나에 기재된 자기 헤드의 제조 방법에 있어서,
상기 천 마찰 처리 공정 후에 상기 절연막의 표면 및 상기 배선층의 표면에 대하여 수소 플라즈마를 조사하는 공정을 추가로 갖는 것을 특징으로 하는 자기 헤 드의 제조 방법.
(부기 15)
부기 9 내지 14 중 어느 하나에 기재된 자기 헤드의 제조 방법에 있어서,
상기 배선층을 형성하는 공정에서는 상기 개구부가 형성된 상기 절연막상에 도전체막을 형성하여 상기 도전체막을 연마함으로써, 상기 절연막을 노출함과 동시에 상기 개구부 내에 상기 도전체막을 매립하고, 상기 도전체막으로 이루어지는 상기 배선층을 형성하는 것을 특징으로 하는 자기 헤드의 제조 방법.
(부기 16)
부기 9 내지 15 중 어느 하나에 기재된 자기 헤드의 제조 방법에 있어서,
상기 절연막은 Si 및 O를 포함하는 무기계 절연 재료 또는 C 및 H를 포함하는 유기계 절연 재료로 이루어지는 것을 특징으로 하는 자기 헤드의 제조 방법.
본 발명에 따르면 반도체 장치의 제조 방법에 있어서, 절연막에 개구부를 형성하는 공정과, 상기 개구부 내에 Cu를 주재료로 하는 배선층을 형성하는 공정과, 상기 개구부 내에 매립된 상기 배선층의 표면에 암모니아 및 수소를 용해시킨 순수한 물을 함유한 천을 마찰시키는 천 마찰 처리 공정을 갖기 때문에, 고온 환경하에서의 배선층의 Cu 원자의 이동이 억제되어 배선층의 도통 불량의 발생율을 저감할 수 있다. 이에 따라, 스트레스마이그레이션 내성에 우수한 신뢰성이 높은 배선 구조를 갖는 반도체 장치를 제공할 수 있다.
또한, 본 발명에 따르면 자기 헤드의 제조 방법에 있어서, 절연막에 코일 패턴을 갖는 개구부를 형성하는 공정과, 상기 개구부 내에 Cu를 주재료로 하여 코일을 구성하는 배선층을 형성하는 공정과, 상기 개구부 내에 매립된 상기 배선층의 표면에, 암모니아 및 수소를 용해시킨 순수한 물을 함유한 천을 마찰시키는 천 마찰 처리 공정을 갖기 때문에, 고온 환경하에서의 배선층의 Cu 원자의 이동이 억제되어 코일을 구성하는 배선층의 도통 불량의 발생율을 저감할 수 있다. 이에 따라 신뢰성이 높은 배선 구조를 갖는 자기 헤드를 제공할 수 있다.

Claims (10)

  1. 절연막에 개구부를 형성하는 공정과,
    상기 개구부 내에 Cu를 주재료로 하는 배선층을 형성하는 공정과,
    상기 개구부 내에 매립된 상기 배선층의 표면에 암모니아 및 수소를 용해시킨 순수한 물을 함유한 천을 마찰시키는 천 마찰 처리 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 천 마찰 처리 공정 후, 상기 절연막 및 상기 배선층상에 Cu의 확산을 방지하는 확산 방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 배선층을 형성하는 공정 후, 상기 천 마찰 처리 공정 전 또는 상기 천 마찰 처리 공정 후에 상기 개구부 내에 매립된 상기 배선층의 표면에 대하여 질소 가스와 물을 동시에 분무하는 질소 이류체 처리를 행하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 천 마찰 처리 공정 후, 상기 절연막의 표면 및 상기 배선층의 표면에 대하여 수소 플라즈마를 조사하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 배선층을 형성하는 공정에서는 상기 개구부가 형성된 상기 절연막상에 도전체막을 형성하여 상기 도전체막을 연마함으로써, 상기 절연막을 노출함과 동시에 상기 개구부 내에 상기 도전체막을 매립하고, 상기 도전체막으로 이루어지는 상기 배선층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 절연막에 코일 패턴을 갖는 개구부를 형성하는 공정과,
    상기 개구부 내에 Cu를 주재료로 하여 코일을 구성하는 배선층을 형성하는 공정과,
    상기 개구부 내에 매립된 상기 배선층의 표면에 암모니아 및 수소를 용해시킨 순수한 물을 함유한 천을 마찰시키는 천 마찰 처리 공정
    을 포함하는 것을 특징으로 하는 자기 헤드의 제조 방법.
  7. 제6항에 있어서,
    상기 천 마찰 처리 공정 후, 상기 절연막 및 상기 배선층상에 Cu의 확산을 방지하는 확산 방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 자기 헤드 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 배선층을 형성하는 공정 후, 상기 천 마찰 처리 공정 전 또는 상기 천 마찰 처리 공정 후에 상기 개구부 내에 매립된 상기 배선층의 표면에 대하여 질소 가스와 물을 동시에 분무하는 질소 이류체 처리를 행하는 공정을 더 포함하는 것을 특징으로 하는 자기 헤드의 제조 방법.
  9. 제6항 또는 제7항에 있어서,
    상기 천 마찰 처리 공정 후, 상기 절연막의 표면 및 상기 배선층의 표면에 대하여 수소 프라즈마를 조사하는 공정을 더 포함하는 것을 특징으로 하는 자기 헤드의 제조 방법.
  10. 제6항 또는 제7항에 있어서,
    상기 배선층을 형성하는 공정에서는 상기 개구부가 형성된 상기 절연막상에 도전체막을 형성하여 상기 도전체막을 연마함으로써 상기 절연막을 노출함과 동시에 상기 개구부 내에 상기 도전체막을 매립하고, 상기 도전체막으로 이루어지는 상기 배선층을 형성하는 것을 특징으로 하는 자기 헤드의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014011408A (ja) * 2012-07-02 2014-01-20 Toshiba Corp 半導体装置の製造方法および研磨装置
JP5855285B2 (ja) * 2013-01-18 2016-02-09 三菱電機株式会社 信号伝送絶縁デバイス及びパワー半導体モジュール

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330023A (ja) 1998-05-20 1999-11-30 Nec Corp ウエハの洗浄方法
JP2003142580A (ja) 2001-08-24 2003-05-16 Canon Sales Co Inc 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6873057B2 (en) * 2003-02-14 2005-03-29 United Microelectrtonics Corp. Damascene interconnect with bi-layer capping film
US20050079703A1 (en) * 2003-10-09 2005-04-14 Applied Materials, Inc. Method for planarizing an interconnect structure
US7514363B2 (en) * 2003-10-23 2009-04-07 Dupont Air Products Nanomaterials Llc Chemical-mechanical planarization composition having benzenesulfonic acid and per-compound oxidizing agents, and associated method for use
JP2005183814A (ja) * 2003-12-22 2005-07-07 Fujitsu Ltd 半導体装置の製造方法
TW200613092A (en) * 2004-08-27 2006-05-01 Ebara Corp Polishing apparatus and polishing method
JP2006100538A (ja) * 2004-09-29 2006-04-13 Fuji Photo Film Co Ltd 研磨用組成物及びそれを用いた研磨方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330023A (ja) 1998-05-20 1999-11-30 Nec Corp ウエハの洗浄方法
KR19990088436A (ko) * 1998-05-20 1999-12-27 가네꼬 히사시 구리배선을화학적기계적으로연마한후반도체웨이퍼를세정하는방법
JP2003142580A (ja) 2001-08-24 2003-05-16 Canon Sales Co Inc 半導体装置の製造方法

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