KR100818417B1 - Method of manufacturing heterojunction bipolar transistor - Google Patents

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Abstract

본 발명은 이종접합 바이폴라 트랜지스터의 제조방법에 관한 것으로, 포토레지스트층으로 마스킹하여, 상기 베이스층과 컬렉터층의 식각된 측면이 상기 제 1 포토레지스트층의 측면으로부터 수평폭(W) 거리만큼 내측에 위치되도록, 상기 베이스층의 양 측면과 컬렉터층의 양 측면 일부를 건식식각하고; 상기 제 1 포토레지스트층을 제거한 후, 상기 베이스층의 상부에 상기 베이스 전극들, 상기 에미터 전극, 건식 식각된 베이스층의 양 측면과 컬렉터층의 양 측면을 감싸도록, 제 2 포토레지스트층을 상기 컬렉터층의 식각된 면과 일치되도록 형성하고; 상기 제 2 포토레지스트층으로 마스킹하여, 상기 베이스층의 근처까지 상기 컬렉터층을 습식식각하여 제거하는 공정을 수행함으로서, 베이스전극 및 베이스층의 손상을 제거하고, 컬렉터층을 횡방향으로 식각시킬 수 있어, 외부정전용량을 감소시킬 수 있는 효과가 발생한다. The present invention relates to a method for manufacturing a heterojunction bipolar transistor, wherein the side surface of the base layer and the collector layer are etched by a horizontal width (W) distance from the side surface of the first photoresist layer by masking with a photoresist layer. Dry etch both sides of the base layer and portions of both sides of the collector layer to be positioned; After removing the first photoresist layer, the second photoresist layer is covered on both sides of the base electrodes, the emitter electrode, and the dry-etched base layer and both sides of the collector layer on the base layer. Forming coincident with the etched surface of the collector layer; Masking with the second photoresist layer and performing wet etching to remove the collector layer to the vicinity of the base layer, thereby removing damage to the base electrode and the base layer and etching the collector layer laterally. Therefore, the effect that can reduce the external capacitance occurs.

이종, 접합, 트랜지스터, 정전, 용량, 외부, 식각, 건식, 습식, Heterogeneous, junction, transistor, electrostatic, capacitance, external, etch, dry, wet,

Description

이종접합 바이폴라 트랜지스터의 제조방법{Method of manufacturing heterojunction bipolar transistor} Method of manufacturing heterojunction bipolar transistors {Method of manufacturing heterojunction bipolar transistor}             

도 1은 종래의 이종접합 바이폴라 트랜지스터 제조를 위한 식각 공정의 단면도이다.1 is a cross-sectional view of an etching process for manufacturing a conventional heterojunction bipolar transistor.

도 2a 내지 도 2e는 본 발명에 따른 이종접합 바이폴라 트랜지스터의 공정순서도이다.
2A to 2E are process flowcharts of a heterojunction bipolar transistor according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

30 : 반절연성기판 31 : GaAs 서브 컬렉터층30: semi-insulating substrate 31: GaAs sub-collector layer

32 : InGaP 서브컬렉터층 33 : GaAs 컬렉터층32 InGaP sub-collector layer 33 GaAs collector layer

34 : GaAs 베이스층 35,35' : 베이스전극34: GaAs base layer 35,35 ': base electrode

36 : AlGaAs 에미터층 37 : GaAs 에미터층36: AlGaAs emitter layer 37: GaAs emitter layer

38 : 에미터접촉층 39 : 에미터전극38 emitter contact layer 39 emitter electrode

50,51 : 포토레지스트층50,51 photoresist layer

본 발명은 이종접합 바이폴라 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 건식식각과 습식식각의 공정을 수행하여, 베이스전극 및 베이스층의 손상을 제거하고, 컬렉터층을 횡방향으로 식각시킬 수 있어, 외부정전용량을 감소시킬 수 있는 이종접합 바이폴라 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a heterojunction bipolar transistor, and more particularly, by performing a dry etching process and a wet etching process to remove damages to the base electrode and the base layer, and to etch the collector layer laterally. The present invention relates to a method for manufacturing a heterojunction bipolar transistor capable of reducing external capacitance.

최근 들어, 화합물 반도체를 이용하여 제조된 소자는 고 전력 증폭기와 저 잡음 증폭기 등에 사용되고 있다. Recently, devices manufactured using compound semiconductors have been used for high power amplifiers and low noise amplifiers.

이중, 고 전력 증폭기로서 크게 각광을 받고 있는 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor, HBT)는 에너지 대역 갭(Energy band gap)이 큰 반도체를 에미터로 사용하고, 에너지 대역 갭이 작은 반도체 베이스로 사용하여 고속의 동작 특성을 갖는다.Heterojunction Bipolar Transistors (HBTs), which are highly popular as high-power amplifiers, use semiconductors with large energy band gaps as emitters and semiconductor bases with small energy band gaps. It has a high speed operation characteristics.

이러한 이종접합 바이폴라 트랜지스터는 베이스-컬렉터 사이의 정전용량(CBC)을 감소시켜야만 높은 전력이득을 얻을 수 있다. 특히, 베이스 전극 하부에 존재하는 외부 베이스-컬렉터 정전용량(Extrinsic CBC)은 트랜지스터의 전류이동에 기여를 못하고, 전력이득을 감소시키는 주 요인이 되었다.Such heterojunction bipolar transistors require high capacitance gain only when the capacitance between the base and collector (C BC ) is reduced. In particular, the external base-collector capacitance (Extrinsic C BC ) under the base electrode does not contribute to the current movement of the transistor and has been a major factor in reducing power gain.

도 1은 종래의 이종접합 바이폴라 트랜지스터 제조를 위한 식각 공정의 단면도로서, GaAs로 이루어진 반절연성 기판(semi- insulating substrate, 10)의 상부 에 GaAs 서브 컬렉터층(11)과 InGaP 서브 컬렉터층(12)이 순차적으로 적층되어 있고, 상기 InGaP 서브 컬렉터층(12)의 상부에 GaAs 컬렉터층(13)과 GaAs 베이스층(14)이 순차적으로 적층되어 있고, 상기 GaAs 컬렉터층(13)과 GaAs 베이스층(14)의 측면이 식각되어 있다.1 is a cross-sectional view of an etching process for fabricating a heterojunction bipolar transistor according to the related art, wherein a GaAs sub-collector layer 11 and an InGaP sub-collector layer 12 are formed on a semi-insulating substrate 10 made of GaAs. The GaAs collector layer 13 and the GaAs base layer 14 are sequentially stacked on the InGaP sub-collector layer 12, and the GaAs collector layer 13 and the GaAs base layer ( 14) is etched.

그리고, 상기 GaAs 베이스층(14)의 상부의 중앙면에는 AlGaAs 에미터층(16), GaAs 에미터층(17), 에미터 접촉층(18)과 에미터 전극(19)이 순차적으로 형성되어 있고, 상기 GaAs 베이스층(14)의 상부의 양 측면에는 상기 AlGaAs 에미터층(16)과 이격되어 베이스전극(15)이 형성되어 있다.In addition, an AlGaAs emitter layer 16, a GaAs emitter layer 17, an emitter contact layer 18, and an emitter electrode 19 are sequentially formed on the center surface of the GaAs base layer 14. Base electrodes 15 are formed on both side surfaces of the GaAs base layer 14 to be spaced apart from the AlGaAs emitter layer 16.

더불어, 상기 GaAs 베이스층(14)의 상부에는 상기 베이스 전극(15)의 하부면을 제외하고, 상기 베이스 전극(15)과 상기 에미터 전극(19)을 감싸며 포토레지스트층(20)을 형성하여, GaAs 베이스층(14)과 GaAs 컬렉터층(13)을 GaAs 식각액으로 식각한다.In addition, the photoresist layer 20 is formed on the GaAs base layer 14, except for the lower surface of the base electrode 15, surrounding the base electrode 15 and the emitter electrode 19. , The GaAs base layer 14 and the GaAs collector layer 13 are etched with GaAs etchant.

여기서, GaAs 식각액은 InGaP 서브 컬렉터층(12)은 식각하지 못하고, 횡방향으로만 식각이 진행되어, 베이스전극(15) 하부의 GaAS 컬렉터층(13)이 식각된다.In the GaAs etchant, the InGaP sub-collector layer 12 cannot be etched, and etching is performed only in the lateral direction, so that the GaAS collector layer 13 under the base electrode 15 is etched.

따라서, 베이스전극(15) 하부의 GaAS 컬렉터층(13)의 면적이 감소하게 되어, 외부 베이스-컬렉터 정전용량(Extrinsic CBC)은 감소하게 된다.Therefore, the area of the GaAS collector layer 13 under the base electrode 15 is reduced, so that the external base-collector capacitance Extrinsic C BC is reduced.

그러나, GaAs 식각액으로 횡방향 식각시에 GaAs 베이스층(14)까지 식각되게 되어서, 베이스 전극(15)이 손상된다. 이로 인하여, 베이스 단자의 접촉저항이 증가되어, 이종접합 바이폴라 트랜지스터의 특성을 저하시키는 문제점이 야기되었다.However, the GaAs etching liquid is etched to the GaAs base layer 14 during the lateral etching, thereby damaging the base electrode 15. As a result, the contact resistance of the base terminal is increased, causing a problem of deteriorating the characteristics of the heterojunction bipolar transistor.

이에 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 건식 식각과 습식 식각의 공정을 수행하여, 베이스전극 및 베이스층의 손상을 제거하고, 컬렉터층을 횡방향으로 식각시킬 수 있어, 외부정전용량을 감소시킬 수 있는 이종접합 바이폴라 트랜지스터의 제조방법 제공하는 데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, by performing the process of dry etching and wet etching to remove the damage of the base electrode and the base layer, it is possible to etch the collector layer in the transverse direction, It is an object of the present invention to provide a method for manufacturing a heterojunction bipolar transistor capable of reducing external capacitance.

상기한 본 발명의 목적을 달성하기 위한 바람직한 양태(樣態)는, 기판의 상부에 서브 컬렉터층, 식각방지층, 컬렉터층과 베이스층이 순차적으로 적층되어 있고, 상기 베이스층의 상부의 중앙면에는 에미터층과 에미터 전극이 순차적으로 형성되어 있고, 상기 에미터층과 이격된 양 측면의 상기 베이스층 상부 각각에 베이스전극들로 이루어진 이종접합 바이폴라 트랜지스터의 제조방법에 있어서,A preferred aspect for achieving the above object of the present invention is a sub-collector layer, an etch stop layer, a collector layer and a base layer are sequentially stacked on the substrate, the center surface of the upper portion of the base layer In the method of manufacturing a heterojunction bipolar transistor formed of an emitter layer and an emitter electrode sequentially, the base electrode on each of the upper base layer on both sides spaced apart from the emitter layer,

상기 베이스층의 상부에 상기 베이스 전극들과 상기 에미터 전극을 감싸도록 제 1 포토레지스트층을 형성하고, 상기 제 1 포토레지스트층으로 마스킹하여, 상기 베이스층과 컬렉터층의 식각된 측면이 상기 제 1 포토레지스트층의 측면으로부터 수평폭(W) 거리만큼 내측에 위치되도록, 상기 베이스층의 양 측면과 컬렉터층의 양 측면 일부를 건식 식각하는 단계와;A first photoresist layer is formed on the base layer to surround the base electrodes and the emitter electrode, and is masked with the first photoresist layer, whereby an etched side surface of the base layer and the collector layer is formed. 1 dry etching both sides of the base layer and a portion of both sides of the collector layer to be positioned inwardly by a horizontal width (W) distance from the side of the photoresist layer;

상기 제 1 포토레지스트층을 제거한 후, 상기 베이스층의 상부에 상기 베이스 전극들, 상기 에미터 전극, 건식 식각된 베이스층의 양 측면과 컬렉터층의 양 측면을 감싸도록, 제 2 포토레지스트층을 상기 컬렉터층의 식각된 면과 일치되도록 형성하는 단계와;After removing the first photoresist layer, the second photoresist layer is covered on both sides of the base electrodes, the emitter electrode, and the dry-etched base layer and both sides of the collector layer on the base layer. Forming coincident with the etched surface of the collector layer;

상기 제 2 포토레지스트층으로 마스킹하여, 상기 베이스층의 근처까지 상기 컬렉터층을 습식 식각하여 제거하고, 상기 제 2 포토레지스트층을 제거하는 단계를 포함하여 이루어진 이종접합 바이폴라 트랜지스터의 제조방법이 제공된다.There is provided a method of manufacturing a heterojunction bipolar transistor, comprising masking with the second photoresist layer, wet etching away the collector layer to the vicinity of the base layer, and removing the second photoresist layer. .

상기한 본 발명의 목적을 달성하기 위한 바람직한 다른 양태(樣態)는, GaAs로 이루어진 반절연성 기판(semi- insulating substrate)의 상부에 GaAs 서브 컬렉터층, InGaP 서브 컬렉터층, 컬렉터층과 GaAs 베이스층이 순차적으로 적층되어 있고, 상기 GaAs 베이스층의 상부의 중앙면에는 AlGaAs 에미터층, GaAs 에미터층, 에미터 접촉층과 에미터 전극이 순차적으로 형성되어 있고, 상기 AlGaAs 에미터층과 이격된 양 측면의 상기 GaAs 베이스층 상부 각각에 베이스전극들이 형성된 구조를 형성하는 제 1 단계와;Another preferred aspect for achieving the above object of the present invention is a GaAs sub-collector layer, an InGaP sub-collector layer, a collector layer and a GaAs base layer on top of a semi-insulating substrate made of GaAs. The GaAs emitter layer, the GaAs emitter layer, the emitter contact layer and the emitter electrode are sequentially formed on the center surface of the GaAs base layer. Forming a structure in which base electrodes are formed on each of the GaAs base layers;

상기 GaAs 베이스층의 상부에 상기 베이스 전극들과 상기 에미터 전극을 감싸도록 제 1 포토레지스트층을 형성하는 제 2 단계와;Forming a first photoresist layer on the GaAs base layer to surround the base electrodes and the emitter electrode;

상기 제 1 포토레지스트층으로 마스킹하여, 상기 GaAs 베이스층과 GaAs 컬렉터층의 식각된 측면이 상기 제 1 포토레지스트층의 측면으로부터 수평폭(W) 거리만큼 내측에 위치되도록, 상기 GaAs 베이스층의 양 측면과 GaAs 컬렉터층의 양 측면 일부를 건식식각하는 제 3 단계와;Masking with the first photoresist layer, such that the etched side surfaces of the GaAs base layer and the GaAs collector layer are positioned inwardly by a horizontal width (W) distance from the side surfaces of the first photoresist layer. A third step of dry etching the sides and portions of both sides of the GaAs collector layer;

상기 제 1 포토레지스트층을 제거한 후, 상기 GaAs 베이스층의 상부에 상기 베이스 전극들, 상기 에미터 전극, 건식 식각된 GaAs 베이스층의 양 측면과 GaAs 컬렉터층의 양 측면을 감싸도록, 제 2 포토레지스트층을 상기 GaAs 컬렉터층의 식각된 면과 일치되도록 형성하는 제 4 단계와;After removing the first photoresist layer, the second photo so as to surround both sides of the base electrode, the emitter electrode, the dry-etched GaAs base layer and both sides of the GaAs collector layer on top of the GaAs base layer Forming a resist layer coincident with the etched surface of the GaAs collector layer;

상기 제 2 포토레지스트층으로 마스킹하여, 상기 GaAs 베이스층의 근처까지 상기 GaAs 컬렉터층을 습식식각하여 제거하는 제 5 단계와;A fifth step of masking with the second photoresist layer to wet etch away the GaAs collector layer to the vicinity of the GaAs base layer;

상기 제 2 포토레지스트층을 제거하는 제 6 단계를 포함하여 이루어진 이종접합 바이폴라 트랜지스터의 제조방법이 제공된다.
A method of manufacturing a heterojunction bipolar transistor comprising a sixth step of removing the second photoresist layer is provided.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명에 따른 이종접합 바이폴라 트랜지스터의 공정순서도로서, 도 2a에 도시된 바와 같이, GaAs로 이루어진 반절연성 기판(semi- insulating substrate, 30)의 상부에 GaAs 서브 컬렉터층(31), InGaP 서브 컬렉터층(32), GaAs 컬렉터층(33)과 GaAs 베이스층(34)이 순차적으로 적층되어 있고, 상기 GaAs 베이스층(34)의 상부의 중앙면에는 AlGaAs 에미터층(36), GaAs 에미터층(37), 에미터 접촉층(38)과 에미터 전극(39)이 순차적으로 형성되어 있고, 상기 AlGaAs 에미터층(36)과 이격된 양 측면의 상기 GaAs 베이스층(34) 상부 각각에 베이스전극(35,35')이 형성된 구조를 형성한 후에, 상기 GaAs 베이스층(34)의 상부에 상기 베이스 전극들(35,35')과 상기 에미터 전극(39)을 감싸도록 제 1 포토레지스트층(50)을 형성한다.2A to 2E are process flowcharts of a heterojunction bipolar transistor according to the present invention. As shown in FIG. 2A, a GaAs sub-collector layer 31 is formed on a semi-insulating substrate 30 made of GaAs. ), An InGaP sub-collector layer 32, a GaAs collector layer 33 and a GaAs base layer 34 are sequentially stacked, and the AlGaAs emitter layer 36 is formed on the center surface of the GaAs base layer 34. The GaAs emitter layer 37, the emitter contact layer 38, and the emitter electrode 39 are sequentially formed, and the upper portions of the GaAs base layer 34 on both sides spaced apart from the AlGaAs emitter layer 36, respectively. After forming a structure in which the base electrodes 35 and 35 'are formed on the first electrode, the first electrodes are formed to surround the base electrodes 35 and 35' and the emitter electrode 39 on the GaAs base layer 34. The photoresist layer 50 is formed.

이 때, GaAs 서브 컬렉터층(31)은 5 X 1018 ㎝-3 정도의 전자 불순물 농도를 가지고, InGaP 서브 컬렉터층(32)은 상기 GaAs 서브 컬렉터층(31)과 비슷한 전자 불순물 농도를 가지고 있으며, 두께는 약 20 ㎚ 이다.At this time, the GaAs sub-collector layer 31 has an electron impurity concentration of about 5 × 10 18 cm −3 , and the InGaP sub-collector layer 32 has an electron impurity concentration similar to that of the GaAs sub-collector layer 31. , The thickness is about 20 nm.

그리고, GaAs 컬렉터층(33)은 1 X 1016 ㎝-3 정도의 전자 불순물 농도를 가지고 있다.The GaAs collector layer 33 has an electron impurity concentration of about 1 × 10 16 cm −3 .

도 2a의 공정을 수행한 후에, 상기 제 1 포토레지스트층(50)으로 마스킹하여, 상기 GaAs 베이스층(34)과 GaAs 컬렉터층(33)의 식각된 측면이 상기 제 1 포토레지스트층(50)의 측면으로부터 수평폭(W) 거리만큼 내측에 위치되도록, 상기 GaAs 베이스층(34)의 양 측면과 GaAs 컬렉터층(33)의 양 측면 일부를 건식 식각한다.(도 2b)After performing the process of FIG. 2A, the first side surface of the GaAs base layer 34 and the GaAs collector layer 33 are etched by masking with the first photoresist layer 50. Both sides of the GaAs base layer 34 and portions of both sides of the GaAs collector layer 33 are dry etched so as to be positioned inwardly by a horizontal width W distance from the side surface of the GaAs base layer 34 (FIG. 2B).

여기서, 수평폭(W)은 0.001 ~ 0.3㎛인 것이 바람직하다.Here, it is preferable that horizontal width W is 0.001-0.3 micrometers.

연이어, 상기 제 1 포토레지스트층(50)을 제거한 후, 상기 GaAs 베이스층(34)의 상부에 상기 베이스 전극들(35,35'), 상기 에미터 전극(39), 건식 식각된 GaAs 베이스층(34)의 양 측면과 GaAs 컬렉터층(35)의 양 측면을 감싸도록, 제 2 포토레지스트층(51)을 상기 GaAs 컬렉터층(33')의 식각된 면과 일치되도록 형성한다.(도 2c)Subsequently, after removing the first photoresist layer 50, the base electrodes 35 and 35 ′, the emitter electrode 39, and the dry etched GaAs base layer on the GaAs base layer 34. A second photoresist layer 51 is formed to coincide with the etched surface of the GaAs collector layer 33 'so as to surround both sides of the 34 and both sides of the GaAs collector layer 35. (FIG. 2C). )

그 다음, 상기 제 2 포토레지스트층(51)으로 마스킹하여, 상기 GaAs 베이스층(34)의 근처까지 상기 GaAs 컬렉터층(33')을 습식 식각하여 제거한다.(도 2d)Next, the GaAs collector layer 33 'is wet-etched and removed by masking with the second photoresist layer 51 to the vicinity of the GaAs base layer 34 (FIG. 2D).

이 때, 상기 GaAs 컬렉터층(33')은 상기 제 2 포토레지스트층(51)에 의해 노출부분이 다 제거되면, InGaP 서브 컬렉터층(32)은 식각방지의 역할을 수행하여 더 이상 종방향으로는 식각이 되지 않고, 횡방향으로만 식각이 진행된다. In this case, when the exposed portion of the GaAs collector layer 33 ′ is removed by the second photoresist layer 51, the InGaP sub-collector layer 32 serves as an etch stop and no longer runs in the longitudinal direction. Is not etched, and etching is performed only in the transverse direction.                     

따라서, 상기 GaAs 베이스층(34)의 근처까지 상기 GaAs 컬렉터층(33')이 식각되면, 습식 식각을 중지한다.Therefore, when the GaAs collector layer 33 'is etched to the vicinity of the GaAs base layer 34, wet etching is stopped.

그러므로, 본 발명은 횡방향 식각으로, GaAs 컬렉터층(33')의 면적이 감소되어, 외부 정전용량을 더욱 감소시킬 수 있으며, 습식 식각 시간의 조절로 GaAs 컬렉터층(33')의 횡방향 식각을 조절할 수 있어, 이종접합 바이폴라 트랜지스터의 외부 정전용량의 정도를 조절할 수 있게 된다.Therefore, in the present invention, the area of the GaAs collector layer 33 'can be reduced by the lateral etching, so that the external capacitance can be further reduced, and the lateral etching of the GaAs collector layer 33' by the wet etching time is controlled. In this case, the degree of external capacitance of the heterojunction bipolar transistor can be adjusted.

마지막으로, 전술된 제 2 포토레지스트층(51)을 제거하면, 본 발명에 따른 이종접합 바이폴라 트랜지스터의 제조가 완료된다.(도 2e)
Finally, by removing the above-described second photoresist layer 51, the fabrication of the heterojunction bipolar transistor according to the present invention is completed (FIG. 2E).

이상에서 상세히 설명한 바와 같이 본 발명은 건식 식각과 습식 식각의 공정을 수행하여, 베이스전극 및 베이스층의 손상을 제거하고, 컬렉터층을 횡방향으로 식각킬 수 있어, 외부정전용량을 감소시킬 수 있는 효과가 있다.As described in detail above, the present invention may perform a dry etching process and a wet etching process to remove damages to the base electrode and the base layer, and to etch the collector layer laterally, thereby reducing external capacitance. It works.

본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.



Although the invention has been described in detail only with respect to specific examples, it will be apparent to those skilled in the art that various modifications and variations are possible within the spirit of the invention, and such modifications and variations belong to the appended claims.



Claims (4)

기판의 상부에 서브 컬렉터층, 식각방지층, 컬렉터층과 베이스층이 순차적으로 적층되어 있고, 상기 베이스층의 상부의 중앙면에는 에미터층과 에미터 전극이 순차적으로 형성되어 있고, 상기 에미터층과 이격된 양 측면의 상기 베이스층 상부 각각에 베이스전극들로 이루어진 이종접합 바이폴라 트랜지스터의 제조방법에 있어서,The sub-collector layer, the etch stop layer, the collector layer and the base layer are sequentially stacked on the substrate, and the emitter layer and the emitter electrode are sequentially formed on the center surface of the upper portion of the base layer, and spaced apart from the emitter layer. In the method of manufacturing a heterojunction bipolar transistor consisting of base electrodes on each of the upper side of the base layer, 상기 베이스층의 상부에 상기 베이스 전극들과 상기 에미터 전극을 감싸도록 제 1 포토레지스트층을 형성하고, 상기 제 1 포토레지스트층으로 마스킹하여, 상기 베이스층과 컬렉터층의 식각된 측면이 상기 제 1 포토레지스트층의 측면으로부터 수평폭(W) 거리만큼 내측에 위치되도록, 상기 베이스층의 양 측면과 컬렉터층의 양 측면 일부를 건식 식각하는 단계와;A first photoresist layer is formed on the base layer to surround the base electrodes and the emitter electrode, and is masked with the first photoresist layer, whereby an etched side surface of the base layer and the collector layer is formed. 1 dry etching both sides of the base layer and a portion of both sides of the collector layer to be positioned inwardly by a horizontal width (W) distance from the side of the photoresist layer; 상기 제 1 포토레지스트층을 제거한 후, 상기 베이스층의 상부에 상기 베이스 전극들, 상기 에미터 전극, 건식 식각된 베이스층의 양 측면과 컬렉터층의 양 측면을 감싸도록, 제 2 포토레지스트층을 상기 컬렉터층의 식각된 면과 일치되도록 형성하는 단계와;After removing the first photoresist layer, the second photoresist layer is covered on both sides of the base electrodes, the emitter electrode, and the dry-etched base layer and both sides of the collector layer on the base layer. Forming coincident with the etched surface of the collector layer; 상기 제 2 포토레지스트층으로 마스킹하여, 상기 베이스층의 근처까지 상기 컬렉터층을 습식 식각하여 제거하고, 상기 제 2 포토레지스트층을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 이종접합 바이폴라 트랜지스터의 제조방법.Masking with the second photoresist layer, wet-etching and removing the collector layer to the vicinity of the base layer, and removing the second photoresist layer. Way. 제 1 항에 있어서, The method of claim 1, 상기 수평폭(W)은 0.001 ~ 0.3㎛ 인 것을 특징으로 하는 이종접합 바이폴라 트랜지스터의 제조방법.The horizontal width (W) is a method of manufacturing a heterojunction bipolar transistor, characterized in that 0.001 ~ 0.3㎛. GaAs로 이루어진 반절연성 기판(semi- insulating substrate)의 상부에 GaAs 서브 컬렉터층, InGaP 서브 컬렉터층, 컬렉터층과 GaAs 베이스층이 순차적으로 적층되어 있고, 상기 GaAs 베이스층의 상부의 중앙면에는 AlGaAs 에미터층, GaAs 에미터층, 에미터 접촉층과 에미터 전극이 순차적으로 형성되어 있고, 상기 AlGaAs 에미터층과 이격된 양 측면의 상기 GaAs 베이스층 상부 각각에 베이스전극들이 형성된 구조를 형성하는 제 1 단계와;A GaAs sub-collector layer, an InGaP sub-collector layer, a collector layer, and a GaAs base layer are sequentially stacked on a semi-insulating substrate made of GaAs, and an AlGaAs Emi is formed on the center surface of the GaAs base layer. A first step of forming a structure in which a top layer, a GaAs emitter layer, an emitter contact layer, and an emitter electrode are sequentially formed, and a base electrode is formed on each of the GaAs base layers on both sides spaced apart from the AlGaAs emitter layer; ; 상기 GaAs 베이스층의 상부에 상기 베이스 전극들과 상기 에미터 전극을 감싸도록 제 1 포토레지스트층을 형성하는 제 2 단계와;Forming a first photoresist layer on the GaAs base layer to surround the base electrodes and the emitter electrode; 상기 제 1 포토레지스트층으로 마스킹하여, 상기 GaAs 베이스층과 GaAs 컬렉터층의 식각된 측면이 상기 제 1 포토레지스트층의 측면으로부터 수평폭(W) 거리만큼 내측에 위치되도록, 상기 GaAs 베이스층의 양 측면과 GaAs 컬렉터층의 양 측면 일부를 건식 식각하는 제 3 단계와;Masking with the first photoresist layer, such that the etched side surfaces of the GaAs base layer and the GaAs collector layer are positioned inwardly by a horizontal width (W) distance from the side surfaces of the first photoresist layer. A third step of dry etching the sides and portions of both sides of the GaAs collector layer; 상기 제 1 포토레지스트층을 제거한 후, 상기 GaAs 베이스층의 상부에 상기 베이스 전극들, 상기 에미터 전극, 건식 식각된 GaAs 베이스층의 양 측면과 GaAs 컬렉터층의 양 측면을 감싸도록, 제 2 포토레지스트층을 상기 GaAs 컬렉터층의 식각된 면과 일치되도록 형성하는 제 4 단계와;After removing the first photoresist layer, the second photo so as to surround both sides of the base electrode, the emitter electrode, the dry-etched GaAs base layer and both sides of the GaAs collector layer on top of the GaAs base layer Forming a resist layer coincident with the etched surface of the GaAs collector layer; 상기 제 2 포토레지스트층으로 마스킹하여, 상기 GaAs 베이스층의 근처까지 상기 GaAs 컬렉터층을 습식식각하여 제거하는 제 5 단계와;A fifth step of masking with the second photoresist layer to wet etch away the GaAs collector layer to the vicinity of the GaAs base layer; 상기 제 2 포토레지스트층을 제거하는 제 6 단계를 포함하여 이루어진 것을 특징으로 하는 이종접합 바이폴라 트랜지스터의 제조방법.And a sixth step of removing the second photoresist layer. 제 3 항에 있어서, The method of claim 3, wherein 상기 제 3 단계의 수평폭(W)은 0.001 ~ 0.3㎛ 인 것을 특징으로 하는 이종접합 바이폴라 트랜지스터의 제조방법.The horizontal width (W) of the third step is a method of manufacturing a heterojunction bipolar transistor, characterized in that 0.001 ~ 0.3㎛.
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