KR100810780B1 - 트랙킹 방법, 레이크 수신기 및 확산 스펙트럼 통신 시스템 - Google Patents

트랙킹 방법, 레이크 수신기 및 확산 스펙트럼 통신 시스템 Download PDF

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엔엑스피 비 브이
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Abstract

본 발명에서 다중 경로 신호의 분해 성분이 확산 스펙트럼 레이크 수신기의 레이크 핑거에 할당된다. 분해 성분은 가변적으로 지연된다. 가변적으로 지연된 분해 성분에 대하여 조기-만기 검출이 수행되어 최적의 도달 시간에 대하여 분해 성분이 먼저 도달하였는지 또는 나중에 도달하였는지를 판정한다. 상기 조기-만기 검출이 상기 분해 성분이 먼저 도달한 것으로 판정한 경우에는 제 1 펄스를 발생시킨다. 상기 조기-만기 검출이 상기 분해 성분이 나중에 도달한 것으로 판정한 경우에는 제 2 펄스를 발생시킨다. 제 1 및 제 2 펄스가 계수된다. 제 1 펄스는 제 1 방향으로의 계수를 야기하고, 제 2 펄스는 제 2 방향으로의 계수를 야기한다. 계수로부터, 부분칩 지연 타이밍 조절 신호가 유도되고, 피드백되어 분해 성분을 가변적으로 지연하는 단계를 조절한다. 또한, 계수로부터 칩 지연 위상 조절 신호가 유도되고 피드백되어 의사 잡음 발생기의 위상을 제어한다.

Description

트랙킹 방법, 레이크 수신기 및 확산 스펙트럼 통신 시스템{TRACKING OF A MULTI-PATH RESOLVED SIGNAL IN A RAKE RECEIVER}
본 발명은 확산 스펙트럼 레이크 수신기(a spread spectrum rake receiver)의 레이크 핑거(a rake finger)에 할당된 다중 경로 신호의 분해 성분을 트랙킹(tracking)하는 방법에 관한 것으로, 특히 CDMA 핸드셋과 같은 확산 스펙트럼 통신 디바이스에 포함된 레이크 수신기에 관한 것이다.
셀룰러 통신 시스템(cellular communication system)은 잘 알려져 있다. 이러한 셀룰러 통신 시스템은 셀(cell) 또는 무선 지역(radio zone)을 포함하는데, 이들은 함께 소정의 지리적인 영역을 담당한다. 셀은 제어 및 통신 채널을 통하여 시스템 내에 포함된 이동 통신 디바이스와의 통신 링크(communication links)를 확립하고 유지하며, 확립된 통신 링크를 통해서 이동 통신 디바이스와 통신하는 기지국을 포함한다.
한 가지 유형의 셀룰러 통신 시스템은 소위 직접 시퀀스 CDMA(코드 분할 다중 액세스(Code Division Multiple Access)) 확산 스펙트럼 시스템이다. 이러한 CDMA 확산 스펙트럼 시스템에서는, 이동 통신 디바이스는 전형적으로 송신기 외에도 다중 경로로 수신된 확산 스펙트럼 신호의 성분을 분해하고, 분해된 성분을 다이버시티 조합(diversity combine)하여 수신된 신호의 신호 대 잡음 비를 향상시키는 다수의 레이크 핑거(rake finger)를 가지는 소위 레이크 수신기(rake receiver)를 구비한다. 확산 스펙트럼 신호는, 확산 시퀀스를 이용하여 데이터 신호를 주파수 대역에 확산시키는 송신기로부터 수신된다. 이러한 시퀀스의 구성 요소는 소위 칩(chip)이다. 상이한 데이터 신호를 상이한 송신기에서 확산시키기 위하여, 채널화(channelization)를 위하여 왈쉬 시퀀스(Walsh sequence)가 이용되고, 스크램블링(scrambling)을 위하여 의사 잡음 확산 시퀀스(pseudo-noise-spreading sequences)가 이용된다. 레이크 수신기는 수신된 확산 스펙트럼 신호를 동일한 의사 잡음 시퀀스로 디스크램블링(de-scrambling)하고, 그 후에 이 신호를 데이터 신호 확산에 이용된 왈쉬 시퀀스로 디스프레딩(de-spreading)함으로써 수신된 확산 스펙트럼 신호로부터 데이터 신호를 재생성하고, 동일한 데이터 신호로부터 발생된 다중 경로 수신 신호를 다이버시티 조합한다. 레이크 수신기는 처음에 데이터 신호를 수신하고자 하는 송신기에 동기화될 필요가 있다. 이러한 초기 동기화 동안에, 레이크 수신기에 포함된 탐색기(searcher)는 다중 경로 수신 신호의 성분을 분해하는데, 이러한 성분은 원하는 데이터 신호로부터 발생한다. 그 후에, 레이크 수신기는 레이크 핑거를 동일한 원하는 데이터 신호로부터 발생하는 분해된 성분에 동기화된 상태로 유지하기 위하여 트랙킹 모드 동기화를 채택한다. 트랙킹 모드 동기화 동안에, 레이크 핑거는 자신의 분해된 성분에 정렬된 상태로 유지된다.
발명의 개요
본 발명의 목적은 트랙킹 모드 동기화 동안에 레이크 핑거가 간단한 정렬 수단을 이용하여 자신의 다중 경로 신호의 분해 성분에 정렬되는 레이크 수신기를 제공하는 것이다.
본 발명의 다른 목적은 제한된 양의 메모리를 필요로 하는 정렬 수단을 가지는 레이크 수신기를 제공하는 것이다.
본 발명의 또 다른 목적은 감소된 전력 소비를 가지는 레이크 수신기를 제공하는 것이다.
본 발명에 따르면, 확산 스펙트럼 레이크 수신기의 레이크 핑거에 할당된 다중 경로 신호의 분해 성분을 트랙킹하는 방법이 제공되며, 상기 방법은,
- 상기 분해 성분을 가변적으로 지연시키는 단계와,
- 상기 분해 성분이 최적의 도달 시간에 대하여 먼저 도달하였는지 혹은 나중에 도달하였는지를 판정하기 위하여 상기 가변적으로 지연된 분해 성분에 대하여 조기-만기 검출(an early-late detection)을 수행하는 단계와, 상기 조기-만기 검출이 상기 분해 성분이 먼저 도달한 것으로 판정한 경우에는 제 1 펄스를 발생시키고, 상기 조기-만기 검출이 상기 분해 성분이 나중에 도달한 것으로 판정한 경우에는 제 2 펄스를 발생시키는 단계와,
- 상기 제 1 펄스- 상기 제 1 펄스는 제 1 방향으로의 계수를 야기함 - 및 제 2 펄스- 상기 제 2 펄스는 제 2 방향으로의 계수를 야기함 -를 계수하는 단계와,
- 상기 계수 단계로부터 부분칩 지연 타이밍 조절 신호(a fractional-chip delay timing adjustment signal)를 유도하고, 상기 분해 성분의 상기 가변 지연을 조절하기 위하여 상기 유도된 부분칩 지연 타이밍 조절 신호를 피드백하는 단계와,
- 상기 계수 단계로부터 칩 지연 위상 조절 시간을 유도하고, 의사 잡음 발생기의 위상을 제어하기 위하여 상기 유도된 칩 지연 위상 조절 신호를 피드백하는 단계를 포함한다.
본 발명은 가변 지연의 타이밍 정렬 및 의사 잡음 발생기의 위상 정렬에 대하여 다중 경로 정렬을 분배함으로써 간단한 가변 지연 장치가 가변 지연을 제공하는 데에 이용될 수 있다는 통찰에 근거한다.
실시예에서, 쉬프트 레지스터(a shift register)가 가변 지연을 수행한다. 본 발명에 기인하여, 쉬프트 레지스터는 매우 짧게 만들어질 수도 있고, 전형적으로는 단 8개의 섹션(section)만을 가진다.
바람직하게는, 가변 지연의 적어도 일부는 조절가능한 디지털 필터의 벌크 지연(a bulk delay)으로 획득된다. 여기서, 쉬프트 레지스터의 길이는 전형적으로 칩 당 2 또는 4 샘플까지 더 감소될 수 있다. 샘플의 감소와, 이로 인한 수신기에서의 클럭 레이트의 감소 및 복잡도의 감소는 감소된 전력 소비 및 감소된 칩 영역을 획득한다. 디지털 필터의 지연은 탐색표로부터 필터 계수를 선택함으로써 조절될 수 있는데, 이 탐색표의 엔트리는 사전 결정된 지연을 나타내는 필터 계수를 포함한다.
실시예에서, 계수기는 조기-만기 검출기에 의해서 발생된 펄스를 계수한다. 제 1 계수기는 부분칩 지연 타이밍 조절 신호를 획득하기 위하여 펄스를 계수하며, 칩경계에서는 캐리 신호(a carry signal)를 제 2 계수기로 제공한다. 제 2 계수기는 의사 잡음 발생기의 위상을 제어하기 위한 칩 지연 위상 조절 신호를 제공한다.
도 1 은 CDMA 확산 스펙트럼 시스템을 도식적으로 도시하는 도면,
도 2는 다중 경로 신호의 분해 성분 및 조기/만기 신호를 도시하는 도면,
도 3은 본 발명에 따른 레이크 수신기 내의 레이크 핑거를 가지는 통신 디바이스를 도시하는 도면,
도 4는 본 발명에 따른 이동 통신 디바이스의 레이크 핑거 내의 조기/만기 검출기를 도시하는 도면,
도 5는 본 발명에 따른 레이크 핑거 내의 계수기 장치를 도시하는 도면,
도 6은 본 발명에 따른 레이크 핑거 내의 조절가능한 디지털 FIR 필터를 도시하는 도면,
도 7은 FIR 필터에 대한 필터 탭 계수(filter tap coefficients)를 가지는 탐색표를 도시하는 도면,
도 8은 본 발명에 따른 레이크 핑거 내의 제어가능한 쉬프트 레지스터를 도시하는 도면.
도면에서, 동일한 참조 부호는 동일한 특징부를 나타내는 데에 이용된다.
도 1은 CDMA 확산 스펙트럼 시스템(1)을 도식적으로 도시한다. 이러한 시스템(1)은 무선 지역(2 내지 8)을 포함하며, 각각의 무선 지역은 기지국(9 내지 15)을 포함한다. 이동 통신 디바이스(16)는 무선 지역(7) 내에 포함된다. 이동 통신 디바이스(16)는 셀 폰이나 핸드셋, 또는 다른 적절한 이동 통신 디바이스일 수 있다. 주어진 예에서, 시스템(1)은 직접 시퀀스 확산 스펙트럼 시스템이며, 이동 통신 디바이스(16)는 도 3에 보다 상세히 도시된 바와 같이 레이크 수신기를 포함한다. 무신 기지국들의 그룹은 스위칭 센터들(switching centers)(도시되지 않음)에 결합되며, 스위칭 센터들은 서로 결합된다.
도 2는 다중 경로 신호의 분해 성분(20 내지 22) 및 조기/만기 신호 E 및 L을 도시한다. 이동 통신 디바이스(16)를 시스템에 대해 초기 동기화할 때에, 디바이스(16)의 전력 온(power-on) 상태에서 탐색기(상세히 도시되지 않음)는 성분(20 내지 22)을 시스템(1)으로부터 분해하여 분해된 성분(20 내지 22)을 레이크 수신기의 레이크 핑거에 할당한다. 이러한 초기 동기화는 본 기술 분야에 잘 알려져 있다. 그 후에, 레이크 핑거는 트랙킹 모드 동기화를 채택하며, 각각의 레이크 핑거는 정렬되어 그 분해된 성분에 정렬된 채 유지된다. 조기/만기 신호 E 및 L은 레이크 핑거가 다중 경로 성분을 최대 신호 에너지인 최적의 수신 시간(23)에 대하여 먼저 또는 나중에 수신하는 각각의 현재 상황을 나타낸다.
도 3은 본 발명에 따른 레이크 수신기 내의 레이크 핑거(30)를 가지는 통신 디바이스(16)를 도시한다. 레이크 수신기는 다중 경로 신호의 분해 성분을 다이버시티 조합하여 심볼 검출기에 공급되는 다이버시티 조합 신호를 형성한다. 통신 디바이스(16)는 무선 송신 및 수신 프론트엔드(front end)(31)와, 레이크 핑거(30)가 도시된 다수의 레이크 핑거를 포함한다. 무선 프론트엔드(31)는 통상적인 수신, 다운 믹싱(down-mixing), 신호 샘플링 및 송신 업무를 제공하며, 레이크 핑거로의 복소 입력 신호(32)인 샘플링된 기저 대역 신호를 제공한다. 원칙적으로, 복소 입력 신호는 낮은 중간 주파수 신호일 수도 있다. 송신 브랜치는 Tx로 표시된다. 본 발명의 목적 달성을 위해 단지 레이크 핑거(30)만이 보다 상세히 도시된다. 처리 수단은 복소 입력 신호(32)를 처리한다. 이러한 처리 수단은 하드 와이어 로직(hard-wired logic)이거나 DSP 펌웨어(Digital Signal Processor firmware) 또는 소프트웨어 프로그램일 수 있다. 도시된 실시예에서, 레이크 핑거(30)는 복소 입력 신호(32)의 최대 8개의 샘플(칩이 8개의 샘플을 포함함)에 대하여 복소 입력 신호를 지연시키는 복소 가변 지연 장치(33)를 포함한다. 복소 가변 지연(33)은 복소 입력 신호(32)의 부분칩 지연을 제공한다. 일단 올바른 부분칩 지연이 인가되면, 지연 신호는 지연된 신호를 8로 데시메이션(decimation)하는 다운 샘플링 수단에 의해서 칩 당 1 샘플로 즉시 다운 샘플링된다. 다운 샘플링된 신호(35)는 다음에 의사 잡음 발생기(37)에 의해서 발생된 복소 PN(의사 잡음) 시퀀스(36)의 공액 복소수가 승산된다. 칩경계에서, 복소 PN 시퀀스는 동위상으로 조절되어 복소 입력 신호(32)의 분해 성분(22)을 매칭시킨다. 그런 다음, 승산기(38)에 의해서 제공되는 결과적인 디스크램블링된 신호(37)는 승산기(39)에 의해서, VSF 시퀀스 발생기(41)에 의해 발생된 직교 가변 확산 인자 코드(OVSF), 가령 왈쉬 코드와 동일한 OVSF 코드와 승산된다. 또한, OVSF 코드의 위상은 도시된 지연 고정 루프(delay locked loop)에 의해서 제어되어, 부분칩 및 칩경계 제어 신호 모두를 제공한다. 다음으로, 64 칩 위에 주어진 실시예에서, 슬라이딩 적분기(a sliding integrator)(42)는 OVSF 코드(40)의 길이에 대하여 슬라이딩 적분을 제공한다. 적분 후에, 복소 가변 지연(43)은 다운 샘플링 수단(44)에 의한 64 내지 심볼 레이트까지의 데시메이션(decimation) 전에 가장 가까운 심볼의 정수에 지연 이퀄라이제이션(delay equalization)을 제공한다. 통상적으로, 또한 종국적으로, 출력을 생성하기 위하여, 디스프레드 신호(de-spread signal)(45)에 기지국, 예를 들면 기지국(14)에 의한 파일럿 채널 브로드캐스트(a pilot channel broadcast)로부터 획득된 채널 탭 추정치(a channel tap estimate)의 공액 복소수가 승산된다. 타이밍 제어 수단(46)은 지연 제어 신호를 복소 가변 지연(33 및 43)에 제공하고, 위상 제어 신호를 PN 시퀀스 발생기(37) 및 OVSF 시퀀스 발생기(41)에 제공한다. 레이크 핑거(30)는 조기 및 만기 신호 E 및 L의 전력 추정 신호를 타이밍 제어 수단(46)에 제공하는 조기/만기 검출기(47)를 더 포함한다.
도 4는 본 발명에 따른 이동 통신 디바이스(16)의 레이크 핑거(30) 내의 조기/만기 검출기(47)를 도시한다. 조기/만기 검출기(47)는 각각의 선 및 후 브랜치(60 및 61)를 가진다. 조기/만기 타이밍 검출기(47)는 타이밍 루프에 대한 피드백 신호를 유도하는 데에 이용된다. 2개의 8에 의한 데시메이션 연산(decimation-by-eight operations)은 각각의 다운 샘플러(62 및 63)에 의해서 상이한 타이밍 오프셋(offsets)에서 수행된다. 타이밍 오프셋은 칩의 부분의 샘플 격리부에서 선택된다. 선 브랜치 및 후 브랜치(60 및 61)는 양측 모두 각각의 승산기로 스크램블링 PN 시퀀스의 공액 복소수와의 승산에 의해 디스크램블링되며, 그 다음 적분 및 덤프 연산(integrate-and-dump operations)(66 및 67)을 이용하여 정해진 주기동안 각각 적분된다. 그 다음, 복소 크기는 제곱기 장치(68 및 69)에 의해서 브랜치(60 및 61) 모두에서 제곱되어 조기 신호 및 만기 신호 E 및 L의 전력 추정 신호(72 및 73)을 제공하는 추가적인 적분 및 덤프 연산(integrate-and-dump operations)(70 및 71)에 의한 후속의 비간섭성 적분(non-coherent integration)을 가능하게 한다. 타이밍 에러 신호 e는 아래의 로직을 이용하여 처리 블록(74)에서 유도된다. 신호 E의 전력 추정 신호의 3배가 신호 L의 전력 추정 신호의 2배 보다 큰 경우에는 e = -1이며, 그렇지 않고서 신호 L의 전력 추정 신호의 3배가 신호 E의 전력 추정 신호의 2배보다 큰 경우에는 e = +1이며, 그 밖의 경우에는 e = 0이다. 따라서, 2/3 ≤L의 전력 추정치에 의해서 나누어진 E의 전력 추정치 ≤3/2인 영역 내에 데드 존(a dead zone)이 존재한다. 여기서, ≤은 동일하거나 더 작음을 나타낸다. 조기 신호 및 만기 신호의 타이밍 에러 이벤트는 조기/만기 검출기(47)의 출력, 즉 에러의 방향에 따라 양의 단위 펄스 또는 음의 단위 펄스 중 하나의 값을 가진다. 레이크 핑거(30)에 필요한 다양한 타이밍 제어 신호를 유도하기 위하여, 펄스(75)는 타이밍 제어 수단(46)내에서 올바르게 구성된 업/다운 계수기에 의해 계수된다.
도 5는 본 발명에 따른 레이크 핑거(30) 내의 계수기 장치를 도시한다. 계수기 장치는 각기 제어 신호(84, 85 및 86) 제공하는 업/다운 계수기(81, 82 및 83)를 포함한다. 계수기(81)의 계수기 캐리 신호(a counter carry signal)(87)가 인버터(an inverter)(88)를 통하여 계수기(82)의 홀드 입력에 제공되며, 계수기(82)의 계수기 캐리 신호(89)가 인버터(90)를 통하여 계수기(83)의 홀드 입력에 제공된다. 양 및 음의 단위 펄스(75)가 비교기(91 및 92)에 의해서 격리되며, 각각의 계수기(81 내지 83)의 업 및 다운 계수기 입력에 제공된다. 계수기(81 내지 83)는 (시스템(1)에의 초기 동기화를 통해서 제공된 대로)초기 지연 추정치에 따라 클럭킹된다. 추기 추정치는 계수기 내에 로딩(loading)되고, 그 후에 0으로 감소한다. 계수기 값이 0보다 큰 시간 동안에, 계수기 체인(counter chain)(81 내지 83) 및 PN 시퀀스 발생기(37)로의 제어 입력은 로직 '1'에 유지되어 이들이 사전에 로딩된(preloaded) 값이 되도록한다. 이후에, 제어 입력이 조기-만기 이벤트 검출기(47)의 출력으로 스위칭된다. 사전 세팅가능한 계수기 및 사전 세팅가능한 PN 시퀀스를 이용함으로써 등가의 기능이 획득될 수 있다. 업/다운 계수기(81 내지 83)는 각기 칩 당 샘플의 수, 심볼 당 칩의 수 및 프레임 당 심볼의 수와 동일한 싸이클 계수값을 가지는 샘플, 칩 및 심볼 계수기이다. 따라서, 출력 또는 제어 신호(84, 85 및 86)는 부분칩 지연에서 복소 가변 지연(33)을 제어하는 샘플 지연 제어 신호, 슬루어블 OVSF 시퀀스 발생기(slewable OVSF sequence generator)(41)를 제어하는 칩 지연 제어 신호 및 상이한 레이크 핑거의 출력 신호의 최대 비 조합에 앞서 심볼 정렬을 위하여 레이크 핑거(30) 외부에서 이용되는 심볼 지연 제어 신호이다. PN 시퀀스 발생기(37)는 PN 소스의 복소수의 실수부 및 허수부를 형성하는 슬루어블 PN 발생기를 포함하는 공액 복소수 PN 소스이다. 공액 복소수는 허수 출력의 극성을 무효로 함으로써 획득된다. PN 발생기 블록은 발생기 위상을 1 칩만큼 빠르게 하거나 늦추기 위하여 +1 또는 -1의 제어 입력을 수용한다. 즉, PN 발생기는 샘플 클럭이 한 칩으로부터 다른 칩으로 롤 오버(roll over)하는 경우에 쉬프트되기만 한다.
일단 샘플 지연 제어 신호, 칩 지연 제어 신호 및 심볼 지연 제어 신호가 획득가능하면, 레이크 핑거(30) 내부에서 필요한 타이밍 제어 값을 유도하는 것이 가능해진다. 아래의 등식은 타이밍 제어 수단에서 실시된다.
- 복소 가변 지연(33)은 δ1 = Ns - 1 - 샘플 지연 제어 신호의 값에 세팅된다(Ns는 칩 당 샘플 수).
- 슬루어블 OVSF 발생기의 위상은 칩 지연 제어 신호의 마이너스(minus) 값에 세팅된다.
- 복소 가변 지연(43)은 Nw - 1 - 칩 지연 제어 신호의 값에 세팅된다(Nw는 왈쉬 심볼(Walsh symbol) 당 칩 수).
- 레이크 핑거(30)에 의해서 계산된 전체 지연은
dtotal = 샘플 지연 제어 신호의 값 + 칩 지연 제어 신호 값의 Ns배 + 심볼 지연 제어 신호의 값의 Nw배의 Ns배이다.
상기 기술된 실시예에서, 4 내지 8 샘플 사이의 오버샘플링 레이트가 이용된다. 다른 실시예에서, 시간 지연을 생성하기 위하여 조절가능한 FIR 필터를 이용 하여, 오버샘플링 레이트 및 이로 인한 전력 소비가 바람직하게 감소된다.
도 6은 본 발명에 따른 레이크 핑거(30)의 다른 실시예의 조절가능한 디지털 FIR 필터(100)를 도시한다. 필터(100)는 적어도 부분칩 또는 서브칩 지연(sub-chip delay)의 일부를 생성하기 위하여 이용된다. 이러한 목적에서, 필터(100)의 벌크 지연이 선택된다. 이러한 방식으로, 그 입력에서 칩 당 단지 2개 또는 4개의 샘플만을 요구하는 레이크 핑거가 구성된다. 프론트엔드(31) 내에 포함된 아날로그 변환기의 구조 및 엘리어싱(aliasing)에 대한 수신기의 공차(tolerance)에 따라, CDMA 수신기에 의해서 이용된 최대 샘플링 레이트가 이로 인하여 감소될 수 있다. 기술된 실시예에서, 조절가능한 디지털 FIR(유한 임펄스 응답(Finite Impulse Response)) 필터(100)는 필터(100)의 탭 가중치(109 내지 112)를 설정하는 사전 계산된 FIR 탭 계수(105 내지 108)의 세트를 가지는 4개의 필터단(101 내지 104)을 가진다. 가산단(113)을 이용하여, 가중 필터단의 출력이 합산되어 필터 출력 신호(114)를 생성한다.
도 7은 원하는 벌크 지연에 대하여 FIR 필터(100)용 필터탭 계수(105 내지 108)의 엔트리(entry)를 가지는 탐색표(120)를 도시한다. 각각의 세트의 FIR 필터 계수는 저역 통과 필터로 동작하면서 사전 결정된 그룹 지연을 가진다. FIR 필터 계수는 원하는 응답으로부터 인버스 고속 퓨리에 변환(an inverse Fast Fourier Transform)을 이용하여 직접 합성된다. 계산을 용이하게 하기 위하여, 주파수 응답이 나이퀴스트 주파수의 반(half the Nyquist frequency)에서 급격한 에지(a cliff-edge)를 가지는 이상적인 저역 통과 필터로 가정된다. 위상은 요구된 그룹 지연에 따라 슬로프에 대하여 선형적인 것으로 가정된다.
상기 원리를 이용하여, 아래의 표는 시간 쉬프팅(time shifting)에 적절한 필터 계수의 예이다.
Figure 112002012705742-pct00001
도 8은 복소 가변 지연(33)의 실수부의 실시예로서 본 발명에 따른 레이크 핑거(30)의 클럭킹된 제어 가능 쉬프트 레지스터(a clocked controllable shift register)(130)를 도시한다. 레지스터(130)는 8개의 쉬프트 레지스터 섹션을 가진다. 쉬프트 레지스터는 입력 신호(32)의 8개의 샘플을 최대로 포함한다. 원하는 부분칩 지연을 발생시키기 위하여, 레지스터(130)의 출력(131)이 적절한 쉬프트 레지스터 섹션에 결합된다.
앞서 기술한 바의 관점에서, 첨부된 청구항에 의해서 규정된 본 발명의 사상 및 범위 내에서 다양한 변형이 이루어 질 수 있으며, 따라서, 본 발명이 제공된 예에 한정되지 않음이 본 기술 분야의 당업자에게 자명할 것이다. "포함하는"이라는 용어는 청구항에 기술된 것과 다른 요소 또는 단계의 존재를 배제하지 않는다.

Claims (10)

  1. 확산 스펙트럼 레이크 수신기(a spread spectrum rake receiver)의 레이크 핑거(a rake finger)(30)에 할당된 다중 경로 신호(32)의 분해 성분(a resolved component)(20 내지 22)을 트랙킹(tracking)하는 방법에 있어서,
    상기 분해 성분을 가변적으로 지연하는 단계(33)와,
    상기 가변적으로 지연된 분해 성분에 대해 조기-만기 검출(an early-late detection)(47)을 수행하여 상기 분해 성분이 최적의 도달 시간(23)에 대하여 일찍 도달(E)하였는지 또는 늦게 도달(L)하였는지를 판정하고, 상기 조기-만기 검출에서 상기 분해 성분이 일찍 도달한 것으로 판정하는 경우에는 제 1 펄스(75)를 발생시키고, 상기 조기-만기 검출에서 상기 분해 성분이 늦게 도달한 것으로 판정되는 경우에는 제 2 펄스를 발생시키는 단계와,
    상기 제 1 및 제 2 펄스- 상기 제 1 펄스는 제 1 방향으로의 계수를 야기하고, 상기 제 2 펄스는 제 2 방향으로의 계수를 야기함 -(75)를 계수하는 단계(81, 82, 83)와,
    상기 계수 단계로부터 부분칩 지연 타이밍 조절 신호(a fractional-chip delay timing adjustment signal)(84)를 유도하고, 상기 유도된 부분칩 지연 타이밍 조절 신호를 피드백(feedback)하여 상기 분해 성분(20 내지 22)의 상기 가변적으로 지연하는 단계(33)를 조절하는 단계와,
    상기 계수 단계로부터 칩 지연 위상 조절 신호(a chip delay phase adjustment signal)(85)를 유도하고, 상기 유도된 칩 지연 위상 조절 신호(85)를 피드백하여 의사 잡음 발생기(a pseudo-noise generator)(37)의 위상을 제어하는 단계
    를 포함하는 트랙킹 방법.
  2. 제 1 항에 있어서,
    상기 가변적으로 지연하는 단계(33)를 상기 다중 경로 신호(32) 내의 최대 칩 당 샘플 수만큼 수행하고, 상기 계수 단계 동안에 부분칩 계수 단계(81)로부터 캐리 신호(carry signals)(87)를 계수함으로써 상기 칩 지연 위상 조절 신호(85)를 발생시키며, 상기 부분칩 계수 단계는 상기 칩 당 샘플의 수를 나타내는 계수값에서 상기 캐리 신호를 야기하는 트랙킹 방법.
  3. 제 2 항에 있어서,
    상기 부분칩 지연 타이밍 조절 신호(84)를 상기 부분칩 계수 단계(81)로부터 발생시키는 트랙킹 방법.
  4. 제 1 항에 있어서,
    상기 부분칩 지연 타이밍 조절 신호(84)를 이용하여 쉬프트 레지스터(a shift register)(130)를 제어함으로써 상기 가변적으로 지연하는 단계(33)를 수행하는 트랙킹 방법.
  5. 제 1 항에 있어서,
    상기 부분칩 지연 타이밍 조절 신호(84)를 이용하여 디지털 필터 레지스터(a digital filter register)(100)의 지연을 제어함으로써 상기 가변적으로 지연하는 단계(33)를 수행하는 트랙킹 방법.
  6. 레이크 수신기(a rake receiver)로서,
    확산 스펙트럼 레이크 수신기(a spread spectrum rake receiver)의 레이크 핑거(a rake finger)(30)를 포함하되,
    상기 레이크 핑거(30)는 상기 레이크 핑거(30)에 할당된 다중 경로 신호(32)의 분해 성분(20 내지 22)을 트랙킹하며,
    상기 분해 성분(20 내지 22)을 가변적으로 지연하는 수단(33)과,
    상기 가변적으로 지연된 분해 성분(20 내지 22)에 대해 조기-만기 검출(47)을 수행하여 상기 분해 성분이 최적의 도달 시간(23)에 대하여 일찍 도달(E)하였는지 또는 늦게 도달(L)하였는지를 판정하는 수단과, 상기 조기-만기 검출에서 상기 분해 성분이 일찍 도달한 것으로 판정되는 경우에는 제 1 펄스를 발생시키고, 상기 조기-만기 검출에서 상기 분해 성분이 늦게 도달한 것으로 판정되는 경우에는 제 2 펄스를 발생시키는 수단(74)과,
    상기 제 1 및 제 2 펄스(75)를 계수하는 수단(81,82,83)- 상기 제 1 펄스는 제 1 방향으로의 계수화를 야기하고, 상기 제 2 펄스는 제 2 방향으로의 계수화를 야기함 -과,
    상기 계수로부터 부분칩 지연 타이밍 조절 신호(84)를 유도하고, 상기 유도된 부분칩 지연 타이밍 조절 신호를 피드백하여 상기 분해 성분(20 내지 22)의 상기 가변적 지연(33)을 조절하는 수단과,
    상기 계수로부터 칩 지연 위상 조절 신호(85)를 유도하고, 상기 유도된 칩 지연 위상 조절 신호(84)를 피드백하여 의사 잡음 발생기(37)의 위상을 제어하는 수단
    을 포함하는 레이크 수신기.
  7. 레이크 수신기로서,
    확산 스펙트럼 레이크 수신기의 레이크 핑거(30)를 포함하되,
    상기 레이크 핑거(30)는 상기 레이크 핑거(30)에 할당된 다중 경로 신호(32)의 분해 성분(20 내지 22)을 트랙킹하며,
    상기 분해 성분(20 내지 22)을 지연하도록 구성된 가변 지연 장치(33)와,
    상기 가변적으로 지연된 분해 성분에 대해 조기-만기 검출을 수행하여 상기 분해 성분이 최적의 도달 시간(23)에 대하여 일찍 도달(E)하였는지 또는 늦게 도달(L)하였는지를 판정하고, 상기 조기-만기 검출에서 상기 분해 성분이 일찍 도달한 것으로 판정되는 경우에는 제 1 펄스를 발생시키고, 상기 조기-만기 검출에서 상기 분해 성분이 늦게 도달한 것으로 판정되는 경우에는 제 2 펄스를 발생시키도록 구성되는 조기-만기 검출기(47)와,
    상기 분해 성분을 디스크램블(descrambling)하는 의사 잡음 시퀀스(a pseudo-noise sequence)를 발생시키는 조절가능한 의사 잡음 발생기(37)와,
    상기 제 1 및 제 2 펄스(75)를 계수하도록 구성된 제 1 계수기(81)- 상기 제 1 계수기(81)는 상기 레이크 핑거(30)의 시간 정렬(time alignment)을 상기 분해 성분(20 내지 22)을 제공하기 위하여 상기 가변 지연 장치(33)에 부분칩 지연 타이밍 조절 신호(84)를 제공함 -와,
    상기 제 1 계수기(81)에 의해서 발생된 캐리 신호(87)를 계수하도록 구성된 제 2 계수기(82)- 상기 제 2 계수기(82)는 상기 레이크 핑거의 위상 정렬을 상기 분해 성분에 제공하기 위하여 상기 조절가능한 의사 잡음 발생기(37)에 칩 지연 위상 조절 신호(85)를 제공함 -
    를 포함하는 레이크 수신기.
  8. 제 7 항에 있어서,
    상기 가변 지연 장치(33)는 쉬프트 레지스터(a shift register)(130) 또는 필터 계수(109 내지 112)의 선택을 통해서 세팅되는 조절가능한 지연을 가지는 디지털 필터(a digital filter)(100)이고, 상기 필터 계수(109 내지 112)는 상기 레이크 수신기 내에 포함되는 탐색표(a look-up table)(120)로부터 선택되고, 상기 탐색표는 사전 결정된 지연에 상응하는 필터 계수의 엔트리(entry)를 가지는 레이크 수신기.
  9. 제 7 항에 있어서,
    상기 가변 지연 장치는 쉬프트 레지스터와 조절가능한 지연을 가지는 디지털 필터의 조합인 레이크 수신기.
  10. 다수의 셀들(cells)(2 내지 8) 및 상기 셀들을 커버(cover)하는 기지국들(base stations)(9 내지 15)과 상기 기지국들(9 내지 15) 중 하나와 통신하는 이동 통신 디바이스(a mobile communication device)(16)를 가지는 확산 스펙트럼 통신 시스템(1)으로서,
    상기 이동 통신 디바이스(16)는 레이크 핑거(30)를 가지는 레이크 수신기를 가지고,
    상기 레이크 핑거(30)는 상기 레이크 핑거(30)에 할당된 다중 경로 신호(32)의 분해 성분(20 내지 22)을 트랙킹하며,
    상기 분해 성분(20 내지 22)을 가변적으로 지연하는 수단(33)과,
    상기 분해 성분(20 내지 22)에 대해 조기-만기 검출(47)을 수행하여 상기 분해 성분이 최적의 도달 시간(23)에 대하여 일찍 도달(E)하였는지 또는 늦게 도달(L)하였는지를 판정하는 수단과, 상기 조기-만기 검출이 상기 분해 성분이 일찍 도달한 것으로 판정되는 경우에는 제 1 펄스를 발생시키고, 상기 조기-만기 검출에서 상기 분해 성분이 늦게 도달한 것으로 판정되는 경우에는 제 2 펄스를 발생시키는 수단(74)과,
    상기 제 1 및 제 2 펄스(75)를 계수하는 수단(81,82,83)- 상기 제 1 펄스는 제 1 방향으로의 계수를 야기하고, 상기 제 2 펄스는 제 2 방향으로의 계수를 야기함 -과,
    상기 계수로부터 부분칩 지연 타이밍 조절 신호(84)를 유도하고, 상기 유도된 부분칩 지연 타이밍 조절 신호를 피드백하여 상기 분해 성분(20 내지 22)의 상기 가변적 지연(33)을 조절하는 수단과,
    상기 계수 단계로부터 칩 지연 위상 조절 신호(85)를 유도하고, 상기 유도된 칩 지연 위상 조절 신호(85)를 피드백하여 의사 잡음 발생기(37)의 위상을 제어하는 수단
    을 포함하는 확산 스펙트럼 통신 시스템.
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