KR100805821B1 - 플래시 기억 소자 및 그 제조 방법 - Google Patents

플래시 기억 소자 및 그 제조 방법 Download PDF

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정재훈
육종민
이정용
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한양대학교 산학협력단
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Abstract

플래시 기억 소자 및 그 제조 방법이 개시된다. 본 발명의 실시예에 따르면, 소스 영역 및 드레인 영역을 가지는 반도체 기판; 소스 영역 및 드레인 영역 사이의 중간 영역 상에 형성되는 비정질 무기물 박막; 비정질 무기물 박막의 내부에 분포하는 Zn2SiO4 나노 입자; 소스 영역 상에 형성된 소스 전극; 드레인 영역 상에 형성된 드레인 전극; 및 비정질 무기물 박막 상에 형성된 게이트 전극을 포함하는 플래시 기억 소자가 제공된다. 본 발명에 플래시 기억 소자에 의하면, 우수한 재현성 및 신뢰성, 제조 비용의 절감 및 생산성 향상이 가능하며, 디스크형 저장 장치는 물론 휴대폰, PMP 등의 휴대용 전자기기의 대용량, 고용량의 저장 장치로서도 활용이 가능한 효과가 있다.
플래시 기억 소자, 플로팅 게이트, Zn2SiO4 나노 입자

Description

플래시 기억 소자 및 그 제조 방법{Flash memory device and fabrication method thereof}
도 1은 본 발명의 일 실시예에 따른 플래시 기억 소자의 구조를 개략적으로 나타낸 도면.
도 2a 및 도 2b는 본 발명의 플래시 기억 소자에 있어서 비정질 무기물 박막의 내부에 형성된 Zn2SiO4 나노 입자를 찍은 고해상도 투과 전자 현미경상을 나타낸 도면.
도 3은 본 발명의 플래시 기억 소자에 있어서 비정질 무기물 박막의 내부에 형성된 Zn2SiO4 나노 입자에 대한 X선 회절상을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 플래시 기억 소자의 제조 방법을 나타낸 도면.
도 5는 본 발명의 플래시 기억 소자에서 인가된 게이트 전압에 따른 플로팅 게이트의 정전용량 및 채널의 문턱 전압의 변화를 예시한 그래프.
도 6은 본 발명의 플래시 기억 소자에서의 쓰기 동작의 원리를 예시한 도면.
도 7은 본 발명의 플래시 기억 소자에서의 소거 동작의 원리를 예시한 도면.
도 8은 본 발명의 플래시 기억 소자에서의 상태 '0'의 읽기 동작의 원리를 예시한 도면.
도 9는 본 발명의 플래시 기억 소자에서의 초기 상태인 상태 '1'의 읽기 동작의 원리를 예시한 도면.
<도면의 주요부분에 대한 부호의 설명>
110 : 반도체 기판 112 : 소스 영역
114 : 드레인 영역 120 : 아연 산화물 박막
130 : 터널 절연막 140 : 비정질 무기물 박막
150 : Zn2SiO4 나노 입자 160 : 게이트 전극
170 : 소스 전극 175 : 드레인 전극
본 발명은 반도체 기억 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 기판 상에 열처리에 의한 상호 확산에 의해 형성된 비정질 무기물 박막 안의 Zn2SiO4 나노 입자를 플로팅 게이트로 사용하는 플래시 기억 소자 및 그 제조 방법에 관한 것이다.
플래시 기억 소자는 소비 전력이 작고, 전원이 꺼지더라도 저장된 정보가 사라지지 않은 채 유지되는 특성을 지닌 기억 장치이다. 따라서 디램(DRAM)과 달리 전원이 끊기더라도 저장된 정보를 그대로 보존할 수 있을 뿐만 아니라 정보의 입출력(쓰기, 지우기 및 읽기)도 자유로워 현재 디지털 텔레비전, 디지털 캠코더, 디지털 카메라, 휴대폰, MP3 플레이어 등에 널리 이용되고 있다. 플래시 기억 소자는 일반적인 모스 트랜지스터(MOS transistor) 구조에 전하를 축적할 수 있는 플로팅 게이트(floating gate)를 포함함으로써, 플로팅 게이트에 축적된 전하량에 상응하여 상태'0'또는 상태'1'등의 프로그래밍(기억)을 할 수 있게 된다.
종래 기술에 의하면, Zn2SiO4를 반도체 소자의 제조 공정에 이용함에 있어 그 분말의 형태로 열처리하여 해당 소자의 표면에 형성하거나 또는 그 용액의 형태로 성분비를 조정하여 소자의 표면에 박막의 형태로 형성하였다. 그러나 이러한 종래의 방법은 Zn2SiO4 자체의 전자적 성질(예를 들어, 전자 포획성 등)을 직접 반도체 소자에 이용하기 위한 것이 아니라, 고순도의 Zn2SiO4 분말 자체를 대량 생산하기 위한 것이거나 또는 이미 제조된 Zn2SiO4를 이용하여 다른 반도체 소자의 효율을 개선하기 위한 것이었다. 따라서, 종래 기술은 소자 자체를 소형으로 제작하여 이를 반도체 기판 상에 고집적화하여야 하는 단일 반도체 소자의 제조 공정(예를 들어, 기억 소자의 제조 공정)에 적용하는 데에는 적합하지 않은 문제점이 있었다.
따라서, 본 발명은 우수한 재현성 및 신뢰성을 가지며, 제조 비용의 절감 및 생산성 향상이 가능한 플래시 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 단순히 열처리에 의한 상호 확산에 의해 반도체 기판 상에 내부에 Zn2SiO4 나노 입자가 형성된 플로팅 게이트를 제작함으로써, 기억 소자의 제조 공정을 간소화할 수 있는 플래시 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 플로팅 게이트를 제작함에 있어서 열처리 조건을 적절히 조절함으로써 Zn2SiO4 나노 입자의 크기 및 밀도, 플로팅 게이트의 두께 등을 정밀하게 조절할 수 있는 플래시 기억 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 디스크형 저장 장치는 물론 휴대폰, PMP 등의 휴대용 전자기기의 대용량, 고용량의 저장 장치로서도 활용이 가능한 플래시 기억 소자 및 제조 방법을 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 소스 영역 및 드레인 영역을 가지는 반도체 기판; 상기 소스 영역 및 상기 드레인 영역 사이의 중간 영역 상에 형성되는 비정질 무기물 박막; 상기 비정질 무기물 박막의 내부에 분포하는 Zn2SiO4 나노 입자; 상기 소스 영역 상에 형성된 소스 전극; 상기 드레인 영역 상에 형성된 드레인 전극; 및 상기 비정질 무기물 박막 상에 형성된 게이트 전극을 포함하는 플래시 기억 소자가 제공될 수 있다.
여기서, 상기 비정질 무기물 박막은 a-Zn2XSi1-XO2 박막일 수 있다.
여기서, 상기 게이트 전극은 ZnO 전극으로 이루어질 수 있다.
또한, 본 발명의 플래시 기억 소자는 상기 반도체 기판과 상기 비정질 무기물 박막의 사이에 터널 절연막을 더 포함할 수 있다. 이때, 상기 터널 절연막은 SiO2막으로 이루어질 수 있다.
본 발명의 다른 측면에 따르면, (a) 반도체 기판 상에 아연 산화물 박막을 형성하는 단계; (b) 상기 반도체 기판 및 상기 아연 산화물 박막을 열처리하여 상기 반도체 기판과 상기 아연 산화물 박막 사이에 내부에 Zn2SiO4 나노 입자가 분포된 비정질 무기물 박막을 형성하는 단계; (c) 상기 반도체 기판의 양 측부에 소스 영역 및 드레인 영역을 형성하는 단계; 및 (d) 상기 소스 영역 및 상기 드레인 영역 상에 각각 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 플래시 기억 소자의 제조 방법이 제공될 수 있다.
여기서, 상기 단계 (a)를 통해 상기 반도체 기판 상에 형성되는 상기 아연 산화물 박막은 ZnO 박막일 수 있다.
여기서, 상기 단계 (b)에서 형성되는 상기 비정질 무기물 박막은 a-Zn2XSi1- XO2 박막일 수 있다.
여기서, 상기 단계 (a)의 상기 반도체 기판은 실리콘 기판이되, 상기 단계 (b)를 통해 상기 반도체 기판과 상기 비정질 무기물 박막의 사이에는 실리콘 산화막이 더 형성될 수 있다. 이때, 형성되는 상기 실리콘 산화막은 SiO2막일 수 있다.
여기서, 상기 단계 (b)에서, 상기 내부에 Zn2SiO4 나노 입자가 분포된 비정질 무기물 박막은 상기 열처리 공정에 의한 상기 반도체 기판 및 상기 아연 산화물 박막의 계면에서의 물질간 상호 확산에 의해 형성될 수 있다.
여기서, 상기 단계 (b)의 상기 열처리 공정은 N2 환경 하에 900℃에서 15분 동안 이루어질 수 있다.
또한, 본 발명의 플래시 기억 소자의 제조 방법은 상기 단계 (b) 이후, (e) 상기 비정질 무기물 박막 상에 위치한 상기 아연 산화물 박막을 제거하는 단계; 및 (f) 상기 아연 산화물 박막이 제거된 상기 비정질 무기물 박막 상에 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 플래시 기억 소자 및 그 제조 방법을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 그리고 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
또한, 이하에서 사용될 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
또한, 어떤 구성요소가 다른 구성요소 상에 "형성되어" 있다거나 "적층되어" 있다고 언급된 때에는, 그 다른 구성요소의 표면 상의 전면 또는 일면에 직접 부착되어 형성되어 있거나 또는 적층되어 있을 수도 있지만, 중간에 다른 구성요소가 더 존재할 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 플래시 기억 소자의 구조를 개략적으로 나타낸 도면이고, 도 2a 및 도 2b는 본 발명의 플래시 기억 소자에 있어서 비정질 무기물 박막의 내부에 형성된 Zn2SiO4 나노 입자를 찍은 고해상도 투과 전자 현미경상을 나타낸 도면이며, 도 3은 본 발명의 플래시 기억 소자에 있어서 비정질 무기물 박막의 내부에 형성된 Zn2SiO4 나노 입자에 대한 X선 회절상을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 플래시 기억 소자는 소스 영역(112) 및 드레인 영역(114)를 가지는 반도체 기판(110), 터널 절연막(130), 내부 에 Zn2SiO4 나노 입자(150)가 분포되어 있는 비정질 무기물 박막(140), 아연 산화물 박막(120), 아연 산화물 박막(120) 상에 형성된 게이트 전극(160), 소스 영역(112) 상에 형성된 소스 전극(170) 및 드레인 영역(114) 상에 형성된 드레인 전극(175)을 포함한다. 이때, 게이트 전극(160)과 반도체 기판(110) 간은 제1 구동 회로(180)에 의해 연결되고, 소스 전극(170)과 드레인 전극(175) 간은 제2 구동 회로(190)에 의해 연결될 수 있다. 여기서, 내부에 Zn2SiO4 나노 입자(150)가 분포되어 있는 비정질 무기물 박막(140)은 본 발명의 플래시 기억 소자에 있어서 플로팅 게이트(floating gate)로서의 역할을 수행한다. 또한, 게이트 전극(160), 소스 전극(170) 및 드레인 전극(175)는 플래시 기억 소자에 있어 일반적인 구성 요소인바, 이하 그 구체적인 설명은 생략하기로 한다. 다만, 도 1에서는 아연 산화물 박막(120) 상에 별도의 게이트 전극(160)을 구비한 경우(이하, 이와 동일함)를 예로 들었지만 아연 산화물 박막(120) 자체도 전극(즉, 게이트 전극)으로서 기능할 수 있으므로, 도 1에서의 게이트 전극(160)은 생략될 수도 있음은 물론이다.
반도체 기판(110)은 일반적인 반도체 소자용 기판이 이용될 수 있으며, 소스 영역(112)과 드레인 영역(114)은 반도체 기판(110)의 소정 부분을 도핑 처리함으로써 형성할 수 있다. 예를 들어, 반도체 기판(110)으로서 P형 실리콘 기판이 사용되는 경우에는 반도체 기판(110)의 양측의 각각의 일 영역을 5족 원소(예를 들어, 인(P) 등)를 이용하여 도핑 처리함으로써 N형의 소스 영역(112) 및 드레인 영역(114)을 형성할 수 있다.
비정질 무기물 박막(140)은 본 발명의 플래시 기억 소자에 쓰기 전압이 인가됨에 따라 Zn2SiO4 나노 입자(150)에 포획된 전자가 외부로 유출되지 않도록 하는 저장 공간을 제공하는 역할을 수행한다. 이때, 비정질 무기물 박막(140)은 반도체 기판(110) 중 소스 영역(112)과 드레인 영역(114)이 형성되어 있는 영역을 제외한 그 사이 영역(이하, 이를 중간 영역이라 함)의 상부에 형성될 수 있다. 이와 같이 비정질 무기물 박막(140)을 중간 영역 상에 형성시키는 이유는 기억 소자에 인가하는 인가 전압에 따라 이러한 중간 영역을 통하여 전자의 흐름에 의한 채널이 형성될 수 있기 때문이다(후술할 도 6 또는 도 8 참조). 따라서, 비정질 무기물 박막(140)이 형성될 수 있는 위치는 반도체 기판(110)에 있어서 인가 전압에 따라 채널이 형성될 수 있는 소정의 위치에 상응하여 달라질 수 있음은 물론이다. 비정질 무기물 박막(140)으로는 예를 들어 아연(Zn), 실리콘(Si), 산소(O)를 구성 원소로 하여 이루어진 무기물의 비정질 박막(a-Zn2XSi1-XO2 박막 등)이 이용될 수 있으며, 이러한 비정질 무기물 박막(140)은 열처리에 공정에 의한 물질간 상호 확산에 의해 형성될 수 있다. 예를 들어, 반도체 기판(110) 상에 아연 산화물 박막(120)(ZnO 박막 등)을 형성시킨 이후 소정의 열처리 공정을 거침으로써, 물질간 상호 확산에 의하여 반도체 기판(110)과 아연 산화물 박막(120) 간의 계면에는 그 내부에 Zn2SiO4 나노 입자(150)가 분포된 비정질의 Zn2XSi1-XO2 박막이 형성될 수 있다. 이는 후술할 도 4의 제조 공정도를 통해 보다 명확히 이해할 수 있을 것이다.
이때, 반도체 기판(110)(보다 정확하게는 반도체 기판(110)의 중간 영역)과 비정질 무기물 박막(140)의 사이에는 터널 절연막(120)이 더 개재될 수 있다. 여기서, 터널 절연막(120)은 반도체 기판(110)과 플로팅 게이트(즉, 내부에 Zn2SiO4 나노 입자(150)가 분포되어 있는 비정질 무기물 박막(140)) 간을 전기적으로 절연시키는 기능을 수행한다. 이러한 터널 절연막(120)으로는 SiO2막 등이 이용될 수 있다. 그러나 터널 절연막(120)은 본 발명의 플래시 기억 소자에 있어서 반드시 구비되어야 하는 것은 아니며, 본 발명에서 플로팅 게이트로 이용되는 비정질 무기물 박막(140) 자체가 절연성이 뛰어난 물질로 형성되는 경우에는 생략될 수도 있음은 물론이다. 다만, 이하의 모든 도면에 대한 설명에서는 도 1과 같이 본 발명의 플래시 기억 소자에 있어서 터널 절연막(120)이 별도로 구비되어 있는 것으로 가정한다.
Zn2SiO4 나노 입자(150)는 비정질 무기물 박막(140)의 내부에 분포되어 본 발명의 플래시 기억 소자에 인가되는 쓰기 전압에 따라 반도체 기판(110)의 소정 영역에 형성되는 채널을 통해 이동하는 전자들 중의 일부를 포획하는 전자 포획의 중심점으로서의 역할을 수행한다. 도 2a 및 도 2b에는 이러한 비정질 무기물 박막(140) 안에 형성(분포)된 Zn2SiO4 나노 입자(150)가 고해상도 투과 전자 현미경상에 의해 보여지고 있다(도 2a에서 점선으로된 네모 박스 및 도 2b의 확대된 도면 참조). 또한, 도 3의 X선 회절상을 통해서도 비정질 무기물 박막(140)의 내부에 형성되는 Zn2SiO4 나노 입자(150)의 존재를 확인할 수 있다. 여기서, Zn2SiO4(211), Zn2SiO4(220) 등의 표시는 Zn2SiO4 나노 입자(150)가 분포되는 결정 방향을 나타내며, 도 3의 X선 회절상에서의 수평축은 조사된 X선이 Zn2SiO4 나노 입자(150)와 부딪혀 반사할 때의 반사 각도를 나타내는 것이다. Zn2SiO4 나노 입자(150)에 의한 전자 포획에 대한 보다 상세한 설명은 이하 도 6 내지 도 9에서 후술하기로 한다.
도 4는 본 발명의 일 실시예에 따른 플래시 기억 소자의 제조 방법을 나타낸 도면이다.
도 4의 단계 (a)를 참조하면, 반도체 기판(110) 상에 아연 산화물 박막(120)을 형성한다. 예를 들어, 반도체 기판(100)으로서 실리콘(Si) 기판, 아연 산화물 박막(120)으로서 ZnO 박막이 이용되는 경우, 진공도 10-9 torr, 절대 온도 300K(즉, 상온) 환경에서 플라즈마 분자빔 에피탁시(plasma-assisted molecular beam epitaxy) 등의 증착 방법을 사용하여 동일 챔버 내에서 아연(Zn)과 산소(O)를 결합시킴으로써 실리콘 기판 상에 ZnO 박막을 성장(증착)시킬 수 있다. 성장되는 아연 산화물 박막(120)의 두께는 특별한 제한은 없으나, 추후 단계(도 4의 단계 (b))를 거쳐 형성될 비정질 무기물 박막(140)(예를 들어, a- Zn2XSi1-XO2 박막)의 두께를 확보하기 위해 대략 50 nm 이상인 것이 바람직하다.
도 4의 단계 (b)를 참조하면, 반도체 기판(110) 및 그 상부에 형성된 아연 산화물 박막(120)을 열처리하여 반도체 기판(110)과 아연 산화물 박막(120) 사이에 내부에 Zn2SiO4 나노 입자(150)가 분포된 비정질 무기물 박막(140)을 형성한다.
본 단계의 열처리 공정은 N2 환경 하에 텅스텐-할로겐 램프 등의 열원을 사용하여 900℃에서 15분 동안 이루어질 수 있으며, 이러한 열처리 공정이 진행됨에 따라 반도체 기판(110)과 아연 산화물 박막(120)의 계면에서는 물질간의 상호 확산이 일어나게 된다. 예를 들어, ZnO 박막이 성장되어 있는 실리콘(Si) 기판을 상술한 방법에 의해 열처리하게 되면, 물질(즉, 실리콘(Si), 아연(Zn) 및 산소(O))간의 상호 확산에 의해 실리콘 기판과 가까운 쪽의 계면에는 약 4 nm 에서 5 nm의 두께로 실리콘 산화막(SiO2막 등)이 성장되고, ZnO 박막과 가까운 쪽의 계면에는 내부에 지름이 5 nm 정도인 Zn2SiO4 나노 입자(150)가 분포하는 비정질의 Zn2XSi1-XO2(즉, a- Zn2XSi1-XO2) 박막이 위치에 따라 10 nm 에서 30 nm 두께로 성장될 수 있다. 이때, 실리콘 기판과 가까운 쪽의 계면에 성장되는 실리콘 산화막은 본 발명의 플래시 기억 소자에 있어서 반도체 기판(110)과 플로팅 게이트간의 전기적 절연을 위한 터널 절연막(130)으로서 기능할 수 있다. 또한, 이와 같이 실리콘 기판과 ZnO 박막의 사이에 형성되는 실리콘 산화막 및 비정질 Zn2XSi1-XO2 박막은 도 2a의 투과 전자 현미경상을 통해 명확히 확인할 수 있으며, 비정질 Zn2XSi1-XO2 박막의 내부에는 Zn2SiO4 나노 입자(150)가 결정화되어 존재(도 2a의 점선 네모 박스 참조)하고 있음을 확인할 수 있다. 도 3의 X선 회절상을 살펴보면 열처리 공정 이전에는 ZnO 박막만이 존재하였으나(도 3의 식별부호 (a) 참조), 본 단계를 통한 열처리 공정 이후에는 여러 방향으로 성장된 결정 형태의 Zn2SiO4 나노 입자(150)가 형성되고 있는 것을 확인할 수 있다(도 3의 식별부호 (b) 참조).
본 단계를 통해 성장되는 비정질 무기물 박막(140)의 두께, Zn2SiO4 나노 입자(150)의 크기, 개수 및 밀도 등은 상술한 열처리 공정의 조건(예를 들어, 온도, 시간 등), 초기에 증착되는 아연 산화물 박막(120)의 두께 등을 적절히 조절함으로써 정밀하게 제어할 수 있다. 이와 같이 본 발명에서 플로팅 게이트로서의 역할을 수행하는 비정질 무기물 박막(140)의 두께, Zn2SiO4 나노 입자(150)의 크기, 개수 및 밀도를 균일하게 조절하게 되면 Zn2SiO4 나노 입자(150)에 포획되는 전자의 수 또한 균일하게 조절할 수 있게 된다. 따라서, 본 발명에 의하면 설계자가 원하는 전기적 특성 또는 동일한 기억 특성을 갖는 플래시 기억 소자를 제작할 수 있어서 기억 소자의 재현성 및 신뢰성을 향상시킬 수 있다. 또한, 본 발명은 열처리 공정과 같은 간단한 제조 공정을 통해 플로팅 게이트를 제작함으로써, 소자의 제조 공정을 간소화할 수 있음은 물론 그 제조 비용을 절감할 수 있는 이점이 있다.
도 4의 단계 (c)를 참조하면, 반도체 기판(110) 상에 형성된 터널 절연막(130), 비정질 무기물 박막(140) 및 아연 산화물 박막(120)의 일부를 제거한다.
본 단계의 터널 절연막(130), 비정질 무기물 박막(140) 및 아연 산화물 박막(120)의 일부 제거 공정은 다음 단계(도 4의 단계 (d)의 소스 영역(112) 및 드레인 영역(114)의 형성 단계)의 전제 단계로서 진행되는 것이므로, 본 단계를 통해 일부 제거되는 부분은 반도체 기판(110) 중 소스 영역(112) 및 드레인 영역(114)이 형성될 부분에 대응되는 부분인 것이 바람직하다. 이러한 일부 제거 공정을 위하여 소정의 마스킹(masking) 과정이 선행될 수 있음은 자명하며, 일부 제거 공정에는 건식 식각법(dry etching) 등을 포함하여 특별한 제한 없이 다양한 식각 방법이 이용될 수 있음은 물론이다.
도 4의 단계 (d)를 참조하면, 반도체 기판(110)의 각각의 소정 부분에 소스 영역(112) 및 드레인 영역(114)을 형성한다.
예를 들어, 반도체 기판(110)으로서 P형 기판이 사용되는 경우에는 반도체 기판(110)의 양 측부 각각에 5족 원소(인(P) 등)를 주입하는 방법으로 도핑 처리함으로써 N형의 소스 영역(112) 및 드레인 영역(114)을 형성할 수 있다.
도 4의 단계 (e)를 참조하면, 소스 영역(112), 드레인 영역(114), 아연 산화물 박막(120) 상에 각각 소스 전극(170), 드레인 전극(175), 게이트 전극(160)을 형성한다.
이때, 소스 전극(170), 드레인 전극(175), 게이트 전극(160)으로는 전극 재료로 기능할 수 있는 물질이라면 특별한 제한 없이 이용될 수 있으며, 공정상의 편의(예를 들어, 제조 공정의 단순화, 시간 단축 등)를 고려하여 모두 동일한 전극 재료(예를 들어, 모두 알루미늄(Al)으로 형성)가 이용될 수 있음은 물론이다.
다만, 본 실시예에서는 아연 산화물 박막(120) 상에 별도의 게이트 전극을 구비시키는 경우를 가정하여 설명하고 있지만, 상술한 바와 같이 아연 산화물 박막(120)(예를 들어, ZnO 박막 등)도 그 자체로서 전극으로서 기능할 수 있다. 따라서, 아연 산화물 박막(120) 자체를 게이트 전극으로서 사용하는 경우에는 본 단계 를 통해 이루어지는 게이트 전극(160)에 대한 별도 형성 과정은 생략될 수도 있음은 물론이다. 만일 아연 산화물 박막(120)을 직접 게이트 전극으로서 사용하는 경우에는 아연 산화물 박막(120) 자체 내의 저항을 낮춰 전극으로서의 활용도를 높이기 위하여, 아연 산화물 박막(120)에도 인(P) 등을 주입할 수 있다. 이러한 인(P) 등의 주입 공정은 그 제조 공정의 편의상 본 단계의 전단계인 도 4의 단계 (d)를 통해 함께 이루어질 수도 있다. 또한 반대로 아연 산화물 박막(120) 자체를 게이트 전극으로서 사용하지 않는 경우에는 이러한 아연 산화물 박막(120)을 제거한 후에 별도의 게이트 전극(160)을 비정질 무기물 박막(140) 상에 형성시킬 수도 있음은 물론이다. 즉, 본 단계에서와 같이 아연 산화물 박막(120)을 남겨둔채로 그 위에 게이트 전극(160)을 별도로 형성시키는 것이 아니라, 예를 들어 도 4의 단계 (c)을 통한 식각 공정의 수행시 아연 산화물 박막(120)도 함께 제거한 후 게이트 전극(160)을 별도로 형성시킬 수도 있는 것이다. 이때, 아연 산화물 박막(120)의 식각 공정은 그 공정의 편의상 상술한 도 4의 단계 (c)에서 함께 진행되는 것이 바람직하지만, 도 4의 단계 (c)를 포함한 그 이후 단계의 어느 중간에 진행되도 상관없음은 자명하다. 다만, 이하의 모든 설명에서는 본 실시예에서와 같이 아연 산화물 박막(120)을 전극으로서 활용하지 않고 남겨둔채 별도의 게이트 전극(160)을 형성하는 경우를 중심으로 설명하기로 한다.
또한, 도 4의 단계 (e)를 통해 소스 전극(170), 드레인 전극(175), 게이트 전극(160)이 형성된 이후에는 도 1에 도시된 바와 같이 게이트 전극(160)과 반도체 기판(110) 간에는 제1 구동 회로(180)를, 소스 전극(170)과 드레인 전극(175) 간에 는 제2 구동 회로(190)를 연결하는 공정이 더 포함됨은 물론이나, 이는 당업자에게 자명한 사항이므로 그 상세한 설명은 생략하기로 한다.
도 5는 본 발명의 플래시 기억 소자에서 인가된 게이트 전압에 따른 플로팅 게이트의 정전용량 및 채널의 문턱 전압의 변화를 예시한 그래프이다. 여기서, 게이트 전압(VG)은 제1 구동 회로(180)에 따라 게이트 전극(160)과 반도체 기판(110) 간에 인가되는 전압을 의미하는 것으로 한다. 또한, 도 5의 그래프를 통해 표시된 각각의 게이트 전압(VG) 및 정전 용량은 각각의 값들의 대소 관계를 중심으로 도시된 것이며, 각 값간의 간격과 각 값의 크기는 반드시 비례되는 관계에 있는 것이 아님을 유의하여야 할 것이다. 또한, 이하에서는 Zn2SiO4 나노 입자(150)에 전자가 포획되어 있지 않은 초기 상태를 상태 '1'로, 전자가 포획되어 있는 상태를 상태 '0'으로 정의하지만, 이와 반대로 정의될 수도 있음은 물론이다.
본 발명의 플래시 기억 소자에 소정의 게이트 전압이 인가됨에 따라 인가된 게이트 전압과 플로팅 게이트에 축적되는 정전 용량(electric capacity) 간의 관계는 도 5의 그래프와 같은 히스테리시스 곡선(hysterisis curve, 추이(推移) 곡선 또는 이력(履歷) 곡선) 특성을 나타내고 있다. 즉, 소자에 쓰기 전압(VW)을 인가한 경우 본 발명의 플래시 기억 소자에서 플로팅 게이트에 축적되는 정전 용량은 제1 곡선(10)을 따라 증가하며, 소자에 소거 전압(VE)을 인가한 경우 플로팅 게이트의 정전 용량은 제2 곡선(11)을 따라 감소하게 된다. 또한 이때, 소자에 쓰기 전압(VW)이 인가되는 경우 플로팅 게이트의 정전 용량의 변화에 상응하여 본 발명의 플래시 기억 소자에서의 문턱 전압(VTH, Threshold Voltage)도 초기 상태에서의 문턱 전압(VTH(1))으로부터 VTH(0)로 증가하게 되며, 소자에 소거 전압(VE)이 인가되면 문턱 전압은 다시 VTH(1)으로 복귀(감소)하게 된다. 여기서, VTH(1)은 초기 상태인 상태 '1'에서의 소자의 문턱 전압을 의미하고, VTH(0)는 상태 '0'에서의 소자의 문턱 전압을 의미한다.
이러한 문턱 전압의 변화에 따라 본 발명의 플래시 기억 소자에서의 읽기 동작은 예를 들어 다음의 방법에 의해 제어될 수 있다. 이러한 본 발명의 플래시 기억 소자에서의 읽기 동작의 원리를 이하 도 8 및 도 9를 참조하여 설명하기로 한다.
도 8 및 도 9를 참조하면, 본 발명의 플래시 기억 소자에서의 각 기억 상태의 읽기 동작을 위하여 제1 구동 회로(180)에 의해 인가되는 읽기 전압(VR) 이외에 제2 구동 회로(180)에 의해 연결된 드레인 전극(175)과 소스 전극(170) 간에도 일정 크기의 전압(VDS)을 인가되고 있다. 다만, 이는 플래시 기억 소자의 읽기 동작에 있어 일반적인 구동 회로의 구성이므로 이에 대한 상세한 설명은 생략한다.
도 8과 같이 비정질 무기물 박막(140)의 내부에 분포된 Zn2SiO4 나노 입자(150)에 전자(111)가 포획되어 있지 않은 초기 상태(즉, 상태 '1')에서 읽기 전 압(VR)을 인가하게 되면, 소자에 인가된 읽기 전압(VR)이 초기 상태에서의 문턱 전압(VTH(1))보다 큰 값을 가지므로 반도체 기판(110)의 중간 영역에는 전자(111)의 이동 통로로서 채널(110b)이 형성될 수 있다. 따라서, 형성된 채널(110b)를 통한 전자(111)의 이동에 의해 소스 영역(112)과 드레인 영역(114)간에는 소스 영역(112) 쪽을 향하는 전류(즉, 드레인 전류)가 흐르게 된다. 이와 같이 본 발명은 소자에 읽기 전압(VR)을 인가함에 따라 소자에 흐르는 드레인 전류의 유무를 확인(측정)함으로써 소자의 기억 상태의 판단(읽기)을 할 수 있다. 즉, 소자에 읽기 전압(VR)을 인가하였을 때, 도 8과 같이 드레인 전류가 흐르는 경우에는 소자가 플로팅 게이트에 전하가 축적되어 있지 않은(즉, Zn2SiO4 나노 입자(150)에 전자(111)가 전혀 포획되어 있지 않은) 상태 '1'에 있는 것으로 판단하고, 도 9와 같이 채널이 형성되지 않아 드레인 전류가 흐르지 않는 경우에는 소자가 플로팅 게이트에 전하가 축적되어 있는(즉, Zn2SiO4 나노 입자(150)에 전자(111)가 포획되어 있는) 상태 '0'에 있는 것으로 판단할 수 있는 것이다. 이를 위하여 소자에 인가되는 읽기 전압(VR)은 도 5를 통해 도시되는 바와 같이 초기 상태의 문턱 전압(VTH(1))보다 크고 상태 '0'의 문턱 전압(VTH(0))보다 작은 값으로 설정될 수 있다.
도 6은 본 발명의 플래시 기억 소자에서의 쓰기 동작의 원리를 예시한 도면 이고, 도 7은 본 발명의 플래시 기억 소자에서의 소거 동작의 원리를 예시한 도면이다.
먼저, 도 6을 참조하여 본 발명의 플래시 기억 소자에서의 쓰기 동작의 원리를 설명하면 다음과 같다. 본 발명의 플래시 기억 소자에 상태 '0'을 기억(쓰기)시키기 위해 게이트 전극(160)과 반도체 기판(110) 간에 양의 값을 갖는 소정 크기의 게이트 전압(즉, 쓰기 전압(VW))을 인가한다. 이때, 쓰기 동작을 위해서는 드레인 전극(175)과 소스 전극(170)간에는 전기적으로 차단시킨다. 여기서, 게이트 전압이 양의 값을 갖는다는 것은 게이트 전극(160) 쪽에 (+)극, 반도체 기판(110) 쪽에 (-)극을 연결한 것을 의미하고, 반대로 음의 값을 갖는다는 것은 게이트 전극(160) 쪽에 (-)극, 반도체 기판(110) 쪽에 (+)극을 연결한 것을 의미하는 것으로 한다. 이와 같이 소자에 쓰기 전압(VW)이 인가되면, 반도체 기판(110)의 중간 영역에는 전자(111)의 축적으로 인한 반전층(110a)이 형성된다. 또한, 반도체 기판(110)과 게이트 전극(160) 사이에는 반도체 기판(110) 쪽을 향하는 외부 전계가 형성된다. 이때, 반전층(110a)에 축적된 전자(111)는 형성된 외부 전계와 반대 방향으로 인력을 받게 되며, 이러한 인력에 의해 전자(111)는 터널 절연막(120) 및 비정질 무기물 박막(140)을 터널링함으로써 비정질 무기물 박막(140)의 내부에 분포된 Zn2SiO4 나노 입자(150)에 의해 포획되게 된다. 이와 같이 전자(111)가 비정질 무기물 박막(140) 내에 분포된 Zn2SiO4 나노 입자(150)에 포획되도록 게이트 전압을 인가하는 것이 본 발명의 플래시 기억 소자에서의 상태 '0'의 쓰기 동작에 해당한다. 이때, Zn2SiO4 나노 입자(150)에 포획된 전자(111)에 의해 소자에는 게이트 전극(160) 쪽을 향하는 내부 전계가 형성(유도)되고, 이러한 내부 전계에 의한 영향으로 상태 '0'에서의 정전용량과 전압간의 관계는 도 5의 제1 곡선(10)과 같은 히스테리시스 특성을 나타내게 되며, 소자의 문턱 전압(Threshold Voltage)도 초기 상태의 문턱 전압인 VTH(1)에서 VTH(0)으로 상승하게 된다.
다음으로, 도 7을 참조하여 본 발명의 플래시 기억 소자에서의 소거 동작의 원리를 설명하면 다음과 같다. 본 발명의 플래시 기억 소자의 기억 상태를 제거(소거)하기 위하여 게이트 전극(160)과 반도체 기판(110) 간에 음의 값을 갖는 소정 크기의 게이트 전압(즉, 소거 전압(VE))을 인가한다. 이와 같이 소자에 소거 전압(VE)이 인가되면 반도체 기판(110)으로부터 게이트 전극(160) 방향으로의 외부 전계가 형성된다. 이때, Zn2SiO4 나노 입자(150)에 포획되었던 전자(111)는 형성된 외부 전계와 반대 방향으로 인력을 받게 되며, 이러한 인력에 의해 Zn2SiO4 나노 입자(150)에 포획되었던 전자(111)는 터널 절연막(120) 및 비정질 무기물 박막(140)을 터널링하여 반도체 기판(110) 쪽으로 전부 방출(유출)된다. 이와 같이 Zn2SiO4 나노 입자(150)에 포획되었던 전자(111)가 전부 방출되어 다시 원래의 상태(즉, 초기 상태)로 복귀되도록 게이트 전압을 인가하는 것이 본 발명의 플래시 기억 소자에서의 소거 동작에 해당한다. 따라서, 소거 전압(VE)이 인가되면 소자는 다시 초기화되어 상태 '1'으로 복귀하게 되며, 소자의 정전용량과 전압 간의 관계는 도 5의 초기 상태 곡선(11)으로 복귀하게 되므로 소자의 문턱 전압도 VTH(1)로 다시 낮아지게 된다.
상술한 바와 같이, 본 발명에 따른 플래시 기억 소자 및 그 제조 방법에 의하면, 우수한 재현성 및 신뢰성을 가지며, 제조 비용의 절감 및 생산성 향상이 가능한 효과가 있다.
또한, 본 발명은 단순히 열처리에 의한 상호 확산에 의해 반도체 기판 상에 내부에 Zn2SiO4 나노 입자가 형성된 플로팅 게이트를 제작함으로써, 기억 소자의 제조 공정을 간소화할 수 있는 효과가 있다.
또한, 본 발명은 플로팅 게이트를 제작함에 있어서 열처리 조건을 적절히 조절함으로써 Zn2SiO4 나노 입자의 크기 및 밀도, 플로팅 게이트의 두께 등을 정밀하게 조절할 수 있는 효과가 있다.
또한, 본 발명은 디스크형 저장 장치는 물론 휴대폰, PMP 등의 휴대용 전자기기의 대용량, 고용량의 저장 장치로서도 활용이 가능한 효과가 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.

Claims (13)

  1. 소스 영역 및 드레인 영역을 가지는 반도체 기판;
    상기 소스 영역 및 상기 드레인 영역 사이의 중간 영역 상에 형성되는 비정질 무기물 박막;
    상기 비정질 무기물 박막의 내부에 분포하는 Zn2SiO4 나노 입자;
    상기 소스 영역 상에 형성된 소스 전극;
    상기 드레인 영역 상에 형성된 드레인 전극; 및
    상기 비정질 무기물 박막 상에 형성된 게이트 전극을 포함하는 플래시 기억 소자.
  2. 제1항에 있어서,
    상기 비정질 무기물 박막은 a-Zn2XSi1-XO2 박막인 것을 특징으로 하는 플래시 기억 소자.
  3. 제1항에 있어서,
    상기 게이트 전극은 ZnO 전극으로 이루어지는 것을 특징으로 하는 플래시 기 억 소자.
  4. 제1항에 있어서,
    상기 반도체 기판과 상기 비정질 무기물 박막의 사이에 터널 절연막을 더 포함하는 것을 특징으로 하는 플래시 기억 소자.
  5. 제4항에 있어서,
    상기 터널 절연막은 SiO2막으로 이루어지는 것을 특징으로 하는 플래시 기억 소자.
  6. (a) 반도체 기판 상에 아연 산화물 박막을 형성하는 단계;
    (b) 상기 반도체 기판 및 상기 아연 산화물 박막을 열처리하여 상기 반도체 기판과 상기 아연 산화물 박막 사이에 내부에 Zn2SiO4 나노 입자가 분포된 비정질 무기물 박막을 형성하는 단계;
    (c) 상기 반도체 기판의 양 측부에 소스 영역 및 드레인 영역을 형성하는 단계; 및
    (d) 상기 소스 영역 및 상기 드레인 영역 상에 각각 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 플래시 기억 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 단계 (a)를 통해 상기 반도체 기판 상에 형성되는 상기 아연 산화물 박막은 ZnO 박막인 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 단계 (b)에서 형성되는 상기 비정질 무기물 박막은 a-Zn2XSi1-XO2 박막인 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
  9. 제6항에 있어서,
    상기 단계 (a)의 상기 반도체 기판은 실리콘 기판이되,
    상기 단계 (b)를 통해 상기 반도체 기판과 상기 비정질 무기물 박막의 사이에는 실리콘 산화막이 더 형성되는 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 실리콘 산화막은 SiO2막인 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
  11. 제6항에 있어서,
    상기 단계 (b)에서,
    상기 내부에 Zn2SiO4 나노 입자가 분포된 비정질 무기물 박막은 상기 열처리 공정에 의한 상기 반도체 기판 및 상기 아연 산화물 박막의 계면에서의 물질간 상호 확산에 의해 형성되는 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
  12. 제6항에 있어서,
    상기 단계 (b)의 상기 열처리 공정은 N2 환경 하에 900℃에서 15분 동안 이루어지는 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
  13. 제6항에 있어서,
    상기 단계 (b) 이후,
    (e) 상기 비정질 무기물 박막 상에 위치한 상기 아연 산화물 박막을 제거하는 단계; 및
    (f) 상기 아연 산화물 박막이 제거된 상기 비정질 무기물 박막 상에 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 기억 소자의 제조 방법.
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