KR100803502B1 - Test pattern of image sensor for measuring the sheet resistance and fabricating method of the same - Google Patents
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Abstract
본 발명은 이미지센서에 관한 것으로, 특히 에피층의 면저항을 보다 정확하게 측정할 수 있는 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1도전형의 기판; 상기 기판 상에 제공된 제1도전형의 에피층; 상기 에피층 표면으로부터 하부로 확장된 제1도전형의 제1불순물영역; 상기 에피층 표면으로부터 하부로 확장되며 상기 제1불순물영역과 이격된 제1도전형의 제2불순물영역; 및 상기 에피층 내에 제공되어 상기 에피층과 다이오드를 이루어 상기 에피층의 면저항을 측정하기 위한 신호가 상기 기판으로 흐르는 것을 차단하기 위한 제2도전형의 제3불순물영역을 구비하여, 화소어레이영역과 동일한 상기 기판 상에 집적되어 상기 제1불순물영역 및 상기 제2불순물영역에 각각 소정의 신호를 인가하여 상기 에피층의 면저항을 측정하기 위한 이미지센서의 테스트 패턴을 제공한다.The present invention relates to an image sensor, and more particularly, to provide an image sensor and a method of manufacturing the same, which can more accurately measure the sheet resistance of an epitaxial layer. An epitaxial layer of a first conductivity type provided on the substrate; A first impurity region of a first conductivity type extending downward from the epi layer surface; A second impurity region of a first conductivity type extending downward from the epi layer surface and spaced apart from the first impurity region; And a third impurity region of a second conductive type provided in the epi layer to prevent a signal for measuring the sheet resistance of the epi layer from flowing into the substrate by forming a diode with the epi layer. Integrating on the same substrate and applying a predetermined signal to the first impurity region and the second impurity region, respectively, to provide a test pattern of the image sensor for measuring the sheet resistance of the epi layer.
또한, 본 발명은 전술한 이미지센서의 테스트 패턴 제조 방법을 제공한다.
In addition, the present invention provides a test pattern manufacturing method of the image sensor described above.
테스트 패턴, 에피층, 면저항, 포토다이오드, 다이오드.Test pattern, epi layer, sheet resistance, photodiode, diode.
Description
도 1은 통상적인 CMOS 이미지센서의 단위 화소 회로도,1 is a unit pixel circuit diagram of a conventional CMOS image sensor;
도 2는 종래기술에 따른 이미지센서의 P-에피층의 면저항을 측정하기 위한 테스트 패턴을 도시한 단면도,2 is a cross-sectional view showing a test pattern for measuring the sheet resistance of the P-epi layer of the image sensor according to the prior art;
도 3은 전술한 도 2의 종래기술에서의 테스트 패턴 동작시의 등가회로도,3 is an equivalent circuit diagram at the time of test pattern operation in the prior art of FIG.
도 4a 내지 도 4c는 본 발명의 일실시예에 따른 에피층의 면저항을 측정하기 위한 테스트 패턴을 도시한 단면도, 4A to 4C are cross-sectional views illustrating test patterns for measuring sheet resistance of an epi layer according to an embodiment of the present invention;
도 5는 본 발명의 일실시예에 따른 테스트 패턴을 도시한 단면도, 5 is a cross-sectional view showing a test pattern according to an embodiment of the present invention;
도 6은 도 5의 등가회로도.
6 is an equivalent circuit diagram of FIG. 5.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
P++ : P형 기판 P-Epi : P형 에피층P ++: P type substrate P-Epi: P type epi layer
n+ : 다이오드 형성용 N형 불순물영역 N-Well : N웰n +: N-type impurity region for diode formation N-Well: N well
Fox : 필드절연막 P+, P+': 소스/드레인 접합 Fox: Field Insulation P +, P + ': Source / Drain Junction
M1, M1' : 금속배선
M1, M1 ': metal wiring
본 발명은 이미지센서에 관한 것으로 특히, 에피층의 면저항(Sheet Resistance; 이하 Rs라 함)를 측정하기 위한 이미지센서의 테스트 패턴 및 그 제조 방법에 관한 것이다.The present invention relates to an image sensor, and more particularly, to a test pattern of an image sensor for measuring sheet resistance (hereinafter referred to as Rs) of an epi layer and a manufacturing method thereof.
일반적으로, 이미지센서라 함은 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중 전하결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, CMOS(Complementary MOS; 이하 CMOS) 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수만큼 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal. In a double charge coupled device (CCD), individual metal-oxide-silicon (MOS) capacitors are very different from each other. A device in which charge carriers are stored and transported in a capacitor while being located in close proximity, and CMOS (Complementary MOS) image sensor is a CMOS technology that uses a control circuit and a signal processing circuit as peripheral circuits. Is a device that employs a switching method that creates MOS transistors by the number of pixels and sequentially detects the output using them.
이러한 다양한 이미지센서를 제조함에 있어서, 이미지센서의 감광도(Photo sensitivity)를 증가시키기 위한 노력들이 진행되고 있는 바, 그 중 하나가 집광기술이다. 예컨대, CMOS 이미지센서는 빛을 감지하는 포토다이오드와 감지된 빛을 전기적 신호로 처리하여 데이터화하는 CMOS 로직회로부분으로 구성되어 있는 바, 광감도를 높이기 위해서는 전체 이미지센서 면적에서 포토다이오드의 면적이 차지하는 비율(이를 통상 Fill Factor"라 한다)을 크게 하려는 노력이 진행되고 있다.In the manufacture of such various image sensors, efforts are being made to increase the photo sensitivity of the image sensor, one of which is a condensing technology. For example, a CMOS image sensor is composed of a photodiode for detecting light and a portion of a CMOS logic circuit for processing the detected light into an electrical signal to make data. To increase light sensitivity, the ratio of the photodiode to the total image sensor area is increased. Efforts have been made to increase (usually referred to as Fill Factor).
도 1은 통상적인 CMOS 이미지센서의 단위 화소(Unit Pixel) 회로도로서, 광감도(Sensitivity)를 높이고, 단위 화소간의 크로스 토크 효과를 줄이기 위하여 서브미크론 CMOS Epi 공정을 적용하였다.FIG. 1 is a unit pixel circuit diagram of a conventional CMOS image sensor, and a submicron CMOS Epi process is applied to increase sensitivity and reduce cross talk between unit pixels.
이러한 단위 화소로부터 출력을 얻어내는 동작원리를 살펴보면 다음과 같다.The operation principle of obtaining an output from such a unit pixel is as follows.
가. Tx, Rx, Sx를 오프 시킨다. 이때 저전압 베리드 포토 다이오드는 완전한 공핍(Fully depletion) 상태이다. end. Turn off Tx, Rx, Sx. The low voltage buried photodiode is then fully depletion.
나. 광전하(Photogenerated Charge)를 저전압 Buried 포토 다이오드에 모은다.I. Photogenerated charge is collected in a low voltage buried photo diode.
다. 적정 인터그레이션(Integration) 시간후에 Rx를 온시켜 플로팅 센싱 노드(Floating Sensing Node)를 1차 리셋(Reset) 시킨다.All. After a proper integration time, the Rx is turned on to reset the floating sensing node first.
라. Sx를 온시켜 단위 화소를 온시킨다.la. The unit pixel is turned on by turning on Sx.
마. 소스 팔로워 버퍼(Source Follower Buffer)의 출력전압(V1)을 측정한다. 이 값은 단지 플로팅 센싱 노드(Floating Sensing Node)의 직류 전위 변화(CD level shift)를 의미한다.hemp. Measure the output voltage (V1) of the source follower buffer. This value simply means the CD level shift of the Floating Sensing Node.
바. Tx를 온 시킨다.bar. Turn on Tx.
사. 모든 광전하(Photogenerated Charge)는 플로팅 센싱 노드(Floating Sensing Node)로 운송된다.four. All photogenerated charges are transported to Floating Sensing Nodes.
아. Tx를 오프 시킨다. Ah. Turn off Tx.
자. 소스 팔로워 버퍼(Source Follower Buffer)의 출력전압(V2)을 측정한다.character. Measure the output voltage (V2) of the source follower buffer.
차. 출력신호(V1-V2)는 V1과 V2 사이의 차이에서 얻어진 광전하 운송의 결과이며, 이느 노이즈(Noise)가 배제된 순수 시그날 값이 된다. 이러한 방법을 CDS(Corelated Double Sampling)라고 한다.car. The output signals V1-V2 are the result of the photocharge transport resulting from the difference between V1 and V2 and are pure signal values without noise. This method is called CDS (Corelated Double Sampling).
카. '가' ∼ '차' 과정을 반복한다. 단, 저전압 베리드 포토 다이오드는 '사' 과정에서 완전한 공핍상태(Fully Depletion)로 되어 있다.Ka. Repeat the process of 'a' to 'tea'. However, the low voltage buried photodiode is fully depleted during the 'dead' process.
한편, 고성능(High quality) 즉, 암전류 및 저조도 특성이 향상된 이미지센서의 제조를 위해 P(N)형의 에피층이 도입되었는 바, 이는 통상적으로 6㎛ ∼ 7㎛의 깊이로 고농도의 P(N)형의 기판에 형성하는 바, 이하 P형을 예로 하여 설명한다. 즉, P-에피층의 상태에 따라 그만큼의 이미지센서의 광특성이 민감하게 변화된다는 의미이다. 따라서, P-에피층의 면저항 등의 전기적 특성을 측정하기 위한 테스트 패턴이 화소어레이와 동일 기판 상에 집적되어 사용된다.Meanwhile, an epitaxial layer of P (N) type was introduced in order to manufacture an image sensor having high quality, that is, dark current and low light characteristics, which is typically a high concentration of P (N) with a depth of 6 μm to 7 μm. Formed on a) -type substrate, the P-type will be described below as an example. In other words, the optical characteristics of the image sensor are sensitively changed according to the state of the P-epi layer. Therefore, a test pattern for measuring electrical characteristics such as sheet resistance of the P-epi layer is integrated and used on the same substrate as the pixel array.
도 2는 종래기술에 따른 이미지센서의 P-에피층(P-Epi)의 면저항(Rs)을 측정하기 위한 테스트 패턴을 도시한 단면도이다.2 is a cross-sectional view illustrating a test pattern for measuring sheet resistance (Rs) of the P-epi layer (P-Epi) of the image sensor according to the prior art.
도 2를 참조하면, 고농도의 P형 기판(P++)과, P형 기판(P++) 상의 P형 에피층(P-Epi)과, 에피층 표면으로부터 하부로 확장된 고농도의 P형 불순물영역(P+) 즉, 소스/드레인 접합과, 소스/드레인 접합(P+)에 연결되어 외부에서 제공되는 면저항 측정용 신호를 일단의 소스/드레인 접합(P+)과 에피층(P-Epi)을 통해 타단의 소스/드레인 접합(P+)으로 전송하기 위한 금속배선(M1)과, 소스/드레인 접합(P+) 사이를 격리시키는 필드절연막(Fox)과, 에피층(P-Epi)과 기판(P++)에 걸치며 테스 트 패턴의 테스트 동작시 인접하는 타영역과 테스트 패턴 영역을 격리시키는 배리어용 N웰(N-Well)을 구비하여 구성되며, 전술한 바와 같이 금속배선(M1)을 통해 전송되는 전류 또는 전압을 통해 에피층(P-Epi)의 면저항을 측정한다.Referring to FIG. 2, a high concentration P-type substrate (P ++), a P-type epi layer (P-Epi) on the P-type substrate (P ++), and a high concentration P-type impurity region (P +) extended downward from the epi layer surface. In other words, the source / drain junction and the signal for measuring the sheet resistance provided from the outside connected to the source / drain junction (P +) through the one end of the source / drain junction (P +) and the epi layer (P-Epi) Tested over the metal wiring M1 for transferring to the / drain junction (P +), the field insulating film (Fox) separating the source / drain junction (P +), the epi layer (P-Epi) and the substrate (P ++) And a barrier N well (N-Well) that isolates another adjacent area from the test pattern area during the test operation of the pattern, and through the current or voltage transmitted through the metal wiring M1 as described above. The sheet resistance of the epi layer (P-Epi) is measured.
도 3은 전술한 도 2의 종래기술에서의 테스트 패턴 동작시의 등가회로도로서, 이를 참조하여 종래기술에 따른 문제점을 살펴보는 바, 여기서 R1은 에피층(P-Epi)의 저항을 나타내며, R2는 기판(P++)의 저항을 나타낸다.3 is an equivalent circuit diagram of the test pattern operation in the prior art of FIG. 2 described above, and looks at the problems according to the prior art with reference to this, where R1 represents the resistance of the epi layer (P-Epi), R2 Represents the resistance of the substrate P ++.
에피층(P-Epi)은 기판(P++)에 비해 P형 불순물의 농도가 낮아 18Ω㎝ ∼ 23Ω㎝으로 비교적 저항이 크며, 도 2의 등가회로도에서 한쪽 단자(Pad1)에 전류 또는 전압을 인가해 주었을 때, R1 ≫ R2인 경우를 제외하면 R2에 의한 전압 손실이 발생하므로 실제 에피층(P-Epi) 층의 면저항이 왜곡 및 변경된다(실제로는 R1 ＞R2). 즉, 에피층(P-Epi)의 저항 R1에 흐르는 전류(ie)에 기판(P++)으로 흐르는 기생전류(is)가 분리되므로 종래의 테스트 패턴으로는 정확한 에피층(P-Epi)의 면저항을 측정하는 것이 불가능하다.
The epi layer (P-Epi) has a relatively high resistance of 18 kcm to 23 kcm with a lower concentration of P-type impurities than the substrate (P ++). In the equivalent circuit diagram of FIG. 2, a current or voltage is applied to one terminal Pad1. In addition, except in the case of R1 >> R2, voltage loss by R2 occurs, so that the sheet resistance of the actual epitaxial layer (P-Epi) is distorted and changed (actually R1> R2). That is, since the parasitic current (is) flowing through the substrate (P ++) is separated from the current (ie) flowing through the resistance R1 of the epi layer (P-Epi), the sheet resistance of the exact epi layer (P-Epi) is corrected using a conventional test pattern. It is impossible to measure.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 에피층의 면저항을 보다 정확하게 측정할 수 있는 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
The present invention proposed to solve the above problems of the prior art, an object thereof is to provide an image sensor and a method of manufacturing the same that can more accurately measure the sheet resistance of the epi layer.
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 기판; 상기 기판 상에 제공된 제1도전형의 에피층; 상기 에피층 표면으로부터 하부로 확장된 제1도전형의 제1불순물영역; 상기 에피층 표면으로부터 하부로 확장되며 상기 제1불순물영역과 이격된 제1도전형의 제2불순물영역; 및 상기 에피층 내에 제공되어 상기 에피층과 다이오드를 이루어 상기 에피층의 면저항을 측정하기 위한 신호가 상기 기판으로 흐르는 것을 차단하기 위한 제2도전형의 제3불순물영역을 구비하여, 화소어레이영역과 동일한 상기 기판 상에 집적되어 상기 제1불순물영역 및 상기 제2불순물영역에 각각 소정의 신호를 인가하여 상기 에피층의 면저항을 측정하기 위한 이미지센서의 테스트 패턴을 제공한다.
In order to achieve the above object, the present invention, the first conductive substrate; An epitaxial layer of a first conductivity type provided on the substrate; A first impurity region of a first conductivity type extending downward from the epi layer surface; A second impurity region of a first conductivity type extending downward from the epi layer surface and spaced apart from the first impurity region; And a third impurity region of a second conductive type provided in the epi layer to prevent a signal for measuring the sheet resistance of the epi layer from flowing into the substrate by forming a diode with the epi layer. Integrating on the same substrate and applying a predetermined signal to the first impurity region and the second impurity region, respectively, to provide a test pattern of the image sensor for measuring the sheet resistance of the epi layer.
또한 상기 목적을 달성하기 위한 본 발명은, 제1도전형의 기판과 상기 기판 상에 적층된 제1도전형의 에피층에서의 면저항을 측정하기 위한 테스트 패턴을 포함하는 이미지센서의 제조 방법에 있어서, 상기 에피층과 다이오드를 이루어 상기 에피층의 면저항을 측정하기 위한 신호가 상기 기판으로 흐르는 것을 차단하기 위해 상기 에피층 내에 제2도전형의 제1불순물영역 형성하는 단계; 상기 에피층 표면으로부터 하부로 확장된 제1도전형의 제2불순물영역을 형성하는 단계; 및 상기 에피층 표면으로부터 하부로 확장되며 상기 제1불순물영역과 이격된 제1도전형의 제3불순물영역을 형성하는 단계를 포함하여, 화소어레이영역과 동일한 상기 기판 상에 집적되어 상기 제1불순물영역 및 상기 제2불순물영역에 각각 소정의 신호를 인가하여 상기 에피층의 면저항을 측정하기 위한 이미지센서의 테스트 패턴 제조 방법을 제공한다.
In addition, the present invention for achieving the above object, in the method of manufacturing an image sensor comprising a test pattern for measuring the sheet resistance of the first conductive type substrate and the first conductive type epi layer laminated on the substrate. Forming a first impurity region of a second conductivity type in the epi layer to block a signal for measuring sheet resistance of the epi layer from flowing to the substrate by forming a diode with the epi layer; Forming a second impurity region of a first conductivity type extending downward from the epi layer surface; And forming a first impurity third impurity region extending downward from the epi layer surface and spaced apart from the first impurity region, the first impurity being integrated on the same substrate as the pixel array region. A method of manufacturing a test pattern of an image sensor for measuring a sheet resistance of the epi layer by applying a predetermined signal to a region and the second impurity region, respectively.
본 발명은 테스트 패턴의 에피층 내에 에피층과 반대되는 극성의 예컨대, P형 에피층의 경우 고농도 N형의 불순물영역을 P형 에피층 하부의 기판과 인접하는 영역에 형성하여 에피층과의 다이오드를 형성함으로써, 에피층의 면저항 측정시 기판으로의 전류의 흐름을 차단하여 에피층의 면저항을 보다 정확하게 측정할 수 있도록 하는 것을 기술적 특징으로 한다.
The present invention provides a diode with an epi layer by forming a high concentration N-type impurity region in the epi layer of the test pattern opposite to the epi layer, for example, in the region adjacent to the substrate under the P-type epi layer. By forming a, it is a technical feature to cut the flow of current to the substrate when measuring the sheet resistance of the epi layer so that the sheet resistance of the epi layer can be measured more accurately.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하는 바, 도 4a 내지 도 4c는 본 발명의 일실시예에 따른 에피층의 면저항을 측정하기 위한 테스트 패턴을 도시한 단면도이며, 도 5는 본 발명의 일실시예에 따른 테스트 패턴을 도시한 단면도이며, 도 6은 도 5의 등가회로도이다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. 4A to 4C are cross-sectional views illustrating a test pattern for measuring sheet resistance of an epitaxial layer according to an embodiment of the present invention, and FIG. 5 is a cross-sectional view illustrating a test pattern according to an embodiment of the present invention. 6 is an equivalent circuit diagram of FIG. 5.
도 5를 참조하면, 본 발명의 테스트 패턴은 고농도의 P형 기판(P++)과, 기판(P+) 상에 제공된 P형의 에피층(P-Epi)과, 에피층(P-Epi) 표면으로부터 하부로 확장된 P형의 불순물영역(P+)과, 에피층(P-Epi) 표면으로부터 하부로 확장되며 불순물영역(P+)과 이격된 P형의 불순물영역(P+')과, 에피층(P-Epi) 내에 제공되어 에피층(P-Epi)과 다이오드(X)를 이루어 에피층(P-Epi)의 면저항을 측정하기 위한 신호가 기판(P++)으로 흐르는 것을 차단하기 N형의 불순물영역(n+)을 구비하여, 화소 어레이영역과 동일한 기판(P++) 상에 집적되어 불순물영역(P+) 및 불순물영역(P+')에 각각 전압 또는 전류의 신호를 인가하여 에피층(P-Epi)의 면저항을 측정한다.Referring to FIG. 5, the test pattern of the present invention includes a P-type substrate (P ++) having a high concentration, a P-type epi layer (P-Epi) provided on the substrate (P +), and an epitaxial layer (P-Epi) surface. P-type impurity region P + extended downward, P-type impurity region P + 'extended downward from the surface of epi layer P-Epi and spaced apart from impurity region P +, and epi layer P An N-type impurity region provided in the epi layer to block the flow of a signal for measuring the sheet resistance of the epi layer P-Epi to the substrate P ++ by forming an epitaxial layer P-Epi and a diode X. n +), integrated on the same substrate P ++ as the pixel array region, and applying a voltage or current signal to the impurity region P + and the impurity region P + ', respectively, thereby providing sheet resistance of the epi layer P-Epi. Measure
여기서, 미설명된 'Fox'는 필드절연막을 도시하며, 'N-Well'은 전술한 바와 테스트 패턴에서 테스트 동작시 타영역과의 격리를 위한 배리어용 N웰이며, 금속배선인 M1과 M1'은 불순물영역인 P+와 P+'에 연결되어 외부의 패드 등에 연결되어 신호를 인가하도록 하는 역할을 한다.Here, unexplained 'Fox' shows a field insulating film, 'N-Well' is a barrier N well for isolation from other areas during the test operation in the above-described bar and test pattern, the metal wiring M1 and M1 ' Is connected to the impurity regions P + and P + 'and is connected to an external pad or the like to apply a signal.
이하, 도 5와 도 6을 참조하여 본 발명에 따른 테스트 패턴의 동작을 상세히 설명한다.Hereinafter, the operation of the test pattern according to the present invention will be described in detail with reference to FIGS. 5 and 6.
전술한 바와 같이, 실제 기판(P++)의 저항(R2)은 에피층(P-Epi)의 저항(R1)에 비해 무시할 수 있을 정도로 작지는 않기 때문에 R2로 흐르는 전류(i2)를 차단해야 만이 정확한 R1의 값을 측정할 수 있다. 따라서, 본 발명의 n+영역에 의해 에피층(P-Epi)과 PN 다이오드를 구성하여 외부 단자(Pad1 또는 Pad2)에서 인가되는 전류(itot)가 R2로 흐르는 기생전류(i2) 성분의 차단할 수 있다.As described above, since the resistance R2 of the actual substrate P ++ is not negligibly small compared to the resistance R1 of the epi layer P-Epi, it is necessary to cut off the current i2 flowing to R2 only to correct it. The value of R1 can be measured. Therefore, the n + region of the present invention forms an epitaxial layer (P-Epi) and a PN diode to block the parasitic current (i2) component in which current applied from the external terminal Pad1 or Pad2 flows to R2. .
일반적으로, 면저항 측정용 테스트 패턴에는 전압 또는 전류를 인가하는 단자(Pad1 또는 Pad2)와 접지전원에 연결되는 단자(Pad2 또는 Pad1)가 각각 1개씩 존재하며, 이 두 단자는 서로 바꾸어 사용할 수 있으므로 본 발명에서의 테스트 패턴을 잉요한 면저항 측정시 종래의 테스트 패턴에서 사용하는 단자(Pad1, Pad2)를 그대로 사용할 수 있다. In general, the test pattern for measuring sheet resistance has one terminal (Pad1 or Pad2) for applying voltage or current and one terminal (Pad2 or Pad1) for connecting to a ground power source, and these two terminals can be used interchangeably. When measuring sheet resistance using the test pattern in the invention, the terminals Pad1 and Pad2 used in the conventional test pattern can be used as they are.
한편, 본 발명의 테스트 패턴을 이용한 면저항 측정시에는 도 6에 도시된 바와 같이 다이오드(X)가 전류를 차단하기 위해서는 역방향의 바이어스가 요구되는 바, 음의 전압(또는 전류)가 인가되어야 한다.Meanwhile, in the sheet resistance measurement using the test pattern of the present invention, as shown in FIG. 6, in order for the diode X to cut off current, a reverse bias is required, and a negative voltage (or current) must be applied.
그리고, 일반적으로 P형 저항체의 저항 또는 면저항 측정을 위해서는 반대극성의 소수 캐리어인(Minority carrier)인 전자를 인가하여야 하는데 이점 역시 공통되므로 종래의 방법대로 측정이 가능하다.In general, in order to measure resistance or sheet resistance of a P-type resistor, electrons that are minority carriers of opposite polarity must be applied.
한편, 전술한 일예에서는 P형의 기판을 기준으로 하였으나, 반대로 N형의 기팡을 사용할 경우에는 모든 영역의 극성을 반대로 하여 사용할 수 있으며, 이 때에는 양의 전압을 인가하게 된다.Meanwhile, in the above-described example, the P-type substrate is used as a reference. However, when the N-type mold is used, the polarities of all the regions can be reversed, and a positive voltage is applied.
전술한 바와 같은 이미지센서의 제조 공정을 도 4a 내지 도 4c를 참조하여 상세히 살펴 본다.A manufacturing process of the image sensor as described above will be described in detail with reference to FIGS. 4A to 4C.
먼저, 도 4a에 도시된 바와 같이, 고농도의 P형 기판(P++)과 P형 에피층(P-Epi)이 적층된 기판을 준비한 다음, 기판의 표면(플랫존)에 레이져를 이용하여 코드를 기록하는 레이져 마킹을 실시하고, 테스트 패턴 영역과 타영역을 격리시키기 위하여 N웰 형성용 마스크(PR1)를 형성한 다음, N형 불순물을 이온주입을 실시하여 에피층(P-Epi)과 기판(P++)에 걸치는 배리어용 N웰(N-Well)을 형성한다.First, as shown in FIG. 4A, a substrate having a high concentration of a P-type substrate (P ++) and a P-type epi layer (P-Epi) is prepared, and then a code is applied to the surface (flat zone) of the substrate using a laser. The laser marking for recording is performed, and the N well forming mask PR1 is formed to isolate the test pattern region from the other region, and ion implantation of N-type impurities is performed to form an epitaxial layer (P-Epi) and a substrate ( A barrier N well (N-Well) covering P ++) is formed.
다음으로, 도 4b에 도시된 바와 같이 N웰(N-Well) 형성용 마스크(PR1)를 제거한 다음, N형의 불순물영역(n+. 이하 n+영역이라 함) 형성용 마스크(PR2)를 형성한 다음, 에피층(P-Epi)과 다이오드를 이루어 에피층(P-Epi)의 면저항을 측정하기 위한 신호가 기판(P++)으로 흐르는 것을 차단하기 위해 에피층(P-Epi) 내에 n+영역을 형성하는 바, 5㎛ ∼ 6㎛의 깊이가 되도록 한다. 이는 통상 에피층(P-Epi)의 깊이가 6㎛ ∼ 7㎛ 정도이므로 n+영역이 후속 열공정에 의해 확산되는 것을 고려하여 기판(P++)과 1㎛ 정도의 거리를 갖도록 200KeV ∼ 700KeV의 에너지를 이용하는 것이 바람직하다. Next, as shown in FIG. 4B, the mask PR1 for forming an N-well is removed, and then a mask PR2 for forming an N-type impurity region (hereinafter referred to as n + region) is formed. Next, an n + region is formed in the epi layer (P-Epi) to form a diode with the epi layer (P-Epi) to block a signal for measuring the sheet resistance of the epi layer (P-Epi) from flowing to the substrate P ++. The depth is set to 5 µm to 6 µm. This is because the depth of the epi layer (P-Epi) is about 6 μm to 7 μm, and energy of 200 KeV to 700 KeV is maintained to have a distance of about 1 μm from the substrate P ++ in consideration of the diffusion of the n + region by the subsequent thermal process. It is preferable to use.
한편, N형 불순물 소스로는 As의 경우 Rp(Projected range)를 증가시키기가 곤란하므로 P31 소스를 이용하는 것이 바람직하며, 이 때 n+영역 형성용 마스크(PR2) 형성시 테스트 패턴 영역만 열리도록 한다.On the other hand, as the N-type impurity source, it is difficult to increase Rp (Projected range) in the case of As, so it is preferable to use a P31 source.
따라서, 도 4c에 도시된 바와 같이 에피층(P-Epi)과 n+영역에 의해 PN 다이오드(X)가 형성된다. 한편, 후속 공정으로 P웰(도시하지 않음)을 형성한 다음, 필드절연막(Fox)을 형성하는 바, LOCOS(LOCal Oxidation of Silicon)형 또는 STI(Shallow Trench Isolation)형 등으로 형성한다.Therefore, as illustrated in FIG. 4C, the PN diode X is formed by the epitaxial layer P-Epi and the n + region. Meanwhile, a P well (not shown) is formed in a subsequent process, and then a field insulating film Fox is formed to form a LOCOS (LOCal Oxidation of Silicon) type or a shallow trench isolation (STI) type.
계속해서, 소스/드레인 접합을 포함하는 P+영역과 P+영역과 이격된 P+'영역을 형성한 다음, 외부의 패드와의 전기적 연결을 위한 금속배선(M1, M1')을 형성함으로써, 테스트 패턴 형성이 완료되며, 전술한 테스트 패턴 형성 공정은 화소어레이영역과 동일 기판 상에서 집적된다.
Subsequently, by forming a P + region including a source / drain junction and a P + 'region spaced apart from the P + region, and then forming metal wirings M1 and M1' for electrical connection with an external pad, forming a test pattern. This is completed, and the above-described test pattern forming process is integrated on the same substrate as the pixel array region.
전술한 본 발명은 보다 정확한 에피층의 면저항 등의 파라메타를 추출 및 모니터링할 수 있으며, 에피웨이퍼를 제공하는 공급자(Vendor) 측에서 제시한 스펙(Spec)과의 합일 정도를 파악할 수 있으며, 농도가 다른 두 층간의 접합 구조에서의 면저항 측정시 유용하게 사용할 수 있음을 실시예를 통해 알아 보았다.The above-described present invention can extract and monitor parameters such as sheet resistance of the epi layer more accurately, and can grasp the degree of sum with the specification suggested by the supplier who provides the epi wafer. It was found through the examples that it can be usefully used for measuring sheet resistance in the junction structure between the other two layers.
한편, 전술한 본 발명은 0.18㎛, 0.25㎛, 0.35㎛, 0.5㎛ 등의 기술에 관계없이 범용 테스트 패턴으로 활용할 수 있으며, 이미지센서 이외의 에피웨이퍼로 생산 하는 모든 소자의 경우에도 에피층의 물성 체크를 위해 광범위하게 활용 가능하다.
Meanwhile, the present invention described above can be utilized as a general test pattern regardless of technologies such as 0.18 μm, 0.25 μm, 0.35 μm, 0.5 μm, and the physical properties of the epi layer even in the case of all devices produced by epi wafers other than image sensors. It is widely available for checking.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은, 이미지센서의 에피층에서의 면저항을 보다 정확하게 측정할 수 있도록 함으로써, 궁극적으로 이미지센서의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.The present invention described above, by allowing the sheet resistance in the epi layer of the image sensor to be measured more accurately, it can be expected that the excellent effect that can ultimately improve the yield of the image sensor.
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