KR100800496B1 - 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법 - Google Patents

웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법 Download PDF

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Abstract

웨이퍼 레벨 패키지의 패드 재배치 패턴 형성과정에서 시드 금속층에서 발생하는 언더컷을 억제할 수 있는 패드 재배치 패턴 형성방법에 관해 개시한다. 이를 위해 본 발명은, 요철구조의 제1 층간절연막 위에 있는 포토레지스트 패턴에 재노광을 실시하고, 재노광에 의해 만들어진 틈(gap)에 측벽 보호막을 먼저 형성한 후, 노출된 시드 금속층의 일부를 제거한다. 이에 따라 시드 금속층을 제거하는 과정에서 패드 재배치 패턴 하부의 시드 금속층에서 발생하는 언더컷을 억제할 수 있다.
패드 재배치 패턴, 웨이퍼 레벨 패키지, 언더컷, 측벽 보호막.

Description

웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법{Method for forming a pad redistribution pattern of wafer level package}
도 1 내지 도 3은 종래 기술에 의한 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법을 설명하기 위한 단면도들이다.
도 4는 종래 기술에 의한 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성과정에서 발생한 언더컷을 보여주는 주사전자 현미경(SEM) 사진이다.
도 5는 종래 기술에 의한 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법에서 발생하는 패드 재배치 패턴의 쓰러짐 불량을 보여주는 단면도이다.
도 6 내지 도 14는 본 발명에 의한 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 레벨 패키지(WLP: Wafer Level Package)에서 사용되는 패드 재배치 패턴(pad redistribution pattern)의 형성방법에 관한 것이다.
전자 제품이 점차 경박 단소화되고 고속화됨에 따라, 반도체 패키지에서도 전자 제품의 개발 방향에 대응할 수 있는 새로운 구조를 갖는 반도체 패키지의 개발이 요청되고 있다. 현재까지 소개된 반도체 패키지 중에서 경박 단소화 및 고속화에 가장 적합한 반도체 패키지가 웨이퍼 레벨 패키지(WLP)로 알려져 있다. 이러한 웨이퍼 레벨 패키지(WLP)는 반도체 칩에 있는 본드 패드의 위치를 솔더 범프나 솔더볼이 부착될 수 있는 간격을 갖는 확장된 위치로 변경시키는 것이 필요한데, 이때 사용되는 것이 패드 재배치 패턴이다.
도 1 내지 도 3은 종래 기술에 의한 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법을 설명하기 위한 단면도들이다.
도 1 내지 도 3을 참조하면, 일반적인 웨이퍼 레벨 패키지(WLP)는 본드패드와 전기적으로 연결된 솔더볼 패드를 만들기 위해 반도체 칩(10) 위에 본드 패드(12)와 전기적으로 연결된 패드 재배치 패턴(24)을 새로 만든다(도1). 도면에서 참조부호 14는 층간절연막을 가리키고, 16은 시드 금속층(seed metal)을 가리키고, 18은 포토레지스트 패턴을 각각 가리킨다. 여기서 패드 재배치 패턴(24)은 2개의 금속층(20, 22)으로 이루어져 있다.
상기 패드 재배치 패턴(24)을 형성한 후, 상기 반도체 칩(10) 위에 형성된 포토레지스트 패턴(18)을 제거한다(도2). 마지막으로 상기 포토레지스트 패턴(18) 아래에서 노출된 시드 금속층(16)을 제거하기 위하여 패드 재배치 패턴(24)의 일부를 식각하여 제거한다.
그러나 전기도금을 통해 만들어지는 패드 재배치 패턴(24)의 하부금속층(20)은, 그 재질이 시드 금속층(16)과 친화성을 높이기 위해 시드 금속층(16)과 동일한 금속막을 사용하고 있다. 이러한 금속막의 재질적인 특징으로 인하여 도 3과 같이 노출된 시드 금속층(16)의 일부를 식각할 때, 패드 재배치 패턴(24)의 하부금속층(20)에서 언더컷(undercut) 불량이 발생한다.
도 4는 종래 기술에 의한 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성과정에서 발생한 언더컷을 보여주는 주사전자 현미경(SEM) 사진이다.
도 4를 참조하면, 상술한 도1 내지 도 3의 공정으로 패드 재배치 패턴을 형성할 때, 패드 재배치 패턴의 하부금속층에서 3㎛ 폭의 언더컷(undercut)이 발생된 것을 보여준다. 도면은 패드 재배치 패턴의 한 방향에서만 발생된 언더컷을 보여주지만, 전체적으로 패드 재배치 패턴에서 발생된 언더컷의 폭은 양측의 합하여 약 6㎛ 이상이 된다.
도 5는 종래 기술에 의한 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법에서 발생하는 패드 재배치 패턴의 쓰러짐 불량을 보여주는 단면도이다.
도 5를 참조하면, 더욱 정교한 미세 간격(fine pitch)을 패드 재배치 패턴(24)을 반도체 칩(10) 위에 형성하였을 때, 상술한 언더컷(undercut)의 발생에 기인하여 패드 재배치 패턴(24)이 쓰러지는 불량(26)이 발생된 것을 보여준다. 현재는 상기 패드 재배치 패턴(24)의 폭이 약 20㎛이고, 간격이 20㎛ 정도이기 때문에 이러한 언더컷 불량의 영향이 크게 심각하지 않으나, 점차 패드 재배치 패턴(24)의 폭과 간격이 5㎛ 정도로 더욱 미세해지면, 종래 기술에서 발생되는 언더컷 불량은 상당히 심각한 공정 문제로 대두될 것이 예상된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 언더컷의 영향을 최소화시킬 수 있는 구조를 갖는 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법은, 본드 패드가 형성된 반도체 칩을 준비하는 단계와, 상기 반도체 칩 위에 상기 본드 패드를 노출시키면서 요철구조를 갖는 제1 층간절연막을 형성하는 단계와, 상기 반도체 칩 전면에 시드 금속층을 증착하는 단계와, 상기 시드 금속층이 증착된 제1 층간절연막의 요(凹)부에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴에 의해 노출된 시드 금속층에 패드 재배치 패턴을 형성하고 재노광을 진행하여 틈을 만드는 단계와, 상기 재노광에 의하여 만들어진 틈에 측벽 보호막을 형성하는 단계 및 상기 포토레지스트 패턴을 제거하고 노출된 시드금속층을 제거하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 노출된 시드 금속층을 제거하는 단계 후에, 상기 반도체 칩의 전면에 제2 절연막을 증착하는 단계를 더 진행할 수 있다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 요철구조의 제1 층간절연막은, 상기 패드 재배치 패턴이 형성되는 부분은 철(凸)부가 되고, 포토레지스트 패턴이 형성되는 부분은 요(凹)가 되도록 형성하는 것이 적합하다.
바람직하게는, 상기 재노광을 진행하여 틈을 만드는 방법은, 상기 포토레지 스트 패턴 위에 마스크를 교체하여 재노광을 실시하여 상기 패드 재배치 패턴의 측벽에 틈을 만들거나, 상기 포토레지스트 패턴 위에 다른 포토레지스트막을 다시 도포하고, 마스크를 교체하여 재노광을 실시하여 상기 패드 재배치 패턴의 측벽에 틈을 만드는 것이 적합하다.
또한, 상기 재노광에 의해 형성된 틈에 측벽 보호막을 만드는 방법은, 도금에 의하여 만드는 것이 적합하고, 상기 측벽 보호막은, 니켈(Ni), 금(Au) 및 크롬(Cr) 등으로 이루어진 금속막 중에서 선택된 하나인 것이 적합하다.
본 발명에 따르면, 제1 층간절연막의 구조를 요철구조로 설계하여 패드 재배치 패턴의 전체 높이를 낮출 수 있고, 시드 금속층을 식각하기 전에 패드 재배치 패턴에 재노광 공정을 통하여 측벽 보호막을 미리 형성하여 패드 재배치 패턴의 하부 금속층에서 언더컷이 발생하는 것을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 6 내지 도 14는 본 발명에 의한 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법을 설명하기 위한 단면도들이다.
도 6 내지 도 9를 참조하면, 웨이퍼 제조공정을 통하여 집적회로가 반도체 칩(100) 위에 만들어진 웨이퍼를 준비한다. 상기 반도체 칩(100) 위에는 본드패 드(102)가 통상의 방법에 의하여 형성되어 있다. 그 후 상기 반도체 칩(100) 위에 요철 구조를 갖는 제1 층간절연막(104)을 형성한다. 상기 제1 층간절연막(104)은 후속공정에서 패드 재배치 패턴이 형성되는 부분은 철(凸)부가 되고, 포토레지스트 패턴이 형성되는 부분은 요(凹)가 된다. 이에 따라 반도체 칩(100) 위에 만들어진 패드 재배치 패턴의 전체적인 높이를 낮추는데 도움이 된다.
이어서 스퍼터링(sputtering) 방식으로 상기 제1 층간절연막(104)이 형성된 반도체 칩(100) 위에 시드 금속층(seed metal, 106)을 적층한다. 이어서 상기 시드 금속층(106)이 형성된 결과물 위에 포토레지스트 패턴(108)을 형성한다. 상기 포토레지스트 패턴(108)은 요철 구조를 갖는 제1 층간절연막(104)에서 요(凹)부에 형성된다.
도 10 내지 도 14를 참조하면, 상기 반도체 칩(100) 위에서 포토레지스트 패턴(108)에 의하여 차폐되지 않은 시드 금속층(106) 위에 2층의 금속층(110, 112)을 전기도금 방식으로 형성하여 패드 재배치 패턴(114)을 만든다. 도면에서는 패드 재배치 패턴(114)이 하부 시드 금속층을 포함하여 3층 구조이나, 이는 2층 구조로 만들 수도 있다.
이어서 상기 결과물에서 패드 재배치 패턴(114)의 측벽에 재 노광 공정을 진행하여 틈(G)을 만든다. 상기 패드 재배치 패턴(114)의 측벽에 재노광 공정을 진행하여 틈(G)을 만드는 방법은, 상기 포토레지스트 패턴(108)은 그대로 둔 채 마스크만을 교체하여 재 노광을 실시하여 상기 패드 재배치 패턴(114)의 측벽에 틈(G)을 만들거나, 혹은 상기 포토레지스트 패턴(108) 위에 다른 포토레지스트막을 다시 도포하고, 마스크를 교체하여 재 노광을 실시하여 상기 패드 재배치 패턴(114)의 측벽에 틈(G)을 만드는 것이 적합하다.
이어서 상기 재노광 공정에 의하여 만들어진 틈(G)에 전기도금을 진행하여 패드 재배치 패턴(114)의 측벽 및 상부에 측벽 보호막(116)을 만든다. 상기 측벽 보호막(116)은, 상기 시드 금속층(106)과 식각율의 차이가 있는 재질이면 어느 것이나 사용이 가능하다. 또한 상기 패드 재배치 패턴(114)의 하부 금속층(110)과 동일한 재질이거나, 다른 재질일 수 있다. 대표적인 것으로는 니켈(Ni), 금(Au) 및 크롬(Cr) 등으로 이루어진 금속막 중에서 선택된 하나일 수 있다. 상기 측벽 보호막(116)은 후속공정에서 시드 금속층(106)의 일부를 제거하는 식각공정에서, 식각 마진(margin)은 높이고 패드 재배치 패턴(114)의 하부금속층(110)에서 발생하는 언더컷을 방지하는 수단이 된다. 이어서 상기 제1 층간절연막(104)의 요부(凹部)에 형성된 포토레지스트 패턴(108)을 제거하고, 노출된 시드 금속층(106)을 식각을 통하여 제거한다. 마지막으로 상기 결과물 위에 제2 층간절연막(118)을 형성한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째, 제1 층간절연막의 구조를 요철구조로 설계하여 패드 재배치 패턴의 전체 높이를 낮출 수 있다. 둘째, 시드 금속층을 식각하기 전에 패드 재배치 패턴에 측벽 보호막을 미리 형성함으로써 미세한 간격(fine pitch)을 갖는 패드 재배치 패턴을 형성하더라도 식각 마진(etching margin)을 확보하고, 패드 재배치 패턴의 하부 금속층에서 언더컷이 발생하는 것을 억제할 수 있다. 이에 따라 패드 재배치 패턴의 들림(lift)이나 쓰러짐과 같은 공정 불량을 예방할 수 있다.

Claims (7)

  1. 본드 패드가 형성된 반도체 칩을 준비하는 단계;
    상기 반도체 칩 위에 상기 본드 패드를 노출시키면서 요철구조를 갖는 제1 층간절연막을 형성하는 단계;
    상기 반도체 칩 전면에 시드 금속층을 증착하는 단계;
    상기 시드 금속층이 증착된 제1 층간절연막의 요(凹)부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴에 의해 노출된 시드 금속층에 패드 재배치 패턴을 형성하고 재노광을 진행하여 틈을 만드는 단계;
    상기 재노광에 의하여 만들어진 틈에 측벽 보호막을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하고 노출된 시드금속층을 제거하는 단계를 구비하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법.
  2. 제1항에 있어서,
    상기 요철구조의 제1 층간절연막은,
    상기 패드 재배치 패턴이 형성되는 부분은 철(凸)부가 되고, 포토레지스트 패턴이 형성되는 부분은 요(凹)가 되도록 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법.
  3. 제1항에 있어서,
    상기 재노광을 진행하여 틈을 만드는 방법은,
    상기 포토레지스트 패턴 위에 마스크를 교체하여 재노광을 실시하여 상기 패드 재배치 패턴의 측벽에 틈을 만드는 것을 특징으로 하는 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법.
  4. 제1항에 있어서,
    상기 재노광을 진행하여 틈을 만드는 방법은,
    상기 포토레지스트 패턴 위에 다른 포토레지스트막을 다시 도포하고,
    마스크를 교체하여 재노광을 실시하여 상기 패드 재배치 패턴의 측벽에 틈을 만드는 것을 특징으로 하는 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법.
  5. 제1항에 있어서,
    상기 재노광에 의해 형성된 틈에 측벽 보호막을 만드는 방법은,
    도금에 의하여 만드는 것을 특징으로 하는 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법.
  6. 제1항에 있어서,
    상기 측벽 보호막은,
    니켈(Ni), 금(Au) 및 크롬(Cr) 등으로 이루어진 금속막 중에서 선택된 하나 인 것을 특징으로 하는 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법.
  7. 제1항에 있어서,
    상기 노출된 시드 금속층을 제거하는 단계 후에,
    상기 반도체 칩의 전면에 제2 절연막을 증착하는 단계를 더 진행하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 패드 재배치 패턴 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010061800A (ko) * 1999-12-29 2001-07-07 박종섭 웨이퍼 레벨 패키지 및 그의 제조 방법
KR20010068592A (ko) * 2000-01-07 2001-07-23 이수남 웨이퍼 레벨 패키지 및 그의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010061800A (ko) * 1999-12-29 2001-07-07 박종섭 웨이퍼 레벨 패키지 및 그의 제조 방법
KR20010068592A (ko) * 2000-01-07 2001-07-23 이수남 웨이퍼 레벨 패키지 및 그의 제조 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
한국특허공개공보 1020010061800호
한국특허공개공보 1020010068592호

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236349B2 (en) 2012-08-20 2016-01-12 Samsung Electronics Co., Ltd. Semiconductor device including through via structures and redistribution structures

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