KR100800166B1 - Semiconductor package - Google Patents
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Abstract
Description
도 1은 종래의 문제점을 나타낸 사진.1 is a photograph showing a conventional problem.
도 2는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 나타낸 단면도.2 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 반도체 패키지에서의 솔더를 설명하기 위해 나타낸 단면도.3 is a cross-sectional view illustrating a solder in a semiconductor package according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
200, 300 : 모듈 기판 202, 302 : 인쇄회로기판200, 300:
204 : 접착제 206 : 반도체칩204: adhesive 206: semiconductor chip
208 : 캐버티 210 : 금속와이어208: cavity 210: metal wire
212 : 봉지제 214, 314 : 솔더볼212: encapsulant 214, 314: solder ball
316 : 액상 폴리머 318 : 경화제316: liquid polymer 318: curing agent
C : 크랙 C: crack
본 발명은 반도체 패키지에 관한 것으로, 보다 자세하게는, 솔더로 구성된 연결 부재를 이용하는 반도체 패키지의 상기 연결 부재의 균열을 자가 치유한 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package which self-heals cracks in the connection member of a semiconductor package using a connection member composed of solder.
주지된 바와 같이, 기존의 반도체 패키지는 인쇄회로기판(Printed Circuit Board)에의 실장 수단으로서 리드 프레임을 사용하여 왔다. 이러한 기존의 반도체 패키지는 반도체칩을 봉지하고 있는 패키지 몸체의 외측으로 리드 프레임의 아우터 리드가 연장된 구조를 갖으며, 상기 리드 프레임의 아우터 리드를 인쇄회로기판 상에 솔더링(soldering)하는 것에 의해 실장이 이루어진다. As is well known, existing semiconductor packages have used lead frames as mounting means on printed circuit boards. The conventional semiconductor package has a structure in which the outer lead of the lead frame extends to the outside of the package body encapsulating the semiconductor chip, and is mounted by soldering the outer lead of the lead frame on a printed circuit board. This is done.
그런데, 상기와 같이 리드프레임의 아우터 리드를 인쇄회로기판 상에 실장하는 표면 실장 기술(Surface Mounting Technology)을 이용한 기존의 반도체 패키지는 넓은 실장 면적을 필요로 한다. However, the conventional semiconductor package using the surface mounting technology for mounting the outer lead of the lead frame on the printed circuit board as described above requires a large mounting area.
즉, 기존의 반도체 패키지는 그 자체 크기에 해당하는 면적 이외에, 패키지 몸체의 외측으로 연장된 리드 프레임의 아우터 리드의 길이만큼의 추가 면적을 실장 면적으로 필요로 하기 때문에, 기존의 반도체 패키지는, 비록, 패키지의 크기 감소를 통해 실장 면적을 감소시키더라도, 실장 면적의 감소에 한계를 갖게 되게 된다.That is, since the conventional semiconductor package requires an additional area equal to the length of the outer lead of the lead frame extending outward of the package body in addition to the area corresponding to its own size, the conventional semiconductor package, although However, even if the mounting area is reduced by reducing the size of the package, there is a limit to the reduction in the mounting area.
따라서, 반도체 패키지의 표면 실장 면적을 최소화시키고, 그리고, 전기적 신호 경로의 최소화를 통한 전기적 특성을 향상시킬 목적으로, 패키지의 실장 수단으로서 솔더 볼을 이용하는 볼 그리드 어레이(ball grid array) 패키지 및 칩 사이즈(chip size) 패키지에 대한 연구가 활발하게 진행되고 있으며, 그에 상응하여 일부에서는 상용화되고 있다. Therefore, a ball grid array package and chip size using solder balls as a package mounting means for minimizing the surface mount area of the semiconductor package and improving electrical characteristics through minimizing the electrical signal path. Chip size packages are being actively researched and commercialized in some.
특히, 최근의 어셈블리 공정이 공정 수의 감소를 위해 웨이퍼 레벨에서 진행됨에 따라, 실장 수단으로서의 솔더 볼을 이용하는 패키징 기술은 더욱 주목되고 있다. In particular, as the recent assembly process proceeds at the wafer level to reduce the number of processes, packaging technology using solder balls as mounting means has become more noticeable.
이하에서는 종래 기술에 따른 볼 그리드 어레이 패키지를 간략하게 설명하도록 한다.Hereinafter, the ball grid array package according to the prior art will be briefly described.
다수의 본딩 패드가 구비된 반도체 칩이 다수의 전극단자를 구비한 인쇄회로기판상에 부착되며, 상기 반도체 칩의 본딩패드와 인쇄회로기판의 전극단자 간은 금속와이어를 통하여 전기적으로 연결되어 있다. A semiconductor chip having a plurality of bonding pads is attached to a printed circuit board having a plurality of electrode terminals, and the bonding pad of the semiconductor chip and the electrode terminal of the printed circuit board are electrically connected through a metal wire.
그리고, 반도체 칩과 금속와이어를 포함한 상기 인쇄회로기판의 상면은 외부의 스트레스로부터 보호하기 위해 에폭시 몰딩 컴파운드(Epoxy Molding Compound)와 같은 봉지제로 봉지되며, 상기 인쇄회로기판의 타면의 볼 랜드에는 모듈기판과의 실장수단으로서의 솔더 볼이 부착된 구조를 갖는다.The upper surface of the printed circuit board including the semiconductor chip and the metal wire is encapsulated with an encapsulant such as an epoxy molding compound in order to protect it from external stress, and a module board is provided on a ball land of the other surface of the printed circuit board. It has a structure to which the solder ball as a mounting means of the process was attached.
그러나, 자세하게 도시하고 설명하지는 않았지만 전술한 바와 같은 솔더를 이용한 종래의 반도체 패키지는, 모듈 기판 상에 솔더 조인트 실장 후, 반도체 칩과 모듈 기판 간의 높은 열팽창 계수 차이로 인한 스트레스를 유발하게 된다.However, although not shown and described in detail, the conventional semiconductor package using the solder as described above causes a stress due to a high thermal expansion coefficient difference between the semiconductor chip and the module substrate after solder joint mounting on the module substrate.
따라서, 상기와 같은 반도체칩과 모듈 기판 간의 스트레스로 인해 솔더에서 크랙이 발생하게 된다.Therefore, cracks occur in the solder due to the stress between the semiconductor chip and the module substrate.
결과적으로, 상기와 같은 솔더의 크랙으로 인하여, 상기 실장 수단으로서 솔더의 신뢰성이 저하되게 되며, 그에 따라 반도체 패키지 자체의 신뢰성이 감소하게 된다. As a result, due to the cracks of the solder as described above, the reliability of the solder as the mounting means is lowered, thereby reducing the reliability of the semiconductor package itself.
따라서, 본 발명은 솔더의 크랙을 자가적으로 치유할 수 있는 반도체 패키지를 제공한다.Accordingly, the present invention provides a semiconductor package capable of self-healing a crack in a solder.
또한, 본 발명은 솔더의 신뢰성 및 그에 따른 반도체 패키지의 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공한다.In addition, the present invention provides a semiconductor package that can improve the reliability of the solder and thus the reliability of the semiconductor package.
본 발명에 따른 반도체 패키지는, 솔더로 구성된 연결 부재를 이용하는 반도체 패키지에 있어서, 상기 연결 부재를 구성하는 솔더는 액상 폴리머 및 경화제가 포함된 것을 특징으로 한다.The semiconductor package according to the present invention is a semiconductor package using a connection member composed of solder, wherein the solder constituting the connection member includes a liquid polymer and a hardener.
상기 연결 부재는 솔더 볼, 솔더 범프 및 솔더 페이스트 중에서 어느 하나인 것을 특징으로 한다.The connection member may be any one of a solder ball, a solder bump, and a solder paste.
상기 액상 폴리머 및 경화제는 서로 분리되어 상기 솔더 내에 고르게 분포하는 것을 특징으로 한다.The liquid polymer and the hardener are separated from each other and are evenly distributed in the solder.
상기 액상 폴리머는 10∼50%의 비율로 상기 솔더 내에 고르게 분포하는 것을특징으로 한다.The liquid polymer is characterized by being evenly distributed in the solder at a rate of 10 to 50%.
상기 경화제는 5∼15%의 비율로 상기 솔더 내에 고르게 분포하는 것을 특징으로 한다.The curing agent is characterized in that evenly distributed in the solder at a rate of 5 to 15%.
상기 액상 폴리머는 전도성 또는 비 전도성 중에서 어느 하나의 물질로 이루어진 것을 특징으로 한다.The liquid polymer is characterized in that it is made of any one of conductive or non-conductive material.
상기 경화제는 상기 액상 폴리머의 성질에 따라 경화될 수 있는 물질로 이루 어진 것을 특징으로 한다.The curing agent is characterized in that made of a material that can be cured according to the properties of the liquid polymer.
(실시예)(Example)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 솔더를 사용하여 반도체 칩과 모듈 기판 간을 전기적으로 연결하는 구성하는 반도체 패키지에서 상기 솔더를 각각 서로 분리시킨 액상 폴리머 및 경화제의 혼합 물질로 형성한다.The present invention is formed of a mixed material of a liquid polymer and a curing agent which are separated from each other in a semiconductor package constituting an electrical connection between the semiconductor chip and the module substrate using a solder.
이렇게 하면, 반도체칩과 모듈 기판 간을 실장시 상기 솔더에 대한 솔더 조인트 후, 상기 솔더에 대해 크랙이 발생하였을 경우, 상기 액상 폴리머가 상기 솔더의 크랙으로 이동하여 자가적으로 상기 경화제와 반응하여 응고됨으로써, 상기 솔더의 크랙을 상기 액상 폴리머와 경화제의 응고 반응으로 인하여 자가적으로 치유할 수 있다.In this case, if a crack occurs in the solder after solder joint to the solder when the semiconductor chip and the module substrate are mounted, the liquid polymer moves to the crack of the solder and reacts with the curing agent to solidify itself. As a result, cracks in the solder may be self-healing due to the solidification reaction between the liquid polymer and the curing agent.
따라서, 상기와 같이 액상 폴리머 및 경화제의 응고 반응으로 솔더의 크랙을 자가치유함으로써, 그에 따른 솔더의 신뢰성을 향상시킬 수 있다.Therefore, by self-healing the cracks of the solder by the solidification reaction of the liquid polymer and the curing agent as described above, it is possible to improve the reliability of the solder.
결과적으로 상기와 같이 솔더의 신뢰성을 향상시킴으로써 그에 따른 전체 반도체 패키지의 신뢰성을 향상시킬 수 있다.As a result, by improving the reliability of the solder as described above it is possible to improve the reliability of the entire semiconductor package accordingly.
한편, 본 발명의 바람직한 실시예에서는 반도체 패키지 중, 솔더 볼을 이용하는 FBGA(Fine-pitch ball grid array package : 이하 FBGA)에 대해 도시하고 설명하도록 한다. Meanwhile, in a preferred embodiment of the present invention, a fine-pitch ball grid array package (FBGA) using solder balls among semiconductor packages will be illustrated and described.
자세하게, 도 2는 본 발명의 실시예에 따른 반도체 패키지 중 FBGA 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.In detail, FIG. 2 is a cross-sectional view illustrating an FBGA package among semiconductor packages according to an embodiment of the present invention.
도시된 바와 같이 본 발명의 FBGA 패키지는, 중앙에 캐버티(208)를 구비하고 회로패턴을 갖는 인쇄회로기판(202) 상에 반도체칩(206)이 접착제(204)를 매개로 하여 페이스-다운(face-down) 타입으로 부착된다.As shown in the FBGA package of the present invention, the
그리고, 상기 반도체칩(206)의 본딩패드와 인쇄회로기판(202)의 회로패턴이 상기 캐버티(208)를 관통하는 금속와이어(210)에 의해 전기적으로 연결되며, 상기 반도체칩(206)을 포함하는 인쇄회로기판(202)의 상면과 상기 금속와이어(210)를 포함한 인쇄회로기판(202)의 캐버티(208)가 외부의 스트레스로부터 보호하기 위해 EMC(Epoxy molding compound)와 같은 봉지제(212)로 밀봉된다.In addition, the bonding pad of the
또한, 상기 인쇄회로기판(202)의 하면에는 모듈 기판(200)과의 실장 수단으로서 솔더 볼(214)이 부착된 구조를 갖는다.In addition, the lower surface of the printed
여기서, 상기 솔더 볼(214)은 액상 폴리머 및 경화제로 이루어진 혼합 물질이 서로 분리되도록 형성되며, 상기 솔더 볼(214)에서의 액상 폴리머 및 경화제의 비율은 각각 10∼50% 및 5∼15% 정도의 비율로 형성되는 것이 바람직하다.Here, the
한편, 상기 액상 폴리머 및 경화제는 각각 에폭시(epoxy) 및 트리 에틸렌 테트라민(Triethylenetetramine)으로 형성되어 본 발명의 실시예에 적용시킬 수 있다.Meanwhile, the liquid polymer and the hardener may be formed of epoxy and triethylenetetramine, respectively, and may be applied to an embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 반도체 패키지 중 상술한 FBGA 패키지에서의 솔더 볼을 도시한 단면도로서, 이를 설명하면 다음과 같다.3 is a cross-sectional view illustrating solder balls in the above-described FBGA package among semiconductor packages according to an embodiment of the present invention.
도시된 바와 같이 본 발명의 실시예에 따른 솔더 볼(314)은, 반도체칩(302) 과 모듈기판(300)에 사이에 배치되어 액상 폴리머(316)와 경화제(318)로 구성되며, 상기 솔더 볼(314)에 크랙(C)이 발생하였을 경우, 상기 액상 폴리머(316)가 상기 크랙(C)으로 자발적으로 이동하여 상기 경화제(318)와 서로 반응하여 응고되는 것을 확인할 수 있다.As shown, the
한편, 상기 액상 폴리머(316)는 전도성 또는 비 전도성 물질로 형성되며, 상기 액상 폴리머(316)의 특성에 의해 상기 경화제(318) 또한 경화될 수 있는 물질로 형성되는 것이 바람직하다.On the other hand, the
이 경우, 본 발명은 솔더 볼을 이용한 반도체칩과 모듈 기판 간에 대하여 솔더 조인트 후, 상기 솔더 볼에 크랙이 발생하였을 경우, 상기 솔더 볼내에 각각 분리되어 형성된 액상 폴리머 및 경화제의 상기 액상 폴리머가 크랙으로 이동하여 상기 경화제와 반응하여 응고됨으로써, 상기 크랙을 상기 액상 폴리머 및 경화제의 응고 반응으로 인한 솔더 볼의 크랙을 자가적으로 치유할 수 있다.In this case, in the present invention, when a crack occurs in the solder ball after solder joint between the semiconductor chip and the module substrate using the solder ball, the liquid polymer of the liquid polymer and the curing agent formed separately in the solder ball are cracked. By moving and solidifying by reacting with the curing agent, the crack can self-heap the crack of the solder ball due to the solidification reaction of the liquid polymer and the curing agent.
따라서, 상기와 같이 솔더 볼의 크랙을 자가 치유함으로써, 그에 따른 솔더 볼의 신뢰성을 향상시킬 수 있다.Therefore, by self-healing the crack of the solder ball as described above, it is possible to improve the reliability of the solder ball.
결과적으로, 상기와 같이 솔더 볼의 신뢰성을 향상시킴으로써, 그에 따른 전체 반도체 패키지의 신뢰성을 향상시킬 수 있다.As a result, by improving the reliability of the solder ball as described above, it is possible to improve the reliability of the entire semiconductor package accordingly.
이상, 여기에서는 본 발명을 FBGA 패키지에 관해서만 도시하고 설명하였지만, 그에 한정되는 것은 아니며, TSOP(Thin small outline package) 및 플립-칩 패키지(Flip-chip package)에서의 솔더 볼, 솔더 범프 및 솔더 페이스트 등을 사용하는 모든 반도체 패키지에 적용시킬 수 있다. Hereinbefore, the present invention has been illustrated and described with reference to the FBGA package only, but is not limited thereto. Solder balls, solder bumps and solder in thin small outline packages (TSOPs) and flip-chip packages (Flip-chip packages) are described. It can apply to all the semiconductor packages which use paste etc.
한편, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.On the other hand, the scope of the following claims are readily apparent to those skilled in the art that the present invention can be variously modified and modified without departing from the spirit and field of the invention.
이상에서와 같이 본 발명은, 솔더를 각각 분리된 액상 폴리머 및 경화제로 구성함으로써, 상기 솔더의 크랙을 상기 액상 폴리머 및 경화제의 응고 반응으로 인하여 자가적으로 치유할 수 있다.As described above, according to the present invention, the solder may be self-healing due to the solidified reaction of the liquid polymer and the hardener by configuring the separated liquid polymer and the hardener.
그 결과, 본 발명은 상기와 같이 솔더의 크랙을 자가 치유함으로써, 솔더의 신뢰성을 향상시킬 수 있다.As a result, the present invention can improve the reliability of the solder by self-healing the crack of the solder as described above.
따라서, 본 발명은 상기와 같은 솔더의 신뢰성을 향상시킬 수 있어, 그에 따른 전체 반도체 패키지의 신뢰성을 향상시킬 수 있다.Therefore, the present invention can improve the reliability of the solder as described above, thereby improving the reliability of the entire semiconductor package.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020001421A (en) * | 2000-06-28 | 2002-01-09 | 박종섭 | Solder ball of semiconductor package and method of fabricating the same |
| KR20060097308A (en) * | 2005-03-05 | 2006-09-14 | 삼성전자주식회사 | Semiconductor package including solder for packaging |
-
2007
- 2007-02-14 KR KR1020070015570A patent/KR100800166B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020001421A (en) * | 2000-06-28 | 2002-01-09 | 박종섭 | Solder ball of semiconductor package and method of fabricating the same |
| KR20060097308A (en) * | 2005-03-05 | 2006-09-14 | 삼성전자주식회사 | Semiconductor package including solder for packaging |
Non-Patent Citations (2)
| Title |
|---|
| 한국특허공개공보 1020020001421호 |
| 한국특허공개공보 1020060097308호 |
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