KR100791713B1 - Method for manufacturing semiconductor device with low threshold voltage type mos transistor - Google Patents

Method for manufacturing semiconductor device with low threshold voltage type mos transistor Download PDF

Info

Publication number
KR100791713B1
KR100791713B1 KR1020060122204A KR20060122204A KR100791713B1 KR 100791713 B1 KR100791713 B1 KR 100791713B1 KR 1020060122204 A KR1020060122204 A KR 1020060122204A KR 20060122204 A KR20060122204 A KR 20060122204A KR 100791713 B1 KR100791713 B1 KR 100791713B1
Authority
KR
South Korea
Prior art keywords
threshold voltage
region
mos transistor
low threshold
semiconductor device
Prior art date
Application number
KR1020060122204A
Other languages
Korean (ko)
Inventor
방기완
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060122204A priority Critical patent/KR100791713B1/en
Application granted granted Critical
Publication of KR100791713B1 publication Critical patent/KR100791713B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

A method for manufacturing a semiconductor device having a low threshold voltage type MOS(Metal Oxide Semiconductor) transistor is provided to protect a surface of a substrate by performing a counter dopant ion implantation process. A normal threshold voltage control region is formed within each of first and second regions of a semiconductor substrate(100) by using a first conductive type impurity dopant. A gate insulating layer(108) and a gate conductive layer(110) are sequentially formed on the semiconductor substrate. A mask pattern(112) is formed on the gate conductive layer in order to open the first region. The normal threshold voltage control region is changed to a low threshold voltage control region by implanting a second conductive type impurity dopant into the first region. The mask pattern is removed. The gate conductive layer and the gate insulating layer are patterned on the semiconductor substrate of the first and second regions.

Description

낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH LOW THRESHOLD VOLTAGE TYPE MOS TRANSISTOR}METHODS FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH LOW THRESHOLD VOLTAGE TYPE MOS TRANSISTOR}

도 1a 내지 도 1d는 종래 기술에 의한 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 순서도,1A to 1D are process flowcharts sequentially illustrating a method of manufacturing a semiconductor device having a low threshold voltage MOS transistor according to the prior art;

도 2는 본 발명에 따라 제조된 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자 구조를 나타낸 수직 단면도,2 is a vertical sectional view showing a semiconductor device structure having a low threshold voltage MOS transistor manufactured according to the present invention;

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 순서도.3A to 3D are flowcharts sequentially illustrating a method of manufacturing a semiconductor device having a low threshold voltage MOS transistor according to an embodiment of the present invention.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film

104 : 웰 영역 106 : 정상 문턱 전압 조절 영역104: well region 106: normal threshold voltage adjusting region

108 : 게이트 절연막 110a : 정상 문턱 전압용 게이트 전극108: gate insulating film 110a: gate electrode for normal threshold voltage

112 : 마스크 패턴 114 : 낮은 문턱 전압 조절 영역112: mask pattern 114: low threshold voltage control region

116a : 낮은 문턱 전압용 게이트 전극116a: gate electrode for low threshold voltage

A : 낮은 문턱 전압의 모스 트랜지스터 영역A: MOS transistor region of low threshold voltage

B : 정상 문턱 전압의 모스 트랜지스터 영역 B: MOS transistor region of normal threshold voltage

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 낮은 전압 문턱 전압을 갖는 트랜지스터와 정상 문턱 전압을 갖는 트랜지스터를 함께 갖는 반도체 소자를 제조할 수 있는 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device having a low threshold voltage MOS transistor capable of manufacturing a semiconductor device having a transistor having a low voltage threshold and a transistor having a normal threshold voltage. It is about.

반도체 소자의 집적도가 증가함에 따라 모스 트랜지스터의 게이트 길이 또한 감소되고 있다. 축소된 게이트 길이에 따라 유효 채널길이 또한 짧아지게 되어, 채널 영역이 게이트 전압뿐만 아니라 소오스/드레인영역의 공핍층 전하, 전계, 및 전위분포의 영향을 강하게 받는 소위, 쇼트-채널 효과(short-channel effect)가 발생하게 된다. 이러한 쇼트-채널 효과는 문턱 전압(threshold voltage)의 저하, 소오스/드레인간 내압의 저하, 및 서브-문턱 전압(sub-threshold) 특성의 저하를 수반하게 된다.As the degree of integration of semiconductor devices increases, the gate length of MOS transistors also decreases. The reduced channel length also shortens the effective channel length, so that the channel region is strongly influenced by the depletion layer charge, electric field, and potential distribution of the source / drain regions as well as the gate voltage. effect) will occur. This short-channel effect entails lowering of the threshold voltage, lowering of the source / drain breakdown voltage, and lowering of the sub-threshold characteristic.

이에 따라, 아날로그 회로에서는 반도체 소자의 축소에 따른 트랜지스터 특성을 개선하기 위해 일반 정상의 문턱 전압(standard threshold voltage), 예를 들어 0.6V-0.7V보다 낮은 문턱 전압(low threshold voltage)을 갖는 모스 트랜지스터를 사용하고 있다.Accordingly, in an analog circuit, in order to improve transistor characteristics due to shrinking of semiconductor devices, a MOS transistor having a low threshold voltage lower than a typical normal threshold voltage, for example, 0.6 V to 0.7 V, is used. I'm using.

그런데, 이와 같이 낮은 문턱 전압과 일반 정상의 문턱 전압을 갖는 모스 트랜지스터를 함께 제조할 경우 각각의 문턱 전압을 조절하기 위하여 다음과 같이 제 조 공정을 진행하고 있다.However, when manufacturing a MOS transistor having a low threshold voltage and a normal normal threshold voltage as described above, the manufacturing process is performed as follows to control each threshold voltage.

도 1a 내지 도 1d는 종래 기술에 의한 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 순서도이다. 여기서, A는 낮은 문턱 전압의 모스 트랜지스터 영역을, 그리고 B는 정상 문턱 전압의 모스 트랜지스터 영역을 각각 나타낸다.1A to 1D are process flowcharts sequentially illustrating a method of manufacturing a semiconductor device having a low threshold voltage MOS transistor according to the prior art. Here, A represents a MOS transistor region of low threshold voltage, and B represents a MOS transistor region of normal threshold voltage, respectively.

우선, 도 1a에 도시된 바와 같이, 반도체 기판(10)으로서, 실리콘 기판에 STI(Shallow Trench Isolation) 공정을 진행하여 소자 분리막(12)을 형성하고, 소자 분리막(12)이 형성된 기판내에 불순물 도펀트, 예를 들어, p형 불순물 도펀트를 저농도로 이온 주입하여 웰 영역(14)을 형성한다. First, as shown in FIG. 1A, as the semiconductor substrate 10, a shallow trench isolation (STI) process is performed on a silicon substrate to form an isolation layer 12, and an impurity dopant in the substrate on which the isolation layer 12 is formed. For example, the well region 14 is formed by ion implanting the p-type impurity dopant at low concentration.

그리고, 반도체 기판(10)의 웰 영역(14)내에 일반 정상의 문턱 전압을 갖도록 불순물 도펀트, 예를 들어 n형 불순물 도펀트를 이온 주입하여 문턱 전압 조절 영역(16)을 형성한다. 이때, 낮은 문턱 전압의 모스 트랜지스터 영역(A) 및 정상 문턱 전압의 모스 트랜지스터 영역(B)에 각각 상기 문턱 전압 조절 영역(16)이 형성된다.In addition, an impurity dopant, for example, an n-type impurity dopant, is ion-implanted in the well region 14 of the semiconductor substrate 10 to form the threshold voltage regulating region 16. In this case, the threshold voltage adjusting region 16 is formed in the MOS transistor region A having a low threshold voltage and the MOS transistor region B having a normal threshold voltage, respectively.

도 1b에 도시된 바와 같이, 포토리소그래피 공정을 진행하여 반도체 기판(10)의 낮은 문턱 전압의 모스 트랜지스터 영역(A)을 오픈시키고 나머지 영역(B)을 클로우징시키는 마스크 패턴(18)을 형성한다. 여기서, 마스크 패턴(18)은 통상의 포토레지스트 패턴으로 제조한다.As shown in FIG. 1B, a photolithography process is performed to form a mask pattern 18 that opens the MOS transistor region A of the low threshold voltage of the semiconductor substrate 10 and closes the remaining region B. FIG. . Here, the mask pattern 18 is manufactured with a normal photoresist pattern.

마스크 패턴(18)에 의해 오픈된 낮은 문턱 전압의 모스 트랜지스터 영역(A)의 웰 영역(14)에 카운터(counter) 불순물 도펀트, 예를 들어 p형 불순물 도펀트를 이온 주입하여 해당 정상 문턱 전압 조절 영역의 도펀트 농도를 낮춤으로서, 낮은 문턱 전압 조절 영역(20)으로 변환한다.A counter impurity dopant, e.g., a p-type impurity dopant, is ion-implanted into the well region 14 of the low threshold voltage MOS transistor region A opened by the mask pattern 18, thereby corresponding normal threshold voltage regulation region. By lowering the dopant concentration of, it is converted into the low threshold voltage adjusting region 20.

그리고, 에슁 등의 공정을 진행하여 마스크 패턴(18)을 제거한다.The mask pattern 18 is removed by performing a process such as etching.

이어서, 도 1c에 도시된 바와 같이, 반도체 기판(10) 전면에 게이트 절연막(22)으로서, 실리콘 산화막(SiO2)을 얇게 증착하고, 그 위에 게이트 도전막(24)으로서, 예를 들어 도프트 폴리실리콘을 기설정된 두께로 증착한다. 이때, 게이트 도전막(24)은 낮은 문턱 전압의 모스 트랜지스터 영역(A) 및 정상 문턱의 모스 트랜지스터 영역(B)에 동일한 불순물 도펀트, 예를 들어 n형 불순물 도펀트가 주입되어 있다. Subsequently, as shown in FIG. 1C, a thin silicon oxide film (SiO 2 ) is deposited thinly as the gate insulating film 22 on the entire surface of the semiconductor substrate 10, for example, as a gate conductive film 24. Polysilicon is deposited to a predetermined thickness. In this case, the same impurity dopant, for example, an n-type impurity dopant, is injected into the MOS transistor region A having a low threshold voltage and the MOS transistor region B having a normal threshold.

그리고나서, 도 1d에 도시된 바와 같이, 포토리소그래피 공정을 진행하여 게이트 전극 영역을 정의하는 포토레지스트 등의 마스크 패턴을 제조하고, 건식 식각 공정을 진행하여 게이트 도전막을 패터닝하여 게이트 전극(24a)을 형성한 후에, 그 하부의 게이트 절연막(22a) 또한 패터닝한다. 이후, 에슁 등의 공정을 진행하여 사용된 마스크 패턴을 제거한다.Then, as shown in FIG. 1D, a photolithography process is performed to fabricate a mask pattern such as a photoresist defining a gate electrode region, and a dry etching process is performed to pattern the gate conductive film to form the gate electrode 24a. After formation, the gate insulating film 22a at the bottom thereof is also patterned. Thereafter, the process of etching and the like is removed to remove the used mask pattern.

그러므로, 종래 기술에 의한 제조 방법은, 반도체 기판에 정상의 문턱 전압 조절용 이온 주입 공정을 진행하고, 마스크 패턴 공정을 진행한 후에, 낮은 문턱 전압의 모스 트랜지스터 영역(A)에만 카운터 도펀트 이온 주입 공정을 실시하여 낮은 문턱 전압 조절 영역(20)을 형성한다.Therefore, the manufacturing method according to the prior art performs the counter dopant ion implantation process only in the MOS transistor region A of low threshold voltage after the normal threshold voltage ion implantation process is performed on the semiconductor substrate and the mask pattern process is performed. To form a low threshold voltage regulation region 20.

하지만, 종래 제조 공정은 낮은 문턱 전압 조절 영역(20)을 두 번의 이온 주 입 공정으로 형성하고, 이때 반도체 기판 표면이 그대로 노출된 상태이므로 기판의 실리콘 결함을 증가시켜서 캐리어의 이동에 악영향을 끼치게 된다. 이에 따라, 결국 낮은 문턱 전압의 모스 트랜지스터의 수행 능력(performance)을 저하되고, 기판의 결함 부분은 누설 전류의 원인으로 작용하게 된다.However, in the conventional manufacturing process, the low threshold voltage adjusting region 20 is formed by two ion implantation processes, and since the surface of the semiconductor substrate is exposed as it is, the silicon defect of the substrate is increased, which adversely affects the movement of the carrier. . As a result, the performance of the low threshold voltage MOS transistor is degraded, and a defective portion of the substrate serves as a cause of leakage current.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 정상 문턱 전압을 위한 이온 주입 공정을 진행하고, 게이트 절연막 및 게이트 도전막을 증착한 후에, 카운터 도펀트 이온 주입 공정을 진행하여 해당 게이트 도전막에 불순물을 주입하면서 기판내에 낮은 문턱 전압 조절 영역을 형성함으로써 낮은 문턱 전압의 모스 트랜지스터의 수행 능력을 향상시킬 수 있는 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법을 제공하는데 있다.An object of the present invention is to solve the problems of the prior art as described above, after the ion implantation process for the normal threshold voltage, the gate insulating film and the gate conductive film is deposited, the counter dopant ion implantation process proceeds to the corresponding gate The present invention provides a method for manufacturing a semiconductor device having a low threshold voltage MOS transistor capable of improving the performance of a low threshold voltage MOS transistor by forming a low threshold voltage control region in a substrate while injecting impurities into a conductive film.

상기 목적을 달성하기 위하여 본 발명은, 낮은 문턱 전압 및 정상 문턱 전압의 모스 트랜지스터를 함께 갖는 반도체 소자의 제조 방법에 있어서, 반도체 기판의 제 1 및 제 2영역내에 제 1도전형 불순물 도펀트로 정상 문턱 조절 영역을 각각 형성하는 단계와, 반도체 기판에 게이트 절연막 및 게이트 도전막을 순차적으로 형성하는 단계와, 게이트 도전막 상부에 제 1영역을 오픈시키는 마스크 패턴을 형성하고, 제 1영역에 제 2도전형 불순물 도펀트를 주입하여 정상 문턱 조절 영역을 낮은 문턱 전압 조절 영역으로 변형시키는 단계와, 마스크 패턴을 제거하고, 제 1 및 제 2영역의 기판에 게이트 도전막 및 게이트 절연막을 패터닝하는 단계를 포함한 다.SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor device having a MOS transistor having a low threshold voltage and a normal threshold voltage, wherein the normal threshold is provided with a first conductive impurity dopant in the first and second regions of the semiconductor substrate. Respectively forming a control region, sequentially forming a gate insulating film and a gate conductive film on the semiconductor substrate, forming a mask pattern for opening the first region over the gate conductive film, and forming a second conductive type in the first region. Implanting an impurity dopant to transform the normal threshold adjustment region into a low threshold voltage regulation region, removing the mask pattern, and patterning the gate conductive layer and the gate insulating layer on the substrates of the first and second regions.

이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도 2는 본 발명에 따라 제조된 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자 구조를 나타낸 수직 단면도이다.2 is a vertical cross-sectional view showing a semiconductor device structure having a low threshold voltage MOS transistor manufactured according to the present invention.

도 2에 도시된 바와 같이, 본 발명의 반도체 소자는, 반도체 기판(100)으로서, 실리콘 기판에 소자 분리막(102)이 형성되어 있으며 소자 분리막(102)이 있는 기판내에 제 1도전형 불순물 도펀트, 예를 들어, p형 불순물 도펀트가 저농도로 주입된 웰 영역(104)이 형성되어 있다.As shown in FIG. 2, the semiconductor device of the present invention is a semiconductor substrate 100, in which a device isolation film 102 is formed on a silicon substrate and a first conductive impurity dopant is formed in a substrate including the device isolation film 102. For example, the well region 104 in which the p-type impurity dopant is injected at low concentration is formed.

그리고, 낮은 문턱 전압의 모스 트랜지스터 영역(A)의 웰 영역(104)내에 제 1 및 제 2도전형 불순물 도펀트(예를 들어, p형 및 n형 도펀트)이 주입된 낮은 문턱 전압 조절 영역(114)이 형성되어 있으며, 정상 문턱 전압의 모스 트랜지스터 영역(B)의 웰 영역(104)내에 제 1도전형 불순물 도펀트(예를 들어, n형 도펀트)이 주입된 정상 문턱 전압 조절 영역(106)이 형성되어 있다.The low threshold voltage regulation region 114 in which the first and second conductive impurity dopants (for example, p-type and n-type dopants) are implanted into the well region 104 of the MOS transistor region A having a low threshold voltage. Is formed, and the normal threshold voltage regulating region 106 into which the first conductive impurity dopant (for example, n-type dopant) is implanted into the well region 104 of the MOS transistor region B having the normal threshold voltage is formed. Formed.

또, 낮은 문턱 전압의 모스 트랜지스터 영역(A)의 반도체 기판(100)에 게이트 절연막(108) 및 제 2도전형 불순물 도펀트(예를 들어, p형 도펀트)가 주입된 게이트 전극(116a)이 순차 적층되어 있다.Further, the gate insulating film 108 and the gate electrode 116a into which the second conductive impurity dopant (for example, p-type dopant) is implanted are sequentially formed in the semiconductor substrate 100 of the MOS transistor region A having a low threshold voltage. It is stacked.

그러므로, 본 발명의 반도체 소자는, 낮은 문턱 전압의 모스 트랜지스터 영역(A)에 PMOS 게이트 전극(116a)이 형성되면서, 그 아래의 기판내에 낮은 문턱 전 압 조절 영역(114)이 형성된다. 그리고, 정상 문턱 전압의 모스 트랜지스터 영역(B)에 NMOS 게이트 전극(110a)이 형성되면서, 그 아래의 기판내에 정상 문턱 조절 영역(106)이 형성된다. 한편, 본 발명은 이와 반대로, 낮은 문턱 전압의 모스 트랜지스터 영역(A)에 NMOS 게이트 전극을, 정상 문턱 전압의 모스 트랜지스터 영역(B)에 PMOS 게이트 전극을 형성할 수도 있다.Therefore, in the semiconductor device of the present invention, while the PMOS gate electrode 116a is formed in the MOS transistor region A of low threshold voltage, the low threshold voltage regulation region 114 is formed in the substrate below it. Then, while the NMOS gate electrode 110a is formed in the MOS transistor region B of the normal threshold voltage, the normal threshold control region 106 is formed in the substrate below it. On the other hand, in the present invention, the NMOS gate electrode may be formed in the MOS transistor region A having a low threshold voltage, and the PMOS gate electrode may be formed in the MOS transistor region B having a normal threshold voltage.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 순서도이다. 여기서, A는 낮은 문턱 전압의 모스 트랜지스터 영역을, 그리고 B는 정상 문턱 전압의 모스 트랜지스터 영역을 각각 나타낸다.3A through 3D are flowcharts sequentially illustrating a method of manufacturing a semiconductor device having a low threshold voltage MOS transistor according to an embodiment of the present invention. Here, A represents a MOS transistor region of low threshold voltage, and B represents a MOS transistor region of normal threshold voltage, respectively.

이들 도면을 참조하면, 본 실시예의 제조 공정은 다음과 같이 진행된다.Referring to these drawings, the manufacturing process of this embodiment proceeds as follows.

우선, 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서, 실리콘 기판에 STI 공정을 진행하여 소자 분리막(102)을 형성하고, 소자 분리막(102)이 형성된 기판내에 불순물 도펀트, 예를 들어, p형 불순물 도펀트를 저농도로 이온 주입하여 웰 영역(104)을 형성한다. First, as shown in FIG. 3A, as the semiconductor substrate 100, an STI process is performed on a silicon substrate to form an isolation layer 102, and an impurity dopant, for example, in the substrate on which the isolation layer 102 is formed. The p-type impurity dopant is implanted at low concentration to form the well region 104.

그리고, 반도체 기판(100)의 웰 영역(104)내에 일반 정상의 문턱 전압을 갖도록 불순물 도펀트, 예를 들어 n형 불순물 도펀트를 이온 주입하여 문턱 전압 조절 영역(106)을 형성한다. 이때, 낮은 문턱 전압의 모스 트랜지스터 영역(A) 및 정상 문턱 전압의 모스 트랜지스터 영역(B)에 각각 상기 문턱 전압 조절 영역(106)이 형성된다.An impurity dopant, for example, an n-type impurity dopant, is ion-implanted in the well region 104 of the semiconductor substrate 100 to form the threshold voltage regulating region 106. In this case, the threshold voltage adjusting region 106 is formed in the MOS transistor region A having a low threshold voltage and the MOS transistor region B having a normal threshold voltage, respectively.

그 다음, 도 3b에 도시된 바와 같이, 반도체 기판(100) 전면에 게이트 절연 막(108)으로서, 실리콘 산화막(SiO2)을 얇게 증착하고, 그 위에 게이트 도전막(110)으로서, 예를 들어 도프트 폴리실리콘을 기설정된 두께로 증착한다. 이때, 게이트 도전막(110)은 낮은 문턱 전압의 모스 트랜지스터 영역(A) 및 정상 문턱의 모스 트랜지스터 영역(B)에 동일한 불순물 도펀트, 예를 들어 n형 불순물 도펀트를 주입하여 형성한다.Next, as shown in FIG. 3B, a thin silicon oxide film (SiO 2 ) is deposited as a gate insulating film 108 on the entire surface of the semiconductor substrate 100, and as the gate conductive film 110 thereon, for example. Doped polysilicon is deposited to a predetermined thickness. In this case, the gate conductive layer 110 is formed by implanting the same impurity dopant, for example, an n-type impurity dopant, into the MOS transistor region A having a low threshold voltage and the MOS transistor region B having a normal threshold.

계속해서, 도 3c에 도시된 바와 같이, 포토리소그래피 공정을 진행하여 반도체 기판(100)의 낮은 문턱 전압의 모스 트랜지스터 영역(A)을 오픈시키고 나머지 영역(B)을 클로우징시키는 마스크 패턴(112)을 형성한다. 여기서, 마스크 패턴(112)은 통상의 포토레지스트 패턴으로 제조한다.Subsequently, as shown in FIG. 3C, a mask pattern 112 is performed to open the MOS transistor region A having a low threshold voltage of the semiconductor substrate 100 and to close the remaining region B as a photolithography process. To form. Here, the mask pattern 112 is made of a conventional photoresist pattern.

이어서, 마스크 패턴(112)에 의해 오픈된 낮은 문턱 전압의 모스 트랜지스터 영역(A)의 웰 영역(104)에 카운터(counter) 불순물 도펀트, 예를 들어 p형 불순물 도펀트를 이온 주입하여 해당 영역(A)의 게이트 도전막에 p형 불순물 도펀트를 주입(116)하면서, 그 아래 정상 문턱 전압 조절 영역의 도펀트 농도를 낮추어 낮은 문턱 전압 조절 영역(114)을 형성한다.Subsequently, a counter impurity dopant, for example, a p-type impurity dopant, is ion-implanted into the well region 104 of the low threshold voltage MOS transistor region A opened by the mask pattern 112. While the p-type impurity dopant is implanted into the gate conductive layer 116, the dopant concentration of the normal threshold voltage control region is lowered to form the low threshold voltage control region 114.

그리고, 에슁 등의 공정을 진행하여 마스크 패턴(112)을 제거한다.The mask pattern 112 is removed by performing a process such as etching.

그리고나서, 도 3d에 도시된 바와 같이, 포토리소그래피 공정을 진행하여 게이트 전극 영역을 정의하는 포토레지스트 등의 마스크 패턴을 제조하고, 건식 식각 공정을 진행하여 게이트 도전막을 패터닝하여 낮은 문턱 전압의 모스 트랜지스터 영역(A) 및 정상 문턱 전압의 모스 트랜지스터 영역(B)에 각각 게이트 전극(110a, 116a)을 형성한 후에, 그 하부의 게이트 절연막(108a) 또한 패터닝한다. 여기서, 낮은 문턱 전압의 모스 트랜지스터 영역(A)의 게이트 전극(116a)은 카운터 도펀트 이온 주입에 의해 정상 문턱 전압의 모스 트랜지스터(B)의 게이트 전극(110a)과 반대의 도펀트 타입으로 변형된다. 예를 들어, 상기 게이트 전극(116a)은 p형 도펀트 형태이고, 다른 게이트 전극(110a)은 n형 도펀트 형태를 갖는다.Then, as shown in FIG. 3D, a photolithography process is performed to fabricate a mask pattern such as a photoresist defining a gate electrode region, and a dry etching process is performed to pattern the gate conductive film to form a MOS transistor having a low threshold voltage. After the gate electrodes 110a and 116a are formed in the region A and the MOS transistor region B of the normal threshold voltage, respectively, the gate insulating film 108a under the pattern is also patterned. Here, the gate electrode 116a of the low threshold voltage MOS transistor region A is transformed into a dopant type opposite to the gate electrode 110a of the MOS transistor B of the normal threshold voltage by counter dopant ion implantation. For example, the gate electrode 116a is in the form of a p-type dopant, and the other gate electrode 110a is in the form of an n-type dopant.

이후, 에슁 등의 공정을 진행하여 사용된 마스크 패턴을 제거한다.Thereafter, the process of etching and the like is removed to remove the used mask pattern.

그러므로, 본 발명에 따른 제조 방법은, 낮은 문턱 전압의 모스 트랜지스터 영역(A)과 정상 문턱 전압의 모스 트랜지스터 영역(B)의 반도체 기판에 정상의 문턱 전압 조절용 이온 주입 공정을 진행하고, 반도체 기판 전면에 게이트 절연막 및 게이트 도전막을 순차 적층하고, 마스크 패턴 공정을 진행한 후에, 낮은 문턱 전압의 모스 트랜지스터 영역(A)에만 카운터 도펀트 이온 주입 공정을 실시하여 해당 영역(A)의 게이트 도전막에 카운터 도펀트 이온을 주입하면서 정상 문턱 전압 조절 영역에 카운터 도펀트를 주입하여 낮은 문턱 전압으로 조절한다. Therefore, in the manufacturing method according to the present invention, a normal threshold voltage adjustment ion implantation process is performed on a semiconductor substrate in a MOS transistor region A having a low threshold voltage and a MOS transistor region B having a normal threshold voltage. After the gate insulating film and the gate conductive film are sequentially stacked on the substrate and the mask pattern process is performed, a counter dopant ion implantation process is performed only in the MOS transistor region A having a low threshold voltage, and the counter dopant is applied to the gate conductive film in the region A. While implanting ions, the counter dopant is implanted into the normal threshold voltage adjusting region to adjust the low threshold voltage.

이상 상술한 바와 같이, 본 발명은 정상 문턱 전압을 위한 이온 주입 공정을 진행하고, 게이트 절연막 및 게이트 도전막을 증착한 후에, 카운터 도펀트 이온 주입 공정을 진행하여 해당 게이트 도전막에 불순물을 주입하면서 기판내에 낮은 문턱 전압 조절 영역을 형성함으로써 낮은 문턱 전압의 모스 트랜지스터의 수행 능력을 향상시킬 수 있다.As described above, the present invention performs an ion implantation process for a normal threshold voltage, deposits a gate insulating film and a gate conductive film, and then proceeds a counter dopant ion implantation process to inject impurities into the gate conductive film into the substrate. By forming the low threshold voltage adjusting region, the performance of the low threshold voltage MOS transistor can be improved.

또한, 본 발명은 게이트 도전막을 증착한 후에, 낮은 문턱 전압을 조절하기 위한 카운터 도펀트 이온 주입 공정을 진행하기 때문에 기판 표면을 보호할 수 있어 실리콘 결함으로 인한 누설 전류의 원인을 막아 낮은 문턱 전압의 모스 트랜지스터의 전기적 특성을 향상시킬 수 있다.In addition, since the present invention proceeds to the counter dopant ion implantation process for adjusting the low threshold voltage after the gate conductive film is deposited, the surface of the substrate can be protected, thereby preventing the cause of leakage current due to silicon defects, thereby reducing the MOS of low threshold voltage. The electrical characteristics of the transistor can be improved.

Claims (3)

낮은 문턱 전압 및 정상 문턱 전압의 모스 트랜지스터를 함께 갖는 반도체 소자의 제조 방법에 있어서,In the method of manufacturing a semiconductor device having a MOS transistor of a low threshold voltage and a normal threshold voltage, 반도체 기판의 제 1 및 제 2영역내에 제 1도전형 불순물 도펀트로 정상 문턱 조절 영역을 각각 형성하는 단계와,Forming a normal threshold control region with a first conductivity type impurity dopant in the first and second regions of the semiconductor substrate, respectively; 상기 반도체 기판에 게이트 절연막 및 게이트 도전막을 순차적으로 형성하는 단계와,Sequentially forming a gate insulating film and a gate conductive film on the semiconductor substrate; 상기 게이트 도전막 상부에 제 1영역을 오픈시키는 마스크 패턴을 형성하고, 상기 제 1영역에 제 2도전형 불순물 도펀트를 주입하여 상기 정상 문턱 조절 영역을 낮은 문턱 전압 조절 영역으로 변형시키는 단계와,Forming a mask pattern on the gate conductive layer to open a first region, and injecting a second conductive impurity dopant into the first region to deform the normal threshold regulation region into a low threshold voltage regulation region; 상기 마스크 패턴을 제거하고, 상기 제 1 및 제 2영역의 기판에 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하는 단계Removing the mask pattern, and patterning the gate conductive layer and the gate insulating layer on substrates of the first and second regions. 를 포함하는 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device having a low threshold voltage MOS transistor comprising a. 제 1항에 있어서,The method of claim 1, 상기 게이트 도전막을 형성하는 단계는, Forming the gate conductive film, 상기 제 1도전형 불순물 도펀트가 주입된 게이트 도전막을 형성하는 것을 특징으로 하는 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device having a MOS transistor having a low threshold voltage, characterized in that to form a gate conductive film implanted with the first conductive impurity dopant. 제 1항에 있어서,The method of claim 1, 상기 제 1영역에 제 2도전형 불순물 도펀트를 주입하는 단계는,Injecting a second conductive impurity dopant into the first region, 상기 제 1영역의 게이트 도전막에도 상기 제 2도전형 불순물 도펀트를 주입하는 것을 특징으로 하는 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법.The second conductive impurity dopant is also implanted into the gate conductive film of the first region, wherein the semiconductor device has a low threshold voltage MOS transistor.
KR1020060122204A 2006-12-05 2006-12-05 Method for manufacturing semiconductor device with low threshold voltage type mos transistor KR100791713B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060122204A KR100791713B1 (en) 2006-12-05 2006-12-05 Method for manufacturing semiconductor device with low threshold voltage type mos transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060122204A KR100791713B1 (en) 2006-12-05 2006-12-05 Method for manufacturing semiconductor device with low threshold voltage type mos transistor

Publications (1)

Publication Number Publication Date
KR100791713B1 true KR100791713B1 (en) 2008-01-04

Family

ID=39216743

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060122204A KR100791713B1 (en) 2006-12-05 2006-12-05 Method for manufacturing semiconductor device with low threshold voltage type mos transistor

Country Status (1)

Country Link
KR (1) KR100791713B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990075468A (en) * 1998-03-20 1999-10-15 김영환 MOS transistor manufacturing method
KR20010004554A (en) * 1999-06-29 2001-01-15 김영환 Method of manufacture semiconductor device
KR20050088821A (en) * 2004-03-03 2005-09-07 삼성전자주식회사 Semiconductor device having transistors with low threshold voltage and high breakdown voltage

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990075468A (en) * 1998-03-20 1999-10-15 김영환 MOS transistor manufacturing method
KR20010004554A (en) * 1999-06-29 2001-01-15 김영환 Method of manufacture semiconductor device
KR20050088821A (en) * 2004-03-03 2005-09-07 삼성전자주식회사 Semiconductor device having transistors with low threshold voltage and high breakdown voltage

Similar Documents

Publication Publication Date Title
US6277675B1 (en) Method of fabricating high voltage MOS device
KR100514526B1 (en) Semiconductor device and fabricating method thereof
US20040041170A1 (en) Low dose super deep source/drain implant
US6261885B1 (en) Method for forming integrated circuit gate conductors from dual layers of polysilicon
CN101383377A (en) Trench transistor and method for manufacturing the same
JP4501183B2 (en) Manufacturing method of semiconductor device
KR100552808B1 (en) A semiconductor device with a diffused source/drain structure, and a method thereof
KR100791713B1 (en) Method for manufacturing semiconductor device with low threshold voltage type mos transistor
CN112309853A (en) Preparation method of shielded gate trench structure
KR20100020688A (en) Ldmos semiconductor and method for fabricating the same
KR20010083626A (en) Transistor forming method
KR100351251B1 (en) Method of manufacturing a transistor in a semiconductor device
KR100685879B1 (en) Semiconductor Device and Fabricating Method Thereof
US20050133831A1 (en) Body contact formation in partially depleted silicon on insulator device
KR100247812B1 (en) Method for manufacturing semiconductor device
KR100334968B1 (en) Method for fabricating buried channel type PMOS transistor
KR100271801B1 (en) Manufacturing Method of Semiconductor Device
KR100778861B1 (en) Method for fabricating ldmos semiconductor device
KR100602113B1 (en) Transistor and manufacturing process thereof
KR100772115B1 (en) Method of manufacturing mosfet device
JPH09205203A (en) Semiconductor device and its manufacture
KR19980029591A (en) Manufacturing Method of Dual Gate SeaMOS Transistor
KR100537272B1 (en) Method for fabricating of semiconductor device
KR100223994B1 (en) N type field effect metal oxide semiconductor device and manufacturing thereof
KR100790264B1 (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee