KR19980029591A - Manufacturing Method of Dual Gate SeaMOS Transistor - Google Patents
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Abstract
듀얼 게이트 씨모오스 트랜지스터의 제조방법이 개시된다. 개시된 방법은 트랜지스터의 게이트위에 산화막 또는 질화막 등과 같은 버퍼막을 도포한 후 패터닝 및 이온주입을 행하여 제조함을 특징으로 한다.Disclosed is a method of manufacturing a dual gate seed transistor. The disclosed method is characterized by fabricating a buffer film such as an oxide film or a nitride film on a gate of a transistor, followed by patterning and ion implantation.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 듀얼 게이트 씨모오스 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a dual gate CMOS transistor.
종래의 피모오스 트랜지스터(PMOS TR)의 게이트는 엔형(N-Type)으로 도핑된 게이트 재질을 사용하였다. 이는 매몰 채널(Buried Channel)이기 때문에 단채널 효과의 특성이 우수한 때문이었다. 그러나, 낮은 드레쉬홀드 전압 특성을 요구하는 저전압 동작제품에서는 피모오스 트랜지스터의 게이트 재질의 도핑을 고농도의 피형으로 하거나 폴리실리콘에 고농도의 피형 임플란테이션을 실시하여 피형의 폴리실리콘을 게이트로 사용함으로서 표면 채널을 만들 수 가 있다. 여기에다 최근의 기술동향은 저전압 동작과 고속의 동작을 요구하므로 엔형 폴리 또는 피형 폴리를 트랜지스터의 게이트재질로 사용하는 것 보다는 WSix + poly와 같은 폴리 사이드 게이트를 사용하거나 티타늄 실리사이드 폴리 게이트를 사용하여 기생 저항값을 낮추어 주는 방식으로 상기한 추세에 부응하고 있다. 하지만, 듀얼 게이트 씨모오스 기술과 티타늄 실리사이드 기술을 함께 구현시 얕은 접합에 티타늄 실리사이드를 만들어야 하므로 접합의 누수가 많은 단점이 생긴다. 왜냐하면, 듀얼 게이트 피모오스 트랜지스터의 게이트를 도핑시 일반적으로 제조방법이 손쉬운 이온주입을 통해 도핑을 한다. 이 경우에 주입되는 보론이 게이트 옥사이드를 관통하면 트랜지스터의 드레쉬홀드 값이 변화되거나 신뢰성이 저하되므로 이를 방지하고자 이온 주입 에너지를 작게하기 때문이다. 통상적으로 게이트에 이온을 주입시 소오스와 드레인 영역에도 함께 이온주입을 하게 되고 이 경우에 상기한 바와 같이 게이트 산화막의 오염을 막기 위한 낮은 에너지의 이온주입에 기인하여 소오스와 드레인의 접합이 얕게 형성됨으로써 후속의 공정인 티타늄 실리사이데이션 공정에 의해 실리사이드와 접합간의 거리가 작아진다. 이 때문에 트랜지스터의 누설전류가 증가하게 된는 문제가 있다. 접합 리키지가 안전한 수준이 되도록 하기 위해서는 실리사이드가 형성된 지점으로 부터 접합의 깊이를 0.15내지 0.17마이크론 미터정도로 해주어야 한다. 그러나, 도 1에 도시된 바와 같은 트랜지스터의 제조에 있어서는 트랜지스터의 특성저하를 막기 위해 이온의 주입시 이온 주입 에너지를 줄임으로써 접합의 깊이가 얕아져 상기한 바와 같이 실리사이드로 인한 누설전류의 증가 문제를 유발한다.The gate of the conventional PMOS TR is a gate material doped with an N-type. This is because the short channel effect is excellent because it is a buried channel. However, in low-voltage operation products requiring low threshold voltage characteristics, the doping of the gate material of the PMOS transistor can be made in a high concentration, or a high concentration of implant implanted in polysilicon can be used to form a polysilicon as a gate. Surface channels can be created. In addition, recent technical trends require low-voltage and high-speed operation, so parasitic resistances can be achieved by using polyside gates such as WSix + poly or by using titanium silicide polygates rather than using en- or poly-poly as the gate material of transistors. The trend is met by lowering the value. However, when the dual gate SiMOS technology and the titanium silicide technology are implemented together, the titanium silicide must be made in the shallow junction, which causes a lot of leakage of the junction. This is because, when doping the gate of the dual gate PMOS transistor, the manufacturing method is generally doped through easy ion implantation. In this case, when the boron injected passes through the gate oxide, the threshold value of the transistor is changed or the reliability is lowered, thereby reducing the ion implantation energy. In general, when implanting ions into the gate, ion implantation is performed together with the source and drain regions. In this case, the junction between the source and the drain is shallow due to the low energy ion implantation to prevent contamination of the gate oxide layer as described above. The distance between the silicide and the junction is reduced by a subsequent titanium silicidation process. This causes a problem that the leakage current of the transistor increases. To ensure a safe junction junction, the junction depth should be 0.15 to 0.17 microns from the point of silicide formation. However, in the manufacture of a transistor as shown in FIG. 1, the depth of junction becomes shallower by reducing ion implantation energy during implantation of ions in order to prevent deterioration of the transistor, thereby increasing the leakage current due to silicide as described above. cause.
상술한 바와 같이 종래에는 이온 주입 에너지를 줄임으로써 누설전류가 증가되는 문제가 있었다.As described above, conventionally, the leakage current is increased by reducing the ion implantation energy.
본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 소자의 제조방법을 제공함에 있다.An object of the present invention is to provide a method for manufacturing a semiconductor device that can solve the above-mentioned conventional problems.
본 발명의 다른 목적은 누설전류를 억제할 수 있는 듀얼 게이트 씨모오스 트랜지스터의 제조방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a dual gate SiMOS transistor capable of suppressing leakage current.
도 1은 일반적인 듀얼 게이트 씨모오스 트랜지스터의 공정 단면도.1 is a process cross-sectional view of a typical dual gate SeaMOS transistor.
도 2내지 도 9는 본 발명에 따른 듀얼 게이트 씨모오스 트랜지스터의 제조순서를 보여주는 공정 단면도.2 to 9 are process cross-sectional views showing a fabrication procedure of a dual gate CMOS transistor according to the present invention.
상기의 목적들을 달성하기 위한 본 발명에 따른 제조방법은, 트랜지스터의 게이트위에 산화막 또는 질화막 등과 같은 버퍼막을 도포한 후 패터닝 및 이온주입을 행함을 특징으로 한다. 이에 따라 게이트 폴리내로의 보론 주입거리를 조절하면서 소오스 드레인 영역의 접합을 표면의 실리사이드로부터 깊게 할 수 있어 누설전류를 줄이는 이점이 있다.The manufacturing method according to the present invention for achieving the above object is characterized by performing a patterning and ion implantation after applying a buffer film such as an oxide film or a nitride film on the gate of the transistor. Accordingly, the junction of the source drain region can be deepened from the silicide on the surface while controlling the boron injection distance into the gate poly, thereby reducing the leakage current.
이하 본 발명에 따른 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명되어질 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2내지 도 9에는 본 발명에 따른 듀얼 게이트 씨모오스 트랜지스터의 제조순서를 보여주는 공정 단면도가 나타나 있다.2 to 9 are cross-sectional views illustrating a manufacturing process of the dual gate CMOS transistor according to the present invention.
도 2를 참조하면, 실리콘 재질의 기판 10상에 게이트 산화막 20을 형성한 후 그 위에 폴리 실리콘 층 30을 게이트로서 적층하고 그 위에 산화막 또는 질화막 40을 절연막으로서 적층하는 것이 보여진다. 도 32에서는 도 1의 절연막 40상에 포토 레지스트 42를 덮어, 사진공정을 행함으로써 도 4와 같이 게이트 패터닝을 수행한다. 여기서, 상기 절연막 40의 두께는 피모오스 트랜지스터의 소오스/드레인이 되는 채널영역의 접합깊이의 주입거리 Rp와 게이트 폴리 내에서의 주입거리Rp를 같이 고려하여 보론이온이 상기 게이트 산화막 20을 관통하지 않을 정도의 두께로 한다. 즉, 버퍼의 역할을 하도록 하기 위해 수백 옹그스트롱 정도로 형성하는 것이다. 도 5에서는 기판 10내의 트랜지스터의 소오스 및 드레인이 형성될 부분 12,14에 피형의 이온을 저농도로 도핑한다. 이 경우에 이온은 BF2이다. 도 5의 결과물을 얻고나서 전면에 산화막 또는 질화막을 형성하고 전면 에치백을 수행하여 도 6에서와 같이 게이트 폴리 30의 양측벽에 스페이서 50를 형성한다. 도 7에서는 상기 도 6의 결과물의 상기 소오스 및 드레인 영역 12,14 및 절연막 40상에 피형이온을 고농도로 주입하여 영역 16,18을 형성한다. 여기서, 상기 이온주입에 의해 게이트 폴리층 30은 고농도의 피형 도전층으로 전기적 특성이 변화된다. 이 경우에 상기 절연막 40이 보호막의 구실을 하므로 이온의 주입 에너지를 크게할 수가 있는 것이다. 통상적인 경우에 주입되는 보론이 게이트 옥사이드를 관통하면 트랜지스터의 드레쉬홀드 값이 변화되거나 신뢰성이 저하되므로 이를 방지하고자 이온 주입 에너지를 작게하였다. 따라서, 종래에는 낮은 에너지의 이온주입에 기인하여 소오스와 드레인의 접합이 얕게 형성됨으로써 후속의 공정인 티타늄 실리사이데이션 공정에 의해 실리사이드와 접합간의 거리가 작아진다. 이 때문에 트랜지스터의 누설전류가 증가하게 된는 문제가 있게된 것이다. 그러나 본 실시예의 경우에는 상기 절연막 40이 보호막의 구실을 하므로 그러한 문제가 해결되는 것이다.Referring to FIG. 2, it is shown that after forming a gate oxide film 20 on a silicon substrate 10, a polysilicon layer 30 is stacked thereon as a gate and an oxide film or nitride film 40 is stacked thereon as an insulating film. In FIG. 32, the gate patterning is performed as shown in FIG. 4 by covering the photoresist 42 on the insulating film 40 of FIG. In this case, the thickness of the insulating layer 40 does not penetrate the gate oxide layer 20 considering the injection distance Rp of the junction depth of the channel region to be the source / drain of the PMOS transistor and the injection distance Rp in the gate poly. Let it be about thickness. That is, to form a few hundred Angstroms to act as a buffer. In FIG. 5, the doped ions are lightly doped in portions 12 and 14 where the source and the drain of the transistor in the substrate 10 are to be formed. In this case the ion is BF2. After the resultant of FIG. 5 is obtained, an oxide film or a nitride film is formed on the entire surface, and the entire surface is etched back to form spacers 50 on both sidewalls of the gate poly 30 as shown in FIG. In FIG. 7, regions 16 and 18 are formed by implanting highly ionized ions into the source and drain regions 12 and 14 and the insulating layer 40 of the resultant of FIG. 6. In this case, the gate poly layer 30 is changed into an electrically conductive layer having a high concentration by the ion implantation. In this case, since the insulating film 40 serves as a protective film, the implantation energy of ions can be increased. In the conventional case, when the boron implanted penetrates the gate oxide, the threshold value of the transistor is changed or the reliability is deteriorated. Therefore, conventionally, the junction between the source and the drain is made shallow due to the low energy ion implantation, so that the distance between the silicide and the junction is reduced by a titanium silicidation process which is a subsequent process. This causes a problem that the leakage current of the transistor increases. However, in the present embodiment, the problem is solved because the insulating film 40 serves as a protective film.
도 8에서는 도 7의 공정의 수행 후 상기 절연막 40을 습식식각 등의 식각을 통해 상기 절연막 40을 제거하는 것이 나타난다. 도 9는 상기 제거된 절연막 40자리에 실리사이드 형성을 위해 티타늄 또는 코발트 막 45을 형성하는 것을 나타낸 것이다.In FIG. 8, after performing the process of FIG. 7, it is shown that the insulating film 40 is removed by etching such as wet etching. FIG. 9 shows the formation of titanium or cobalt film 45 for silicide formation in the removed insulating film 40.
상술한 바와 같이 본 발명에 의하면, 누설전류를 억제할 수 있는 듀얼 게이트 씨모오스 트랜지스터의 제조방법이 제공되는 효과가 있다.As described above, according to the present invention, there is an effect that a method for manufacturing a dual gate sea-MOS transistor capable of suppressing a leakage current is provided.
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| KR1019960048881A KR100233707B1 (en) | 1996-10-26 | 1996-10-26 | Method of manufacturing dual-gate cmos transistor |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356822B1 (en) * | 2001-01-09 | 2002-10-18 | 주식회사 하이닉스반도체 | Method of fabricating semiconductor devices |
| KR100821494B1 (en) * | 1999-02-26 | 2008-04-11 | 루센트 테크놀러지스 인크 | Process for the fabrication of dual gate structures for CMOS devices |
| KR100866119B1 (en) * | 2001-12-22 | 2008-10-31 | 주식회사 하이닉스반도체 | Method for forming dual gate electrode |
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1996
- 1996-10-26 KR KR1019960048881A patent/KR100233707B1/en not_active IP Right Cessation
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| KR100356822B1 (en) * | 2001-01-09 | 2002-10-18 | 주식회사 하이닉스반도체 | Method of fabricating semiconductor devices |
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