KR100790893B1 - 볼록한 저항성 팁을 구비한 반도체 탐침 및 그 제조방법 - Google Patents

볼록한 저항성 팁을 구비한 반도체 탐침 및 그 제조방법 Download PDF

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김준수
홍승범
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    • B82Y35/00—Methods or apparatus for measurement or analysis of nanostructures

Abstract

볼록한 저항성 팁을 구비한 반도체 탐침 및 그 제조방법이 개시된다. 개시된 반도체 탐침은: 캔티레버 상에서 상기 캔티레버의 길이방향과 직교하는 제1방향에서 소정 높이로 돌출된 돌출부; 상기 돌출부 상의 볼록한 저항성 팁; 및 상기 돌출부에서 상기 저항성 팁의 양측에 각각 형성된 제1 및 제2 전극영역;을 구비한다. 상기 캔티레버는 제1불순물로 도핑되어 있으며, 상기 제1 및 제2 전극영역과 상기 저항성 팁은 상기 제1불순물과 극성이 다른 제2불순물로 형성되며, 상기 저항성 팁은 상기 제1 및 제2 전극영역 보다 저농도로 도핑된 것을 특징으로 한다.

Description

볼록한 저항성 팁을 구비한 반도체 탐침 및 그 제조방법{Semiconductor probe having embossed resistive tip and method of fabricating the same}
도 1은 종래의 저항성 팁이 형성된 캔티레버의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 팁 부분만을 간략히 나타낸 도면이다.
도 3은 도 2의 반도체 탐침의 팁의 기능을 설명하는 도면이다.
도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 제조과정을 순차적으로 보여주는 도면이다.
도 5는 본 발명에 따른 반도체 탐침의 분해능과 종래의 구조의 반도체 탐침의 분해능을 비교하기 위해 시뮬레이션에 사용한 탐침의 단면도이다.
도 6은 도 5의 시뮬레이션 결과들 도시한 그래프이다.
도 7은 본 발명의 제2 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 팁 부분만을 간략히 나타낸 도면이다.
도 8a 및 도 8b는 본 발명의 제2 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 제조방법을 설명하는 도면이다.
도 9는 본 발명의 제3 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 팁 부분만을 간략히 나타낸 도면이다.
도 10은 본 발명의 제3 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 제조방법을 설명하는 도면이다.
도 11은 본 발명의 제4 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 제조방법을 설명하는 도면이다.
본 발명은 볼록한 저항성 팁을 구비한 반도체 탐침 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 x 방향 및 y 방향에서 고분해능을 가진 저항성 팁을 구비한 반도체 탐침 및 제조방법에 관한 것이다.
오늘날 휴대용 통신 단말기, 전자 수첩등 소형 제품에 대한 수요가 증가함에 따라 초소형 고집적 비휘발성 기록매체의 필요성이 증가하고 있다. 기존의 하드 디스크는 소형화가 용이하지 아니하며, 플래쉬 메모리(flash memory)는 고집적도를 달성하기 어려우므로 이에 대한 대안으로 주사 탐침(Scanning probe)을 이용한 정보 저장 장치가 연구되고 있다.
탐침은 여러 SPM(Scanning Probe Microscopy)기술에 이용된다. 예를 들어, 탐침과 시료 사이에 인가되는 전압차이에 따라 흐르는 전류를 검출하여 정보를 재생하는 주사관통현미경(Scanning Tunneling Microscope; STM), 탐침과 시료 사이의 원자적 힘을 이용하는 원자간력 현미경(Atomic Force Microscope; AFM), 시료의 자기장과 자화된 탐침간의 힘을 이용하는 자기력 현미경(Magnetic Force Microscope; MFM), 가시광선의 파장에 의한 해상도 한계를 개선한 주사 근접장 광학 현미경(Scanning Near-Field Optical Microscope; SNOM), 시료와 탐침간의 정전력을 이용한 정전력 현미경(Electrostatic Force Microscope;EFM) 등에 이용된다.
이러한 SPM 기술을 이용하여 정보를 고속 고밀도로 기록 및 재생하기 위해서는 수십나노미터 직경의 작은 영역에 존재하는 표면전하를 검출할 수 있어야 하며, 기록 및 재생속도를 향상시키기 위해 캔티레버를 어레이 형태로 제작할 수 있어야 한다.
도 1은 국제출원공개공보 WO 03/096409호에 개시된 저항성 팁(30)이 형성된 캔티레버(70)의 단면도이다. 저항성 팁(30)은 캔티레버(70) 상에 수직으로 위치하며, 어레이형태의 제작이 가능하며, 또한, 수십나노미터의 직경의 저항영역(36)을 가지도록 제조할 수 있다.
도 1을 참조하면, 반도체 탐침의 팁(30)은, 제1불순물이 도핑된 팁(30)의 몸체부(38)와, 팁(30)의 첨두부에 위치하며 제2불순물이 저농도로 도핑되어 형성된 저항 영역(36)과, 저항 영역(36)을 사이에 두고 팁(30)의 경사면에 위치하며 상기 제2불순물이 고농도로 도핑된 제1 및 제2반도체 전극 영역(32, 34)을 구비한다.
그러나, 종래의 저항성 팁을 구비한 반도체 탐침은 저항성 팁(30)을 형성하는 과정에서 팁(30)의 경사면에 형성된 반도체 전극영역(32, 34)이 습식 식각 또는 건식 등방성 식각으로 과도하게 식각되면서 고농도로 도핑된 경사면의 영역이 줄어든다. 따라서, 경사면에서의 도전성 영역이 줄어들며, 이는 저항영역(36)의 공간분해능을 저하시킬 수 있다. 또한, 제조공정 중 300 keV의 높은 에너지의 이온 주입 으로 탐침이 손상을 입을 수 있으며, 장시간 열확산 공정, 예컨데 1000 ℃에서 12시간 어닐링(annealing)을 필요로 하고, 팁의 샤프닝(shapening)을 위해 1000 ℃에서 30분 내지 40분 산소 분위기에서 열산화 공정이 필요하다.
또한, 종래의 저항성 팁을 구비한 반도체 탐침은 x 방향에서의 분해능에 비해서 y 방향에서의 분해능이 매우 떨어지는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, x 방향 뿐만 아니라 y 방향에서도 고분해능을 가지는 반도체 탐침을 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 반도체 탐침을 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 제1 실시예에 따른 고분해능 팁을 구비한 반도체 탐침은:
캔티레버 상에서 상기 캔티레버의 길이방향과 직교하는 제1방향에서 소정 높이로 돌출된 돌출부;
상기 돌출부 상의 볼록한 저항성 팁; 및
상기 돌출부에서 상기 저항성 팁의 양측에 각각 형성된 제1 및 제2 전극영역;을 구비하며,
상기 캔티레버는 제1불순물로 도핑되어 있으며, 상기 제1 및 제2 전극영역과 상기 저항성 팁은 상기 제1불순물과 극성이 다른 제2불순물로 형성되며, 상기 저항성 팁은 상기 제1 및 제2 전극영역 보다 저농도로 도핑된 것을 특징으로 한다.
본 발명에 따르면, 상기 저항성 팁은 100 nm 이하의 변의 길이의 사각 기둥이며, 보다 바람직하게는 상기 저항성 팁의 변의 길이는 14 ~ 50 nm 이다.
본 발명의 일 국면에 따르면, 상기 제1방향과 직교하는 제2방향에서 상기 저항성 팁의 양측에는 제1 스페이서가 더 형성된다.
상기 제1 스페이서는 절연물질로 형성될 수 있다.
본 발명의 다른 국면에 따르면, 상기 돌출부 상에서 상기 저항성 팁의 양측에는 제2 스페이서가 더 형성된다.
본 발명에 따르면, 상기 제2 스페이서는 절연 물질 또는 금속 물질로 형성된 다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 제2 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 제조방법은:
제1불순물이 도핑된 기판의 상면에 스트라이프 형상의 제1 마스크막을 형성하는 제1단계;
상기 제1 마스크막의 상방으로부터 상기 기판을 식각하여 상기 스트라이프 형상의 볼록부를 형성하는 제2단계;
상기 제1 마스크막에 노출된 상기 기판의 영역에 상기 제1불순물과 다른 극성의 제2불순물을 고농도로 도핑하여 제1 및 제2반도체 전극 영역을 형성하고, 상기 볼록부를 저항영역으로 형성하는 제3단계;
상기 기판 상에 상기 볼록부에 대해서 직교하는 방향으로 스트라이프 형상의 감광제를 형성하는 제4단계;
상기 감광제를 제2 마스크막으로 하여 상기 제1 및 제2 반도체 전극영역을 제거하여 상기 기판 상에 소정 높이의 돌출부를 형성하고, 상기 돌출부 상에 볼록한 저항성 팁을 형성하는 제5단계; 및
상기 기판의 하면을 식각하여 상기 저항성 팁이 말단부에 위치하도록 캔티레버를 형성하는 제6단계;를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상기 제3단계는, 상기 전극영역 사이의 상기 돌출부를 상기 제2불순물이 저농도로 도핑되게 한다.
또한, 상기 제3단계는, 상기 기판에 이온주입하는 에너지가 10 keV 이하일 수 있다.
또한, 상기 제3단계는, 상기 기판을 급속 열처리(rapid thermal annealing: RTA) 하는 단계;를 포함할 수 있다.
본 발명에 따르면, 상기 제5단계는,
상기 감광제를 제2 마스크막으로 하여 노출된 상기 볼록부를 제거하여 상기 볼록한 저항성 팁을 형성하는 단계;
상기 기판 및 상기 제2 마스크막 상에 절연물질층을 증착하는 단계;
상기 기판 상방으로부터 이방성 식각공정으로 상기 절연물질층을 제거하여 상기 저항성 팁의 양측에 제1 스페이서를 형성하는 단계; 및
상기 기판을 소정 깊이로 식각하여 상기 제1 및 제2 반도체 전극영역을 제거 하여 상기 돌출부를 형성하는 단계:를 구비할 수 있다.
여기서, 상기 제2단계는, 상기 볼록부의 양측에 제2 스페이서를 형성하는 단계를 더 포함하며, 상기 제3단계는, 상기 제1 마스크막 및 상기 제2 스페이서에 노출된 상기 기판의 영역에 상기 제1불순물과 다른 극성의 제2불순물을 고농도로 도핑하여 제1 및 제2반도체 전극 영역을 형성하고, 상기 볼록부를 저항영역으로 형성하는 단계일 수 있다.
또한, 상기 제2 스페이서를 형성하는 단계는,
상기 제1 마스크막 및 상기 기판 상에 절연물질 또는 금속물질을 증착하는 단계; 및
상기 기판 상부로부터 이방성 식각공정으로 상기 제1마스크막 및 상기 기판 표면을 노출하는 단계;를 포함할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침 및 그 제조방법을 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 2는 본 발명의 제1 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 팁 부분만을 간략히 나타낸 도면이며, 왼쪽 도면은 x 방향에서의 선단면도이며, 오른쪽 도면은 왼쪽 도면의 II-II 선단면도(y 방향에서의 선단면도)이다.
도 2를 참조하면, 제1불순물로 도핑된 캔티레버(170)의 단부 상에서 캔티레버의 길이방향과 직교하는 제1방향(x 방향)으로 소정 높이, 예컨대 100 nm 높이의 돌출부(172)가 형성되어 있다. 상기 돌출부(172)는 적어도 상부는 제2불순물로 도핑된 영역이다. 상기 돌출부(172) 상에는 상기 제2불순물로 도핑된 저항성 팁(130)이 형성되어 있다. 상기 저항성 팁(130)은 사각기둥형상이 될 수 있다. 팁(130)은, 제2불순물이 저농도로 도핑된 저항 영역(136)이다. 캔티레버(170)에서 팁(130)의 양측으로 제2불순물이 고농도로 도핑된 제1 전극영역(132) 및 제2 전극영역(134)이 형성되어 있다. 제1 및 제2 전극영역(132, 134) 사이의 캔티레버(170)의 일부 영역 및 팁(130)은 전극영역(132, 134)에 이온을 주입하는 과정에 형성될 수 있다. 즉, 전극영역(132, 134)에 이온 도핑시 표면으로부터 1021 이온/cm2 도핑하면, 전극영역(132, 134)은 표면으로부터 순차적으로 깊어지면서 이온 도핑 농도가 1021~1018 로 고농도로 도핑될 수 있으며, 이러한 고농도 도핑영역의 이온 확산으로 저항성 팁 영역은 1015 ~ 1017 로 저농도로 도핑될 수 있다. 따라서, 전극영역(132, 134)은 저항 영역(136) 보다 상대적으로 고농도로 도핑되며, 이 고농도 도핑영역으로부터 이온이 확산된 저항영역(136)은 저농도로 도핑된 영역이 된다. 여기서, 제1불순물이 p형 불순물이고, 제2불순물은 제1불순물과 극성이 다른 n형 불순물인 것이 바람직하다. 또한, 제1불순물이 n형 불순물이고, 제2불순물은 제1불순물과 극성이 다른 p형 불순물일 수도 있다.
팁(130)의 폭(W1 및 W2)은 제조공정 중에 사용되는 두 개의 마스크의 폭으로 조절될 수 있다. 폭(W1)은 제1마스크의 폭에 해당되며, 돌출부(172)의 폭(W3)는 제2 마스크의 폭과 같게 형성될 수 있으며, 폭(W2)는 제2마스크의 폭과 같거나 또는 작게 형성될 수 있다. 상기 팁의 폭(W1 및 W2)이 100 nm 이하이면, 상기 전극 영역(132, 134)를 형성하는 이온 주입 에너지를 예컨대 10 keV 로 낮출 수 있으므로 이온 주입과정에서의 탐침의 손상을 방지할 수 있다. 또한, 상기 팁(130)의 양측에 형성된 도전성 영역(132, 134)이 저항성 팁(130) 이외의 영역을 차단하며, 따라서 본 발명에 따른 탐침의 분해능이 향상된다. 팁(130)의 폭(W1 및 W2)은 고분해능을 위해서 100 nm 이하인 것이 바람직하며, 보다 바람직하게는 14 ~ 50 nm 이다. 비소(As)를 10 keV 로 이온 주입시, 깊이 방향으로 비소는 밀도 분포를 갖게 되는데 이때 비소의 밀도가 가장 높은 깊이인 projected range가 대략 10 nm 이며, 이온주입 마스크 끝단으로 부터 횡방향으로의 분포는 projected range의 30~40% 정도로 알려져 있다. 따라서 이온 주입과 activation annealing 공정을 진행 후 저항영역이 형성되려면 최소한 팁의 폭은 projected range의 1.4배(14 nm) 이상인 것이 바람직하다.
한편, 본 발명의 반도체 탐침을 상기 제1방향(x 방향)과 직교하는 제2방향(y 방향)으로 주사하는 경우, 돌출된 팁(130)에만 전계가 미치므로 제2방향에서의 분해능이 향상된다.
도 3은 도 2의 반도체 탐침의 팁(130)의 말단부를 확대한 도면이다.
도 3을 참조하여 본 발명에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 작용을 설명한다.
본 발명에 따른 저항성 팁(130)은 기록매체(133)의 표면전하(137)를 검출시, 공핍 영역(138)이 반도체 전극영역(132, 134)까지 확장되지 않더라도 부도체인 공핍영역(138)에 의해 저항 영역(136)의 면적이 줄어들게 됨으로써 저항영역(136)의 저항값의 변화가 발생하며, 따라서 저항값의 변화로부터 기록매체(133)의 표면전하(137)의 극성과 크기를 검출할 수 있다. 저항 영역(136)의 내부에 형성되는 공핍 영역(138)이 표면 음전하(137)가 발생시키는 전계에 의해 점차 제1 및 제2반도체 전극 영역(132, 134)방향으로 확장되고 있는 것을 볼 수 있다. 특히, 본 발명에 따른 저항성 팁(130)은 도전체로 작용하는 전극영역(132, 134)과 구별되므로, 팁(130)의 공간 분해능이 향상된다.
본 발명에 따른 반도체 탐침을 x 방향으로 주사시, 상기 돌출부(172)에 형성된 전극영역(132, 134)이 기록매체의 표면전하가 팁(130)에 집중되도록 저항영역을 한정한다. 따라서, 기록매체의 표면전하(도 3의 137 참조)에 의해 발생되는 전계는 팁(130)의 저항값 차이를 유발하는데, 이 저항값의 변화로부터 표면 전하의 극성과 크기가 정확하게 검출될 수 있다.
또한, 본 발명에 따른 반도체 탐침을 y 방향으로 주사시, 표면전하(137)가 저항영역(137) 중 팁(130)에 집중되며, 따라서 분해능이 향상된다.
도 4a 내지 도 4h는 본 발명의 제1 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 제조과정을 순차적으로 보여주는 도면이다.
도 4a를 참조하면, 제1불순물로 도핑된 실리콘 기판(331)의 표면에 실리콘 산화막 또는 실리콘 질화막 등의 마스크막(333)을 형성하고, 감광제(335)를 마스크막(333) 상부에 도포한 다음, 스트라이프 형상의 마스크(338)를 감광제(335) 상방에 배치시킨다.
도 4b를 참조하면, 노광, 현상 및 식각 공정을 수행하여 스트라이프형의 마스크막(333a)을 기판(331) 상에 형성한다. 상기 마스크막(333)의 폭은 대략 100 nm 이하로 형성될 수 있다. 보다 바람직하게는 상기 마스크막(333)의 폭을 14~50 nm 로 형성한다.
도 4c를 참조하면, 마스크막(333a)의 상방으로부터 건식 식각을 하여 대략 100 nm 이하의 깊이로 기판(331)을 식각한다. 기판(331)에는 스트라이프 형상의 볼록부(337)가 형성된다.
도 4d를 참조하면, 마스크막(333a)의 상방으로부터 제2불순물을 고농도 도핑하여 제1 및 제2 반도체 전극 영역(332, 334)을 형성한다. 이때 이온 주입에너지는 예컨대 10 keV 의 낮은 에너지를 사용할 수 있다. 본 발명에서 이온 주입에너지를 낮출 수 있는 것은 팁 형성을 위한 팁의 양측의 전극영역(332, 334)의 식각과정이 없기 때문에 전극영역(332, 334)의 깊이를 낮게 형성할 수 있기 때문이다. 또한, 마스크막(333a)의 폭이 좁기 때문에 이온주입 과정과 짧은 열확산 공정으로 전극영역(332,334) 사이에 저항 영역이 용이하게 형성된다. 제1 및 제2반도체 전극 영역(332, 334)은 비저항값이 매우 낮게 형성되어 도전체로 작용한다. 이어서, 마스크막(333a)을 제거한 후, 기판(331)을 급속 열처리(rapid thermal annealing: RTA)하여 이온 주입된 이온을 활성화시킨다. 본 발명의 RTA 공정은 1000 ℃에서 수 분 이내로 열처리한다.
도 4e를 참조하면, 기판(331)의 상면에 감광제(339)를 도포한 다음 감광제(339)의 상방에 마스크막(333a)과 직교하도록 스트라이프형의 포토마스크(340)를 배치시킨다.
도 4f을 참조하며, 감광제(339)에 대해서 노광, 현상 및 식각 공정을 실시하면 포토마스크(340)와 동일한 형태의 감광제층(339a)이 형성된다.
도 4g를 참조하면, 스트라이프 형상의 감광제층(339a)을 마스크로 하여 볼록부(337)를 식각하면 볼록부(337a)가 형성된다. 이때, 마스크막(339a)에 의해 노출된 기판의 상면도 식각되지만, 3면에서 노출된 볼록부(337)에 비해서 식각률이 매우 낮다.
도 4h를 참조하면, 마스크막(339a)에 의해 노출된 기판(331)을 제1 및 제2 전극영역(332, 334)을 제거하도록 더 식각하면, 기판(331) 상에 돌출부(340)가 형 성되고, 볼록부(337a)는 돌출부(340) 위에 형성된다. 볼록부(337a)은 마스크막(339a)에 노출된 영역의 일부가 식각된다.
기판(331)로부터 감광제층(339a)를 제거하면, 기판(331) 상에 볼록부(337a)가 사각 기둥 형상으로 형성된다. 이 볼록부(337a)가 본 발명의 저항성 팁이다.
이어서, 기판(331)의 하면을 식각하여 저항성 팁(337a)이 말단부에 위치하도록 캔티레버(미도시)를 형성하고, 제1 및 제2반도체 전극영역(332, 334)에 전극패드(미도시)를 연결하는 공정을 수행한다. 이러한 캔티레버 형성공정은 잘 알려져 있으므로 상세한 설명은 생략한다.
도 5는 본 발명에 따른 반도체 탐침의 분해능과 종래의 구조(도 4g에서 마스크막(339a)을 제거한 구조)의 반도체 탐침의 분해능을 비교하기 위해 시뮬레이션에 사용한 탐침의 단면도이다.
도 5를 참조하면, 저항성 팁(430)의 x 방향에서 양측에 소스 및 드레인 전극(432, 434)을 형성하고, 팁(430)으로부터 50 nm 이격된 위치의 플로팅 전압을 메탈(440)로 형성하였다. 상방에 플로팅 게이트 전극(440)을 형성하였다. 메탈(440)의 개구(442)의 직경은 10 nm 로 하였다. 메탈(440)에 인가된 전압은 각각 +1 V, -1 V로 하였으며, 플로팅 전압을 화살표 A 방향(실제로는 y 방향)으로 이동시키면서 탐침(430)의 드레인 전류를 측정하였으며, 그 결과를 도 6에 나타내었다.
도 6을 참조하면, 종래 구조의 반도체 탐침을 y 방향으로 주사했을 때의 감도에 비교하여 본 발명의 반도체 탐침의 y 방향의 감도가 크게 향상된 것을 알 수 있다.
도 7은 본 발명의 제2 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 팁 부분만을 간략히 나타낸 도면이며, 왼쪽 도면은 x 방향에서의 선단면도이며, 오른쪽 도면은 왼쪽 도면의 VII-VII 선단면도(y 방향에서의 선단면도)이다. 도 2의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 7을 참조하면, 캔티레버(170)의 제2방향(y 방향)에서 팁(130)의 양측으로 스페이서(150)가 형성되어 있다. 이 스페이서(150) 사이의 저항성 팁(130)의 폭(W4)은 돌출부의 폭(W5) 보다 좁게 형성된다. 이 스페이서(150)는 식각과정에서 팁(130)의 y 방향에서의 식각을 방지한다. 상기 스페이서(150)는 절연물질로 형성된다. 절연물질로는 반도체 공정에서 일반적으로 사용되는 물질들이 제한없이 사용될 수 있다.
본 발명의 제2 실시예에 따른 반도체 탐침도 제1 실시예의 반도체 탐침과 같이 y 방향에서의 분해능이 향상되며, 여기서는 상세한 설명은 생략한다.
본 발명의 제2 실시예에 따른 반도체 탐침의 제조방법을 설명한다.
먼저, 도 4a 내지 도 4g의 단계는 제2 실시예의 반도체 탐침의 제조공정에 이용될 수 있다. 이어서, 도 8a에서 보듯이, 도 4g의 결과물 상에 절연물질(미도시)을 증착한다. 이어서, 상기 기판의 상방으로부터 상기 절연물질을 이방성 식각하면, 볼록부(337a)의 양측에 절연물질로된 스페이서(350)가 형성된다.
도 8b를 참조하면, 마스크막(339a)과 스페이서(350)에 의해 노출된 기판을 더 식각하면, 기판(331) 상에 돌출부(340)가 형성되고 돌출부(340) 위에 저항성 팁(337a)이 형성된다. 기판(331)로부터 감광제층(339a)를 제거하면, 기판(331) 상에 저항성 팁(337a)이 사각 기둥 형상으로 형성된다.
이어서, 기판(331)의 하면을 식각하여 저항성 팁(330)이 말단부에 위치하도록 캔티레버(미도시)를 형성하고, 제1 및 제2반도체 전극영역(332, 334)에 전극패드(미도시)를 연결하는 공정을 수행한다. 이러한 캔티레버 형성공정은 잘 알려져 있으므로 상세한 설명은 생략한다.
도 9는 본 발명의 제3 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 팁 부분만을 간략히 나타낸 도면이며, 왼쪽 도면은 x 방향에서의 선단면도이며, 오른쪽 도면은 왼쪽 도면의 IX-IX 선단면도(y 방향에서의 선단면도)이다. 도 2의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 9를 참조하면, 캔티레버(170)의 제방향(x 방향)에서 팁(130)의 양측으로 스페이서(160)가 형성되어 있다. 이 스페이서(160)는 도 4d의 도핑과정에서 마스크막(333a)의 폭이 좁은 경우, 전극영역(332, 334) 사이의 간격이 좁아져서 결국 저항영역 사이의 단락이 생기는 것을 방지하기 위한 것이다. 이 스페이서(160)는 절연물질 또는 Al, Ti, W, Sn, Cu 또는 Cr과 같은 금속물질로 형성될 수 있다.
본 발명의 제3 실시예에 따른 반도체 탐침의 제조방법을 설명한다.
먼저, 도 4a 내지 도 4c의 단계는 제1 실시예의 반도체 탐침의 제조공정에 이용될 수 있다. 이어서, 도 10에서 보듯이 도 4c의 결과물 상에 절연물질 또는 금속물질을 증착한다. 이어서, 상기 절연물질 또는 금속물질을 이방성 식각하면, 볼 록부(337)의 양측에 절연물질 또는 금속물질로된 스페이서(360)가 형성된다. 이어지는 공정은 도 4d 내지 도 4h의 공정을 따르며, 상세한 설명은 생략한다.
도 11은 본 발명의 제4 실시예에 따른 볼록한 저항성 팁을 구비한 반도체 탐침의 팁 부분만을 간략히 나타낸 도면이며, 왼쪽 도면은 x 방향에서의 선단면도이며, 오른쪽 도면은 왼쪽 도면의 XI-XI 선단면도(y 방향에서의 선단면도)이다. 도 2의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 11을 참조하면, 캔티레버(170)의 제2방향(y 방향)에서 팁(130)의 양측으로 제1 스페이서(150)가 형성되어 있으며, 제1방향(x 방향)에서 팁(130)의 양측으로 제2 스페이서(160)가 형성되어 있다.
제1 스페이서(150)는 식각과정에서 팁(130)의 y 방향에서의 식각을 방지한다. 상기 스페이서(150)는 절연물질로 형성된다. 절연물질로는 반도체 공정에서 일반적으로 사용되는 물질들이 제한없이 사용될 수 있다.
제2 스페이서(160)는 도 4d의 도핑과정에서 마스크막(333a)의 폭이 좁은 경우, 전극영역(332, 334) 사이의 간격이 좁아져서 결국 저항영역 사이의 단락이 생기는 것을 방지하기 위한 것이다. 제2 스페이서(160)는 절연물질 또는 Al, Ti, W, Sn, Cu 또는 Cr과 같은 금속물질로 형성될 수 있다.
제 4 실시예에 의한 반도체 탐침의 제조방법은 상기 제2 및 제3 실시예에 따른 반도체 탐침의 제조방법으로부터 잘 알 수 있으므로 상세한 설명은 생략한다.
본 발명의 볼록한 저항성 팁을 구비한 반도체 탐침에 따르면, 저항성 팁이 돌출부 상에 형성되고, 기판에서 상기 돌출부를 제외한 영역의 전극영역이 제거되므로, x 방향 뿐만 아니라 y 방향에서의 분해능이 향상된다.
본 발명의 볼록한 저항성 팁을 구비한 반도체 탐침의 제조방법에 따르면, 이온 주입과정에서 저에너지를 사용하기 때문에 탐침의 손상을 방지할 수 있다. 또한, 제어하기가 어려운 종래의 장시간 이온 확산공정이 없으므로, 원하는 탐침의 제조가 용이하다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다.
예를 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 다양한 형태의 탐침을 제조할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (19)

  1. 캔티레버 상에서 돌출된 돌출부;
    상기 돌출부 상의 볼록한 저항성 팁; 및
    상기 돌출부에서 상기 저항성 팁의 양측에 각각 형성된 제1 및 제2 전극영역;을 구비하며,
    상기 캔티레버는 제1불순물로 도핑되어 있으며, 상기 제1 및 제2 전극영역과 상기 저항성 팁은 상기 제1불순물과 극성이 다른 제2불순물로 형성되며, 상기 저항성 팁은 상기 제1 및 제2 전극영역 보다 저농도로 도핑된 것을 특징으로 하는 고분해능 저항성 팁을 구비한 반도체 탐침.
  2. 제 1 항에 있어서,
    상기 저항성 팁은 10 nm ~ 100 nm 의 변의 길이의 사각 기둥인 것을 특징으로 하는 반도체 탐침.
  3. 제 2 항에 있어서,
    상기 저항성 팁의 변의 길이는 14 ~ 50 nm 인 것을 특징으로 하는 반도체 탐침.
  4. 제 1 항에 있어서,
    상기 캔티레버의 길이방향과 직교하는 방향의 상기 저항성 팁의 양측에 제1 스페이서가 더 형성된 것을 특징으로 하는 볼록한 저항성 팁을 구비한 반도체 탐침.
  5. 제 4 항에 있어서,
    상기 제1 스페이서는 절연물질로 형성된 것을 특징으로 하는 볼록한 저항성 팁을 구비한 반도체 탐침.
  6. 제 4 항에 있어서,
    상기 돌출부 상에서 상기 저항성 팁의 양측에는 제2 스페이서가 더 형성된 것을 특징으로 하는 볼록한 저항성 팁을 구비한 반도체 탐침.
  7. 제 6 항에 있어서,
    상기 제2 스페이서는 절연 물질 또는 금속 물질로 형성된 것을 특징으로 하는 도핑 제어층이 형성된 볼록한 저항성 팁을 구비한 반도체 탐침.
  8. 제 1 항에 있어서,
    상기 캔티레버의 길이방향의 상기 저항성 팁의 양측에 제2 스페이서가 더 형성된 것을 특징으로 하는 볼록한 저항성 팁을 구비한 반도체 탐침.
  9. 제 8 항에 있어서,
    상기 제2 스페이서는 절연 물질 또는 금속 물질로 형성된 것을 특징으로 하는 도핑 제어층이 형성된 볼록한 저항성 팁을 구비한 반도체 탐침.
  10. 제1불순물이 도핑된 기판의 상면에 제2방향으로 스트라이프 형상의 제1 마스크막을 형성하는 제1단계;
    상기 제1 마스크막의 상방으로부터 상기 기판을 식각하여 상기 스트라이프 형상의 볼록부를 형성하는 제2단계;
    상기 제1 마스크막에 노출된 상기 기판의 영역에 상기 제1불순물과 다른 극성의 제2불순물을 고농도로 도핑하여 제1 및 제2반도체 전극 영역을 형성하고, 상기 볼록부를 저항영역으로 형성하는 제3단계;
    상기 기판 상에 상기 제2방향에 대해서 직교하는 제1방향으로 스트라이프 형상의 감광제를 형성하는 제4단계;
    상기 감광제를 제2 마스크막으로 하여 상기 제1 및 제2 반도체 전극영역을 제거하여 상기 기판 상에 소정 높이의 돌출부를 형성하고, 상기 돌출부 상에 볼록한 저항성 팁을 형성하는 제5단계;
    상기 기판의 하면을 식각하여 상기 저항성 팁이 말단부에 위치하도록 캔티레버를 형성하는 제6단계;를 포함하는 것을 특징으로 하는 고분해능 저항성 팁을 구비한 반도체 탐침 제조방법.
  11. 제 10 항에 있어서, 상기 볼록부를 저항영역으로 형성하는 단계는,
    상기 전극영역 사이의 상기 볼록부를 상기 제2불순물이 저농도로 도핑되게 하는 것을 포함하는 것을 특징으로 하는 반도체 탐침 제조방법.
  12. 제 11 항에 있어서, 상기 제3단계는,
    상기 기판에 이온주입하는 에너지가 500 eV ~ 10 keV 인 것을 특징으로 하는 것을 특징으로 하는 반도체 탐침 제조방법.
  13. 제 11 항에 있어서, 상기 제3단계는,
    상기 고농도의 도핑단계 이후에, 상기 기판을 급속 열처리(rapid thermal annealing: RTA) 하는 단계;를 포함하는 것을 특징으로 하는 반도체 탐침 제조방법.
  14. 제 10 항에 있어서,
    상기 제1 및 제2 마스크막의 폭은 10 nm ~ 100 nm 인 것을 특징으로 하는 반도체 탐침 제조방법.
  15. 제 10 항에 있어서, 상기 제5단계는,
    상기 감광제를 제2 마스크막으로 하여 노출된 상기 볼록부를 제거하여 상기 볼록한 저항성 팁을 형성하는 단계;
    상기 기판 및 상기 제2 마스크막 상에 절연물질층을 증착하는 단계;
    상기 기판 상방으로부터 이방성 식각공정으로 상기 절연물질층을 제거하여 상기 저항성 팁의 양측에 상기 제2방향으로 제1 스페이서를 형성하는 단계;
    상기 기판을 소정 깊이로 식각하여 상기 제1 및 제2 반도체 전극영역을 제거하여 상기 돌출부를 형성하는 단계:를 구비하는 것을 특징으로 하는 반도체 탐침 제조방법.
  16. 제 15 항에 있어서, 상기 제2단계는,
    상기 볼록부 형성단계 이후에 상기 볼록부의 상기 제1방향의 양측에 제2 스페이서를 형성하는 단계를 더 포함하며,
    상기 제3단계는, 상기 제1 마스크막 및 상기 제2 스페이서에 노출된 상기 기판의 영역에 상기 제1불순물과 다른 극성의 제2불순물을 고농도로 도핑하여 제1 및 제2반도체 전극 영역을 형성하고, 상기 볼록부를 저항영역으로 형성하는 단계인 것을 특징으로 하는 고분해능 저항성 팁을 구비한 반도체 탐침 제조방법.
  17. 제 16 항에 있어서, 상기 제2 스페이서를 형성하는 단계는,
    상기 제1 마스크막 및 상기 기판 상에 절연물질 또는 금속물질을 증착하는 단계; 및
    상기 기판 상부로부터 이방성 식각공정으로 상기 제1마스크막 및 상기 기판 표면을 노출하는 단계;를 포함하는 것을 특징으로 하는 반도체 탐침 제조방법.
  18. 제 10 항에 있어서, 상기 제2단계는,
    상기 볼록부 형성단계 이후에, 상기 볼록부의 상기 제1방향의 양측에 제2 스페이서를 형성하는 단계를 더 포함하며,
    상기 제3단계는, 상기 제1 마스크막 및 상기 제2 스페이서에 노출된 상기 기판의 영역에 상기 제1불순물과 다른 극성의 제2불순물을 고농도로 도핑하여 제1 및 제2반도체 전극 영역을 형성하고, 상기 볼록부를 저항영역으로 형성하는 단계인 것을 특징으로 하는 고분해능 저항성 팁을 구비한 반도체 탐침 제조방법.
  19. 제 18 항에 있어서, 상기 제2 스페이서를 형성하는 단계는,
    상기 제1 마스크막 및 상기 기판 상에 절연물질 또는 금속물질을 증착하는 단계; 및
    상기 기판 상부로부터 이방성 식각공정으로 상기 제1마스크막 및 상기 기판 표면을 노출하는 단계;를 포함하는 것을 특징으로 하는 반도체 탐침 제조방법.
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