JP4217218B2 - 抵抗性チップを備えた半導体探針の製造方法 - Google Patents
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Description
本発明は、抵抗性チップを備えた半導体探針の製造方法に係り、さらに詳細には抵抗性領域をドーピング工程および熱拡散工程で形成する抵抗性チップを備えた半導体探針の製造方法に関する。
携帯用通信端末や、電子手帳などの小型製品に対する需要が増加するにつれて、小型集積不揮発性記録媒体の需要が増加しつつある。既存のハードディスクの小型化は難しく、また、フラッシュメモリのさらなる集積化も難しいため、これに対する代案として、走査探針を利用した情報記憶装置が研究されている。
探針は、さまざまな走査型プローブ顕微鏡を応用した（Scanning Probe Microscopy：ＳＰＭ）技術に利用される。例えば、探針と試料との間に印加される電圧差によって流れる電流を検出して情報を再生する走査型トンネル顕微鏡（Scanning Tunneling Microscope：ＳＴＭ）、探針と試料との間の原子間力を利用する原子間力顕微鏡（Atomic Force Microscope：ＡＦＭ）、試料の磁場と磁化した探針との間の相互作用力を利用する磁気力顕微鏡（Magnetic Force Microscope：ＭＦＭ）、可視光線の波長による解像度限界を改善した走査型近接場光学顕微鏡（Scanning Near-Field Optical Microscope：ＳＮＯＭ）、試料と探針との静電力を利用した静電力顕微鏡（Electrostatic Force Microscope：ＥＦＭ）に利用される。
このようなＳＰＭ技術を利用して、情報を高速高密度に記録して再生するためには、直径数十ｎｍの小さな領域に存在する表面電荷を検出する必要があり、記録および再生速度を向上させるために、カンチレバーをアレイ状に製作しなければならない。
図１Ａは、大韓民国公開特許第２００１−４５９８１号に記載のＭＯＳＦＥＴ（Metal On Semiconductor Field Effect Transistor）チャンネル構造を有する走査型プローブ顕微鏡の探針の斜視図であり、図１Ｂは、図１ＡのＡ部分の拡大図である。
図１Ａに示すように、半導体基板２０をエッチングして形成された探針１０が、基板２０から棒状に突出しており、探針１０の両側は、基板２０上部の対向する電極パッド２０ａ，２０ｂに連結されている。
また、図１Ｂに示すように、探針１０のＶ字形のチップの端部の傾斜面にソース領域１１およびドレイン領域１３が形成されており、その間の中央にチャンネル領域１２が配置されている。
また、図１Ｂに示すように、探針１０のＶ字形のチップの端部の傾斜面にソース領域１１およびドレイン領域１３が形成されており、その間の中央にチャンネル領域１２が配置されている。
このような構造を有する探針１０のチップは、カンチレバーの末端に構成されるため、数十ｎｍの半径を有するアレイ状に形成することは難しかった。
また、従来の技術では、このような数十ｎｍサイズの半径を有するチップを備える探針は、酸化工程のような諸般工程を経て、カンチレバーに対して垂直に形成される。しかしながら、数十ｎｍの高さのチップが形成された状態では、フォトグラフィ工程の精度が大きく劣るので、ショートチャンネルのソース領域およびドレイン領域を形成することは難しかった。また、拡散工程を用いてショートチャンネルを具現しても、フォトリソグラフィ工程での整列誤差によってショートチャンネルをチップの中心の端部に整列させることは難しいという問題点がある。
また、従来の技術では、このような数十ｎｍサイズの半径を有するチップを備える探針は、酸化工程のような諸般工程を経て、カンチレバーに対して垂直に形成される。しかしながら、数十ｎｍの高さのチップが形成された状態では、フォトグラフィ工程の精度が大きく劣るので、ショートチャンネルのソース領域およびドレイン領域を形成することは難しかった。また、拡散工程を用いてショートチャンネルを具現しても、フォトリソグラフィ工程での整列誤差によってショートチャンネルをチップの中心の端部に整列させることは難しいという問題点がある。
図２Ａおよび図２Ｂは、従来技術によるソース電極１１およびドレイン電極１３が形成されたＭＯＳＦＥＴチップを利用して情報を再生する方法を説明する図面である。
図２Ａに示すように、Ｐ型不純物がドーピングされたＶ字型のチップ１０は、その傾斜面にｎ型不純物がドーピングされたソース領域１１とドレイン領域１３とを備え、記録媒体１５の表面を移動して表面電荷１７の極性によってチャンネル領域１２に流れる電流値を検出して表面電荷１７の極性および強度を検出する。
図２Ａに示すように、Ｐ型不純物がドーピングされたＶ字型のチップ１０は、その傾斜面にｎ型不純物がドーピングされたソース領域１１とドレイン領域１３とを備え、記録媒体１５の表面を移動して表面電荷１７の極性によってチャンネル領域１２に流れる電流値を検出して表面電荷１７の極性および強度を検出する。
図２Ｂは、従来技術によるＭＯＳＦＥＴチップ１０の先端部の空乏領域１４が拡大した状態を説明する拡大図である。
図２Ｂに示すように、探針のチップ１０が記録媒体１５内の正の表面電荷１７の上方に位置する場合、表面電荷１７の電界によって、ｐ型不純物がドーピングされたチャンネル領域１２の正孔がチップの端部で急激に減少する。
図２Ｂに示すように、探針のチップ１０が記録媒体１５内の正の表面電荷１７の上方に位置する場合、表面電荷１７の電界によって、ｐ型不純物がドーピングされたチャンネル領域１２の正孔がチップの端部で急激に減少する。
空乏領域のサイズが最大になる電界値以上の電界が加えられた場合、チップの端部に小数キャリアである電子のチャンネルが形成され、それより大きい電界が印加されてソース領域１１およびドレイン領域１３に接触するような電子のチャンネルが形成されると、ソース領域１１とドレイン領域１３との間に印加された電圧によって電流がチャンネルを通じて流れる。
すなわち、従来のＭＯＳＦＥＴチップは、表面電荷による電界がソース領域およびドレイン領域まで小数キャリアのチャンネルを形成させる閾電界値以上を有する場合にのみトランジスタとして動作するので、しきい電界値より小さな電界を発生させる表面電荷は検出できないので、駆動範囲が制限的であり、感度が劣ってしまう。
すなわち、従来のＭＯＳＦＥＴチップは、表面電荷による電界がソース領域およびドレイン領域まで小数キャリアのチャンネルを形成させる閾電界値以上を有する場合にのみトランジスタとして動作するので、しきい電界値より小さな電界を発生させる表面電荷は検出できないので、駆動範囲が制限的であり、感度が劣ってしまう。
本発明が解決しようとする技術的課題は、前記の従来の技術の問題点を改善するためのものであって、自己整列方法を利用して電界に対する感度に優れる抵抗性チップを有する半導体探針を製造する方法を提供することである。
前記の技術的課題を達成するために本発明は、第１不純物がドーピングされたチップと、前記チップが末端部に形成されたカンチレバーとを備え、前記チップの尖端部には、前記第１不純物と極性が異なる第２不純物が低濃度でドーピングされた抵抗領域が形成され、前記チップの傾斜面には、前記第２不純物が高濃度でドーピングされた第１半導体電極領域および第２半導体電極領域を有する抵抗性チップを備えた半導体探針の製造方法であって、前記抵抗領域は、前記第１半導体領域および前記第２半導体領域をアニーリングして前記第１半導体領域および前記第２半導体領域の高濃度の第２不純物を互いに対向する領域に拡散させて、前記高濃度の第２不純物領域のエッジに形成される低濃度の第２不純物領域を重畳させて形成されることを特徴とする抵抗性チップを備えた半導体探針の製造方法を提供する。
前記製造方法は、第１不純物をドーピングした基板の上面にストライプ型のマスク膜を形成し、前記マスク膜を除く前記基板の領域に、第１不純物と極性が異なる第２不純物を高濃度でドーピングして、第１半導体電極領域および第２半導体電極領域を形成する第１段階と、前記基板をアニーリングして前記第１半導体電極領と前記第２半導体電極領域との間の距離を狭め、前記第１半導体電極領域および前記第２半導体電極領域の外郭に前記第２不純物を低濃度でドーピングした抵抗領域を形成する第２段階と、所定形状に前記マスク膜をパターニングして、前記パターニングしたマスク膜を除く前記基板の上面をエッチングして抵抗性チップを形成する第３段階と、前記基板の下面をエッチングして前記抵抗性チップが末端部に位置するようにカンチレバーを形成する第４段階と、を含むことが望ましい。
前記第２段階は、前記第１半導体電極領域および前記第２半導体電極領域から拡散した抵抗領域が前記基板の上部で互いに接触してチップ形成部を形成することが望ましい。
前記第３段階は、前記マスク膜と直交する方向にストライプ状のフォトレジストを配置した後、エッチング工程を行って前記マスク膜を四角形状に形成する段階を含むことが望ましい。
前記第３段階は、前記基板を酸素雰囲気でアニーリングして前記チップ部を含む表面に所定厚さの酸化膜を形成する段階と、前記酸化膜を除去して前記チップ形成部を尖らせる段階と、を含み、前記第１半導体電極領域および前記第２半導体電極領域から拡散した抵抗領域が、前記基板の上部で互いに接触してチップ形成部を形成することが望ましい。
前記第１不純物はｐ型不純物であり、前記第２不純物はｎ型不純物である、または、前記第１不純物はｎ型不純物であり、前記第２不純物はｐ型不純物である。
本発明の抵抗性チップを備えた半導体探針の製造方法によると、自己整列によって半導体電極領域間に形成される抵抗領域をチップ端部の中央に配置することができ、熱拡散工程において低濃度の不純物領域である抵抗領域を形成できるため、製造方法が単純化される。このような製造方法によると、カンチレバーの端部に垂直に配置される、より幅の狭い抵抗領域を具現でき、記録媒体上の小さな領域に存在する表面電荷を検出できる走査型プローブ顕微鏡を応用した技術を利用したナノスケールの素子の製作が容易となる。
また、このように製作された探針を、走査探針技術を応用した大容量、超小型の情報記憶装置に利用する場合、小さな領域に存在する電荷を検出しかつ形成して情報を記録および再生できる装置として利用できる。
以下、添付した図面を参照して、本発明の望ましい実施形態による抵抗性チップを備えた半導体探針の製造方法を詳細に説明する。以下において、図面に示された層や領域の厚さは、説明のために誇張して示してある。
図３は、本実施形態の製造方法によって製造された抵抗性チップを備えた半導体探針のチップ部分の概略的に示す図面である。
図３に示すように、半導体探針のチップ５０は、第１不純物がドーピングされたチップ５０の本体部５８と、チップ５０の尖頭部に位置し、第２不純物が低濃度でドーピングされて形成された抵抗領域５６と、抵抗領域５６を挟んでチップ５０の傾斜面に位置し、前記第２不純物が高濃度でドーピングされた第１半導体電極領域５２および第２半導体電極領域５４とから構成される。ここで、第１不純物がｐ型不純物である場合、第２不純物はｎ型不純物であり、第１不純物がｎ型不純物である場合、第２不純物はｐ型不純物である。
図３に示すように、半導体探針のチップ５０は、第１不純物がドーピングされたチップ５０の本体部５８と、チップ５０の尖頭部に位置し、第２不純物が低濃度でドーピングされて形成された抵抗領域５６と、抵抗領域５６を挟んでチップ５０の傾斜面に位置し、前記第２不純物が高濃度でドーピングされた第１半導体電極領域５２および第２半導体電極領域５４とから構成される。ここで、第１不純物がｐ型不純物である場合、第２不純物はｎ型不純物であり、第１不純物がｎ型不純物である場合、第２不純物はｐ型不純物である。
記録媒体の表面電荷５７の電荷量の差は、発生する電界の強度の差を誘発する。この電界の強度の差は、抵抗領域５６の抵抗値の差をさらに誘発するため、この抵抗値の変化から表面電荷の極性および強度を検出することができる。
図４は、図３に示した半導体探針のチップ５０の末端部をさらに拡大した図面である。
図２Ｂに示した従来技術によるＦＥＴ（Field Effect Transistor）チップ１０では、空乏領域１４が形成されてチップ１０の端部に小数キャリアである電子のチャンネルが形成され、空乏領域１４が第１半導体電極領域１１および第２半導体電極領域１３まで拡張されて電子チャンネルが形成されることで、ソース領域１１とドレイン領域１３との間に電流が流れ、その電流の強度から表面電荷の極性を検出することができた。
一方、図４に示した抵抗性チップ５０では、空乏領域６８が第１半導体電極領域５２および第２半導体電極領域５４まで拡大されなくとも、不導体の空乏領域によって抵抗領域５６の面積が減少することによって、抵抗領域５６の抵抗値の変化が発生して、表面電荷５７の極性および強度を検出することができる。このような半導体探針は、従来のＦＥＴチップを用いるものと比べて、表面電荷を感知できるしきい電界値が低くなり、チップ５０の感度を向上させることができる。
図２Ｂに示した従来技術によるＦＥＴ（Field Effect Transistor）チップ１０では、空乏領域１４が形成されてチップ１０の端部に小数キャリアである電子のチャンネルが形成され、空乏領域１４が第１半導体電極領域１１および第２半導体電極領域１３まで拡張されて電子チャンネルが形成されることで、ソース領域１１とドレイン領域１３との間に電流が流れ、その電流の強度から表面電荷の極性を検出することができた。
一方、図４に示した抵抗性チップ５０では、空乏領域６８が第１半導体電極領域５２および第２半導体電極領域５４まで拡大されなくとも、不導体の空乏領域によって抵抗領域５６の面積が減少することによって、抵抗領域５６の抵抗値の変化が発生して、表面電荷５７の極性および強度を検出することができる。このような半導体探針は、従来のＦＥＴチップを用いるものと比べて、表面電荷を感知できるしきい電界値が低くなり、チップ５０の感度を向上させることができる。
図４に示すように、抵抗領域５６の内部に形成される空乏領域６８は、表面負電荷５７が発生する電界によって、次第に第１半導体電極領域５２および第２半導体電極領域５４の方向に拡大していく。
次に、図５Ａないし図５Ｉは、本発明の実施形態による半導体探針の製造過程を順次に説明する斜視図である。
まず、図５Ａに示すように、第１不純物でドーピングされたシリコン基板３１またはＳＯＩ（Silicon On Insulator）基板の表面にシリコン酸化膜またはシリコン窒化膜などのマスク膜３３を形成し、フォトレジスト３５をその上面に塗布した後、ストライプ型のフォトマスク３８をその上方に配置する。
まず、図５Ａに示すように、第１不純物でドーピングされたシリコン基板３１またはＳＯＩ（Silicon On Insulator）基板の表面にシリコン酸化膜またはシリコン窒化膜などのマスク膜３３を形成し、フォトレジスト３５をその上面に塗布した後、ストライプ型のフォトマスク３８をその上方に配置する。
次に、露光およびエッチング工程を通じて、図５Ｂに示すように、ストライプ型のマスク膜３３ａを基板３１の上部に形成し、マスク膜３３を除く領域を第２不純物で高濃度ドーピングして第１半導体電極領域３２および第２半導体電極領域３４を形成する。第１半導体電極領域３２および第２半導体電極領域３４は、比抵抗値が非常に低く形成されるため導電体として作用する。
次に、アニーリング工程を行って第１半導体電極領域３２と第２半導体電極領域３４との間の幅をマスク膜３３の幅より狭くする。図５Ｃに示すように、第２不純物の高濃度領域３２，３４が拡大されれば、高濃度領域と隣接した領域に第２不純物が拡散されて第２不純物の低濃度領域を形成する。すなわち、抵抗領域３６を形成する。マスク膜３３ａの下部の抵抗領域３６は互いに接触して、後記する抵抗性チップからなるチップ形成部を形成する。この抵抗領域３６の接合は、後記する熱酸化工程で行ってもよい。
次に、基板３１の上面にマスク膜３３ａを覆うように、新たなフォトレジスト３７を塗布した後、その上方に、図５Ｄに示すようにマスク膜３３ａと直交するようにストライプ型のフォトマスク３８を配置して、露光、現像およびエッチング工程を実施すれば、図５Ｅに示すように、フォトマスク３８と同じ形状のフォトレジスト層３７ａが形成される。
そして、図５Ｆに示すように、ストライプ型のフォトレジスト層３７ａによって覆われていないマスク膜３３ａをエッチングして四角形のマスク膜３３ｂを形成する。
そして、図５Ｆに示すように、ストライプ型のフォトレジスト層３７ａによって覆われていないマスク膜３３ａをエッチングして四角形のマスク膜３３ｂを形成する。
次に、図５Ｇに示すように、フォトレジスト層３７ａを除去した後、四角形のマスク膜３３ｂを、チップ３０の傾斜面（図５Ｉを参照）に第１半導体電極領域３２および第２半導体電極領域３４を配置するためのマスクとして基板３１を湿式または乾式エッチングして、抵抗領域３６をチップ３０の尖端部に整列させる（図５Ｈを参照）。
そして、マスク膜３３ｂを除去した後、基板３１を酸素雰囲気で加熱すれば、基板の上面に所定厚さのシリコン酸化膜（図示せず）が形成され、この酸化膜を除去すると、抵抗性領域の端部を尖らせることができる。このような熱酸化工程により、隔離された抵抗性領域３６を接触させることができる。
そして、マスク膜３３ｂを除去した後、基板３１を酸素雰囲気で加熱すれば、基板の上面に所定厚さのシリコン酸化膜（図示せず）が形成され、この酸化膜を除去すると、抵抗性領域の端部を尖らせることができる。このような熱酸化工程により、隔離された抵抗性領域３６を接触させることができる。
次に、基板３１の下面をエッチングして抵抗性チップが末端部に位置するようにカンチレバー４１を形成し、第１半導体電極領域３２および第２半導体電極領域３４を、基板３１上で絶縁層４３によって絶縁された電極パッド３９に連結させて、図５Ｉに示されたような半導体探針が完成する。
本発明の実施形態による半導体探針の製造方法では、チップ３０の製作前に第１半導体電極領域３２および第２半導体電極領域３４を形成するイオン注入工程を行って、微細な写真エッチング工程を行うことができ、熱拡散工程で抵抗領域３６を容易に形成することができる。
次に、図６Ａないし図６Ｅは、本発明の実施形態による抵抗領域を形成する段階をコンピュータでシミュレーションしたグラフであり、図５Ａないし図５Ｉに示した部材と実質的に同じ部材には、同じ参照符号を付して説明する。
まず、図６Ａを参照して、ｐ型不純物が、１０15の密度でドーピングされたシリコン基板３１のマスク膜３３を除く領域をｎ型不純物でイオン注入すると、基板３１の表面から内部に順次に、１０21〜１０15の不純物がドーピングされたことが分かる。第２不純物で高濃度ドーピングされた第１半導体電極領域３２および第２半導体電極領域３４は、比抵抗値が非常に低くなり、導電体となる。
まず、図６Ａを参照して、ｐ型不純物が、１０15の密度でドーピングされたシリコン基板３１のマスク膜３３を除く領域をｎ型不純物でイオン注入すると、基板３１の表面から内部に順次に、１０21〜１０15の不純物がドーピングされたことが分かる。第２不純物で高濃度ドーピングされた第１半導体電極領域３２および第２半導体電極領域３４は、比抵抗値が非常に低くなり、導電体となる。
次に、アニーリング工程で、第１半導体電極領域３２と第２半導体電極領域３４との間の幅が、図６Ｂに示すように、マスク膜３３ａの幅より狭くなり、不純物の拡散がさらに進められて不純物が、１０21の密度にドーピングされた領域が拡散したことが分かる。そして、高濃度領域３２，３４と隣接した領域に第２不純物が拡散されて低濃度領域を形成する。すなわち、抵抗領域３６を形成する。
次に、パターニングされた四角形のマスク膜３３ｂをマスクとして基板３１を湿式エッチングすれば、図６Ｃに示したチップ形状が形成される。
そして、マスク膜３３ｂを除去した後、基板３１を酸素雰囲気で加熱すれば、チップ形状の表面にシリコン酸化膜が形成されつつ、チップの先端が図６Ｄに示すように尖る。このとき、互いに隔離された抵抗領域３６が接触して抵抗性領域のチップを形成する。
さらに、酸化膜を除去すると、図６Ｅに示した尖ったチップ３０が形成される。
そして、マスク膜３３ｂを除去した後、基板３１を酸素雰囲気で加熱すれば、チップ形状の表面にシリコン酸化膜が形成されつつ、チップの先端が図６Ｄに示すように尖る。このとき、互いに隔離された抵抗領域３６が接触して抵抗性領域のチップを形成する。
さらに、酸化膜を除去すると、図６Ｅに示した尖ったチップ３０が形成される。
以下、本発明の実施形態による探針の製造方法によって製造された探針を利用して、情報を記録および再生する方法について図面を参照して説明する。
図７は、ｐ型不純物のドーピングを通じて抵抗領域が形成された探針を利用して、正の表面電荷を検出する情報再生方法を示す説明図である。
図７を参照して、第１半導体電極領域５２および第２半導体電極領域５４には、ｐ型不純物が高濃度にドーピングされ、抵抗領域５６にｐ型不純物が低濃度ドーピングされている。そして、チップ５０の位置する部分に正の表面電荷５７が存在すると、電荷５７から発生する電界によってチップ端部の抵抗領域５６に空乏領域が形成される。
図７を参照して、第１半導体電極領域５２および第２半導体電極領域５４には、ｐ型不純物が高濃度にドーピングされ、抵抗領域５６にｐ型不純物が低濃度ドーピングされている。そして、チップ５０の位置する部分に正の表面電荷５７が存在すると、電荷５７から発生する電界によってチップ端部の抵抗領域５６に空乏領域が形成される。
この空乏領域は、不導体領域として機能するので、結果的に抵抗領域５６の面積が減少して抵抗値は大きくなる。第１半導体電極領域５２および第２半導体電極領域５２に電源５１および電流計Ａを接続すれば、抵抗領域５６の抵抗値の変化に応じて電流の変化が分かるので、抵抗性チップ５０により正の表面電荷を検出できる。
また、負の表面電荷の上部にチップを位置させた場合、空乏領域は形成されず、抵抗値の変化がほとんどないか、または小さくなって表面電荷の極性を区別できる。ここで、負の電荷を情報‘０’、正の電荷を情報‘１’と定義できる。もちろん、逆に定義することも可能である。
また、負の表面電荷の上部にチップを位置させた場合、空乏領域は形成されず、抵抗値の変化がほとんどないか、または小さくなって表面電荷の極性を区別できる。ここで、負の電荷を情報‘０’、正の電荷を情報‘１’と定義できる。もちろん、逆に定義することも可能である。
抵抗領域５６に、ｎ型不純物が低濃度ドーピングされたチップ５０を使用して負の表面電荷を検出する情報再生方法は、図７を用いて、前記したものと類似しているので、ここでは詳細な説明を省略する。
図８は、抵抗性チップを備えた半導体探針を利用して記録媒体５３に情報を記録する方法を示す説明図である。
図８を参照して、記録媒体５３に情報を記録するために、チップ５０の第１半導体電極領域５２および第２半導体電極領域５４と本体部５８とに同じ電圧を印加し、誘電体層５９を支持する下部電極５５を接地して、チップ５０の尖頭部と、記録媒体５３の下部電極５５との間に電界を形成させる。ここで、第１半導体電極領域５２および第２半導体電極領域５４にのみ同じ電圧を印加しても、チップ５０と下部電極５５との間に電界を形成して記録媒体５３に情報を記録することができる。
図８を参照して、記録媒体５３に情報を記録するために、チップ５０の第１半導体電極領域５２および第２半導体電極領域５４と本体部５８とに同じ電圧を印加し、誘電体層５９を支持する下部電極５５を接地して、チップ５０の尖頭部と、記録媒体５３の下部電極５５との間に電界を形成させる。ここで、第１半導体電極領域５２および第２半導体電極領域５４にのみ同じ電圧を印加しても、チップ５０と下部電極５５との間に電界を形成して記録媒体５３に情報を記録することができる。
このようの電界が形成されると、記録媒体５３が有する強誘電体に誘電分極５７が発生して、表面電荷が新たに形成される。または、既存の表面電荷の極性が変化する。ここで、正の電荷を情報‘０’、負の電荷を情報‘１’と定義して記録する。もちろん、その逆も可能である。
前記した説明において、多くの事項が具体的に記載されているが、それらは、本発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。
例えば、当業者であれば、本発明の技術的思想に基づいて多様な形態の探針を製造できる。したがって、本発明の範囲は、説明した実施形態に限定されず、特許請求の範囲に記載された技術的思想によって決定されなければならない。
例えば、当業者であれば、本発明の技術的思想に基づいて多様な形態の探針を製造できる。したがって、本発明の範囲は、説明した実施形態に限定されず、特許請求の範囲に記載された技術的思想によって決定されなければならない。
Claims (7)
- 第１不純物がドーピングされたチップと、前記チップが末端部に形成されたカンチレバーとを備え、前記チップの尖端部には、前記第１不純物と極性が異なる第２不純物が低濃度でドーピングされた抵抗領域が形成され、前記チップの傾斜面には、前記第２不純物が高濃度でドーピングされた第１半導体電極領域および第２半導体電極領域を有する抵抗性チップを備えた半導体探針の製造方法であって、
（ａ）前記第１不純物をドーピングした基板の上面に、ストライプ型のマスク膜を形成し、前記マスク膜を除く基板の領域に、前記第１不純物とは極性の異なる前記第２不純物を高濃度でドーピングして、前記第１半導体電極領域および前記第２半導体電極領域を形成する段階と、
（ｂ）前記基板をアニーリングして前記第１半導体電極領域と前記第２半導体電極領域との間の距離を狭め、前記第１半導体電極領域および前記第２半導体電極領域の外郭に、前記第２不純物が低濃度でドーピングされた抵抗領域を形成する段階と、
（ｃ）所定形状に前記マスク膜をパターニングして、前記パターニングされたマスク膜を除く前記基板の上面をエッチングして抵抗性チップを形成する第３段階と、
（ｄ）前記基板の下面をエッチングして前記抵抗性チップが末端部に位置するようにカンチレバーを形成する段階と、
を含むことを特徴とする抵抗性チップを備えた半導体探針の製造方法。 - 前記（ｂ）段階は、前記第１半導体電極領域および前記第２半導体電極領域から拡散した抵抗領域が互いに接触してチップ形成部を形成すること、
を特徴とする請求項１に記載の抵抗性チップを備えた半導体探針の製造方法。 - 前記（ｃ）段階は、前記マスク膜と直交する方向にストライプ状のフォトレジストを配置した後、エッチング工程を行って前記マスク膜を四角形に形成する段階をさらに含むこと、
を特徴とする請求項１に記載の抵抗性チップを備えた半導体探針の製造方法。 - 前記（ｃ）段階は、前記パターニングされたマスク膜を除去した基板を、酸素雰囲気でアニーリングして表面に所定厚さの酸化膜を形成する段階と、
前記酸化膜を除去して前記抵抗性領域の端部を尖らせる段階と、
をさらに備えることを特徴とする請求項１に記載の抵抗性チップを備えた半導体探針の製造方法。 - 前記第１半導体電極領域および前記第２半導体電極領域から拡散した抵抗領域を、前記基板の上部で互いに接触してチップ形成部を形成すること、
を特徴とする請求項４に記載の抵抗性チップを備えた半導体探針の製造方法。 - 前記第１不純物はｐ型不純物であり、前記第２不純物はｎ型不純物であること、
を特徴とする請求項１に記載の抵抗性チップを備えた半導体探針の製造方法。 - 前記第１不純物はｎ型不純物であり、前記第２不純物はｐ型不純物であること、
を特徴とする請求項１に記載の抵抗性チップを備えた半導体探針の製造方法。
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