KR100707204B1 - 저단면비의 저항성 팁을 구비한 반도체 탐침 및 그제조방법 - Google Patents

저단면비의 저항성 팁을 구비한 반도체 탐침 및 그제조방법 Download PDF

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Abstract

저단면비의 저항성 팁을 구비한 반도체 탐침 및 그 제조방법이 개시된다. 개시된 저단면비의 저항성 팁을 구비한 반도체 탐침은, 제1불순물이 도핑되어 있으며, 그 첨두부에는 상기 제1불순물과 극성이 다른 제2불순물이 저농도로 도핑된 저항영역이 형성되고, 그 경사면에는 상기 제2불순물이 고농도로 도핑된 제1 및 제2반도체 전극영역이 형성된 저항성 팁; 및 상기 저항성 팁이 말단부에 위치하는 캔티레버;를 구비하며, 상기 저항성 팁의 높이는 상기 저항성 팁의 반경 보다 작은 것을 특징으로 한다. 이에 따르면, 반도체 탐침의 공간 분해능이 향상된다.

Description

저단면비의 저항성 팁을 구비한 반도체 탐침 및 그 제조방법{Semiconductor probe with resistive tip of low aspect ratio and method of fabricating the same}
도 1은 국제출원공개공보 WO 03/096409호에 개시된 저항성 팁이 형성된 캔티레버의 일부 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 저단면비의 저항성 팁을 구비한 반도체 탐침의 팁 부분을 간략히 나타낸 단면도이다.
도 3은 도 2의 반도체 탐침의 팁의 말단부를 확대한 도면이다.
도 4a 내지 도 4j는 본 발명에 따른 저단면비의 저항성 팁을 구비한 반도체 탐침의 제조과정을 순차적으로 보여주는 사시도이다.
도 5는 본 발명에 따른 저단면비의 저항성 팁을 구비한 반도체 탐침과 종래의 반도체 탐침의 분해능을 비교하기 위해 시뮬레이션에 사용한 탐침의 단면도이다.
도 6은 도 5의 탐침에서 전하의 변화에 따른 드레인 전류값의 변화를 도시한 그래프이다.
본 발명은 저단면비의 저항성 팁을 구비한 반도체 탐침 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 저항성 팁의 높이가 그 반경 보다 낮은 저단면비의 저항성 팁을 구비한 반도체 탐침 및 제조방법에 관한 것이다.
오늘날 휴대용 통신 단말기, 전자 수첩등 소형 제품에 대한 수요가 증가함에 따라 초소형 고집적 비휘발성 기록매체의 필요성이 증가하고 있다. 기존의 하드 디스크는 소형화가 용이하지 아니하며, 플래쉬 메모리(flash memory)는 고집적도를 달성하기 어려우므로 이에 대한 대안으로 주사 탐침(Scanning probe)을 이용한 정보 저장 장치가 연구되고 있다.
탐침은 여러 SPM(Scanning Probe Microscopy)기술에 이용된다. 예를 들어, 탐침과 시료 사이에 인가되는 전압차이에 따라 흐르는 전류를 검출하여 정보를 재생하는 주사관통현미경(Scanning Tunneling Microscope; STM), 탐침과 시료 사이의 원자적 힘을 이용하는 원자간력 현미경(Atomic Force Microscope; AFM), 시료의 자기장과 자화된 탐침간의 힘을 이용하는 자기력 현미경(Magnetic Force Microscope; MFM), 가시광선의 파장에 의한 해상도 한계를 개선한 근접장 주사 광학 현미경(Scanning Near-Field Optical Microscope; SNOM), 시료와 탐침간의 정전력을 이용한 정전력 현미경(Electrostatic Force Microscope;EFM) 등에 이용된다.
이러한 SPM 기술을 이용하여 정보를 고속 고밀도로 기록 및 재생하기 위해서는 수십나노미터 직경의 작은 영역에 존재하는 표면전하를 검출할 수 있어야 하며, 기록 및 재생속도를 향상시키기 위해 캔티레버를 어레이 형태로 제작할 수 있어야 한다.
도 1은 국제출원공개공보 WO 03/096409호에 개시된 저항성 팁(50)이 형성된 캔티레버(70)의 단면도이다. 저항성 팁(50)은 캔티레버(70) 상에 수직으로 위치하며, 어레이형태의 제작이 가능하며, 또한, 수십나노미터의 직경의 저항영역(56)을 가지도록 제조할 수 있다.
도 1을 참조하면, 반도체 탐침의 팁(50)은, 제1불순물이 도핑된 팁(50)의 몸체부(58)와, 팁(50)의 첨두부에 위치하며 제2불순물이 저농도로 도핑되어 형성된 저항 영역(56)과, 저항 영역(56)을 사이에 두고 팁(50)의 경사면에 위치하며 상기 제2불순물이 고농도로 도핑된 제1 및 제2반도체 전극 영역(52, 54)을 구비한다.
그러나, 종래의 저항성 팁을 구비한 반도체 탐침은 저항성 팁(50)을 형성하는 과정에서 팁(50)의 경사면에 형성된 반도체 전극영역(52, 54)이 습식 에칭으로 과도하게 식각되면서 고농도로 도핑된 경사면의 영역이 줄어든다. 따라서, 경사면에서의 도전성 영역이 줄어들며, 이는 저항영역(56)의 공간분해능을 저하시킬 수 있다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 공간분해능이 우수한 저단면비의 저항성 팁을 가지는 반도체 탐침을 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 건식식각으로 공간분해능이 우수한 저단면비의 저항성 팁을 가지는 반도체 탐침을 제조하는 방법을 제공하는 것 이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 저단면비의 저항성 팁을 구비한 반도체 탐침은:
제1불순물이 도핑되어 있으며, 그 첨두부에는 상기 제1불순물과 극성이 다른 제2불순물이 저농도로 도핑된 저항영역이 형성되고, 그 경사면에는 상기 제2불순물이 고농도로 도핑된 제1 및 제2반도체 전극영역이 형성된 저항성 팁; 및
상기 저항성 팁이 말단부에 위치하는 캔티레버;를 구비하며,
상기 저항성 팁의 높이는 상기 저항성 팁의 반경 보다 작은 것을 특징으로 한다.
상기 저항성 팁의 높이는 상기 반경의 1/4 ~ 3/4 인 것이 바람직하며, 보다 바람직하게는 상기 높이는 상기 반경의 대략 1/2 이다.
본 발명의 일 국면에 따르면, 상기 제1불순물은 p형 불순물이고, 상기 제2불순물은 n형 불순물인 것이 바람직하다.
본 발명의 다른 국면에 따르면, 상기 제1불순물은 n형 불순물이고, 상기 제2불순물은 p형 불순물인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명에 따른 저단면비의 저항성 팁을 구비한 반도체 탐침의 제조방법은:
상면에 마스크막이 형성되며, 제1불순물이 도핑된 기판을 마련하는 제1단계;
상기 마스크막 상에 스트라이프형의 감광제를 형성하고, 상기 감광제를 마스 크로 하여 상기 마스크막을 습식 식각하는 제2단계;
상기 마스크막에 노출된 상기 기판의 영역에 상기 제1불순물과 다른 극성의 제2불순물을 고농도로 도핑하여 제1 및 제2반도체 전극 영역을 형성하는 제3단계;
상기 기판을 열처리하여 상기 제1 및 제2 반도체 전극 영역 사이의 거리를 좁히고, 상기 제1 및 제2 반도체 전극 영역의 외곽에 상기 제2분순물이 저농도로 도핑된 저항영역을 형성하는 제4단계;
상기 마스크막을 패터닝하여 4각 형상의 마스크막을 형성하는 제5단계;
상기 마스크막 및 상기 마스크막에 노출된 상기 기판을 식각하여 상기 기판의 상부에 저항성 팁을 형성하는 제6단계; 및
상기 기판의 하면을 식각하여 상기 저항성 팁이 말단부에 위치하도록 캔티레버를 형성하는 제7단계;를 구비하는 것을 특징으로 한다.
상기 제2단계는,
상기 마스크막의 마주보는 양측에 웨이브 형상을 형성하는 것을 특징으로 한다.
본 발명의 일 국면에 따르면, 상기 제4단계는,
상기 제1 및 제2반도체 전극영역에서 확산된 저항영역이 서로 접촉되어 첨두부 형성부를 형성하는 단계;를 포함할 수 있다.
상기 제5단계는,
상기 마스크막과 직교하는 방향으로 스트라이프상의 감광제를 형성한 다음, 식각공정을 수행하여 상기 마스크막을 사각형상으로 형성하는 단계;를 포함할 수 있다.
상기 제6단계는, 상기 마스크막의 식각률이 상기 기판의 식각률의 비 보다 크게 한 건식식각인 것을 특징으로 한다.
바람직하게는, 상기 마스크막 : 상기 기판의 식각률이 4 : 1~3 이며, 보다 바람직하게는 상기 마스크막 : 상기 기판의 식각률이 대략 2 : 1 이다.
또한, 상기 제6단계는, 상기 기판을 산소 분위기에서 열처리하여 상기 저항성 팁의 표면에 소정 두께의 산화막을 형성하는 단계; 및
상기 산화막을 제거하여 상기 저항성 영역의 단을 뾰족하게 하는 단계;를 더 구비하는 것이 바람직하다.
본 발명의 다른 국면에 따르면, 상기 제6단계는,
상기 제1 및 제2반도체 전극영역에서 확산된 저항영역이 상기 기판의 상부영역에서 서로 접촉되어 첨두부 형성부를 형성한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 저단면비의 저항성 팁을 구비한 반도체 탐침 및 그 제조방법을 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 2는 본 발명의 바람직한 실시예에 따른 저단면비의 저항성 팁을 구비한 반도체 탐침의 팁 부분만을 간략히 나타낸 도면이다.
도 2를 참조하면, 반도체 탐침의 팁(150)은 캔티레버(170)의 일단 상에 수직으로 형성되어 있다. 팁(150)은, 제1불순물이 도핑된 몸체부(158)와, 팁(150)의 첨 두부에 위치하며 제2불순물이 저농도로 도핑되어 형성된 저항 영역(156)과, 저항 영역(156)을 사이에 두고 팁(150)의 경사면에 위치하며 상기 제2불순물이 고농도로 도핑된 제1 및 제2반도체 전극 영역(152, 154)을 구비한다. 여기서, 제1불순물이 p형 불순물이고, 제2불순물은 n형 불순물인 것이 바람직하다.
팁(150)의 경사면에는 제2불순물이 고농도로 도핑된 영역(152, 154)이 두껍게 형성되어 있다. 즉, 경사면의 도전성 영역(152, 154)과 저항영역(156)이 확연하게 구분되므로 저항영역(156)에 의한 탐침이 정밀하게 이루어 질 수 있다. 상기 도전성 영역(152, 154)은 기록매체의 표면전하가 저항영역(156) 이외의 영역, 즉 제1 및 제2반도체 전극 영역(152, 154)에 전계가 미치는 것을 차단한다. 따라서, 기록매체의 표면전하(도 3의 157 참조)에 의해 발생되는 전계는 저항영역(56)의 저항값 차이를 유발하는데, 이 저항값의 변화로부터 표면 전하의 극성과 크기가 정확하게 검출될 수 있다.
한편, 본 발명의 저단면비의 저항성 팁(150)의 높이(h)는 저항성 팁(150)의 직경(D)의 1/2인 반경 보다 작다. 상기 높이(h)는 상기 반경의 1/4 ~ 3/4 인 것이 바람직하며, 보다 바람직하게는 상기 높이(h)는 상기 반경의 대략 1/2 이다.
도 3은 도 2의 반도체 탐침의 팁(150)의 말단부를 확대한 도면이다.
도 3을 참조하여 본 발명에 따른 저단면비의 저항성 팁을 구비한 반도체 탐침의 작용을 설명한다.
본 발명에 따른 저항성 팁(150)은 기록매체(153)의 표면전하(157)를 검출시, 공핍 영역(168)이 반도체 전극영역(152, 154)까지 확장되지 않더라도 부도체인 공핍영역(168)에 의해 저항 영역(156)의 면적이 줄어들게 됨으로써 저항영역(156)의 저항값의 변화가 발생하며, 따라서 저항값의 변화로부터 기록매체(153)의 표면전하(157)의 극성과 크기를 검출할 수 있다. 저항 영역(156)의 내부에 형성되는 공핍 영역(168)이 표면 음전하(157)가 발생시키는 전계에 의해 점차 제1 및 제2반도체 전극 영역(152, 154)방향으로 확장되고 있는 것을 볼 수 있다. 특히, 본 발명에 따른 저항성 팁(150)은 저항영역(156)과 구별되게 전극영역(152, 154)가 고 도핑영역으로 형성되므로, 상기 저항영역(156)의 공간 분해능이 향상된다.
도 4a 내지 도 4j는 본 발명에 따른 저단면비의 저항성 팁을 구비한 반도체 탐침의 제조과정을 순차적으로 보여주는 사시도이다.
먼저, 제1불순물로 도핑된 실리콘 기판(331) 또는 SOI(Silicon On Insulator) 기판의 표면에 실리콘 산화막 또는 실리콘 질화막 등의 마스크막(333)을 형성하고, 감광제(335)를 그 상면에 도포한 다음, 스트라이프형의 마스크(338)를 그 상방에 배치시킨다(도 4a 참조).
이어서, 노광 및 현상공정을 통하여 소정의 형상의 감광제(335a)를 형성한다(도 4b 참조).
도 4c를 참조하면, 마스크막(333)을 습식 식각하면, 감광제(335a)의 하부의 마스크막(333)이 언더컷(undercut)이 된다. 실리콘 기판(331) 상에는 웨이브 형상의 측면이 형성된 마스크막(333a)이 형성된다. 이어서, 마스크막(333a)을 제외한 영역을 제2불순물로 고농도 도핑하여 제1 및 제2 반도체 전극 영역(332, 334)을 형성한다. 제1 및 제2반도체 전극 영역(332, 334)은 비저항값이 매우 낮게 형성되어 도전체로 작용한다. 이때 마스크막(333a) 상의 감광제(335a)를 제거하기 전에 도핑을 하는 것이 바람직하다. 도핑과정 후, 감광제(335a)를 제거한다.
이어서, 열처리(annealing) 공정을 수행하여 제1 및 제2반도체 전극 영역(332, 334) 사이의 폭을 마스크막(333a)의 폭보다 줄인다. 도 4d에 도시된 것과 같이 제2불순물의 고농도 영역(332, 334)이 확대되면, 고농도 영역과 인접한 영역에 제2불순물이 확산되어서 제2불순물의 저농도영역인 저항 영역(336)을 형성한다. 마스크막(333a) 하부의 저항영역(336)은 서로 접촉되어 후술하는 저항성 팁의 첨두부 형성부를 형성한다. 이 저항영역(336)의 접합은 후술하는 열산화공정에서 이루어져도 된다.
이어서, 기판(331)의 상면에 마스크막(333a)을 덮도록 감광제(339)를 도포한 다음 그 상방에 도 4e에 도시된 바와 같이 마스크막(333a)과 직교하도록 스트라이프형의 포토마스크(340)를 배치시켜서, 노광, 현상 및 식각 공정을 실시하면 포토마스크(340)와 동일한 형태의 감광제층(339a)이 형성된다.(도 4f 참조).
이어서, 스트라이프형의 감광제(339a)에 의해 노출된 마스크막(333a)을 건식 식각하여 사각형상의 마스크막(333b)을 형성한다.(도 4g 참조).
다음에, 도 4h에 도시된 바와 같이 감광제(339a)를 제거한 후, 마스크막(333b)을 마스크로 하여 기판(331)을 건식 식각하여 팁(330)을 형성한다. 이때, 마스크막(333b) 및 실리콘 기판(331)의 식각비(etch rate)가 다르게 에칭하며, 이에 따라 마스크막(333b)의 형상이 실리콘 기판(331)에 전사되게 한다. 바람직하게는 마스크막(333b)인 SiO2 : Si 의 식각비가 1: 1/4 ~ 3/4 되게 한다. 보다 바람직하게는 SiO2 : Si 의 식각비가 1: 1/2 되게 한다. 도 2를 참조하면, 상기 식각비가 1 : 1/2 이며, 이에 따라 저항성 팁의 높이가 저항성 팁의 반경의 1/2이 된다.
상기 팁(330)의 경사면에 제1 및 제2반도체 전극영역(332, 334)이 위치하며, 저항영역(336)은 팁(330)의 첨두부로 정렬된다(도 4i 참조).
이어서, 기판(331)을 산소 분위기에서 가열하면, 기판(331)의 상면에 소정 두께의 실리콘 산화막(미도시)이 형성되며, 이 산화막을 제거하면 저항성 영역(336)의 단이 뾰족해진다. 이러한, 열산화공정을 수행하면 팁의 샤프닝(sharpening)과 함께 격리된 저항성 영역(336)을 더 겹치게 할 수도 있다.
이어서, 기판(331)의 하면을 식각하여 저항성 팁(330)이 말단부에 위치하도록 캔티레버(370)를 형성하고, 제1 및 제2반도체 전극영역(332, 334)을 기판(331) 상에서 절연층(382)에 의해 절연된 전극패드(384)에 연결시켜서 도 4j에 도시된 바와 같은 반도체 탐침을 완성한다.
도 5는 본 발명에 따른 저단면비의 저항성 팁을 구비한 반도체 탐침과 종래의 반도체 탐침의 분해능을 비교하기 위해 시뮬레이션에 사용한 탐침의 단면도이며, 도 6은 도 5의 탐침으로 전하의 변화에 따른 드레인 전류값의 변화를 도시한 그래프이다.
도 5 및 도 6을 참조하면, 저항성 팁(430)의 양측에 소스 및 드레인 전극(432, 434)을 형성하고, 팁(430)의 첨두부에 저항영역(436)을 형성하였다. 저항으 로부터 15 nm 이격된 위치에 플로팅 전압을 메탈(440)로 형성하였다. 메탈(440)의 개구(442)의 직경은 10 nm 로 하였으며, 메탈(440) 및 저항영역(436) 사이의 갭은 10 nm로 하였다. 메탈(440)에 인가된 플로팅 전압은 각각 + 1 V, - 1 V로 하였고, 플로팅 전압을 화살표 A 방향으로 이동시키면서 탐침(430)의 드레인 전류를 계산하였다. 측정결과, 본 발명에 따른 저항성 팁의 + 전하와 - 전하 사이의 전이폭(transition width)이 종래의 저항성 침의 전이폭 보다 매우 샤프하게 나타났으며, 또한, 메탈(440)의 전하를 검출시 드레인 전류가 매우 높은 수준으로 측정되었다. 이는 본발명의 저항성 팁의 저항영역(436)의 양측에 형성된 전극영역이 고도핑영역으로 존재하여 저항영역(436)의 분해능을 향상시킨 것이다.
본 발명의 저단면비의 저항성 팁을 구비한 반도체 탐침에 따르면, 저항성 팁의 첨단부에 형성된 저항영역의 양측이 도전성 영역으로 작용하여 저항영역의 분해능이 향상된다.
본 발명의 저단면비의 저항성 팁을 구비한 반도체 탐침의 제조방법에 따르면, 마스크의 식각율을 실리콘 기판의 식각율 보다 크게 건식 식각함으로써 저항영역의 양측의 전극영역의 식각이 되는 정도를 낮추며, 따라서 고도핑된 전극영역을 확보함으로써 고분해능 반도체 탐침을 제조할 수 있다.
또한, 이렇게 제작된 탐침을 주사탐침기술을 대용량, 초소형 정보저장장치에 이용하는 경우, 작은 영역에 존재하는 전하를 검출하거나 또는 형성하여 정보를 기록 및 재생할 수 있는 장치를 구현할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다.
예를 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 다양한 형태의 탐침을 제조할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (16)

  1. 제1불순물이 도핑되어 있으며, 그 첨두부에는 상기 제1불순물과 극성이 다른 제2불순물이 저농도로 도핑된 저항영역이 형성되고, 그 경사면에는 상기 제2불순물이 고농도로 도핑된 제1 및 제2반도체 전극영역이 형성된 저항성 팁; 및
    상기 저항성 팁이 말단부에 위치하는 캔티레버;를 구비하며,
    상기 저항성 팁의 높이는 상기 저항성 팁의 반경 보다 작은 것을 특징으로 하는 반도체 탐침.
  2. 제 1 항에 있어서,
    상기 높이는 상기 반경의 1/4 ~ 3/4 인 것을 특징으로 하는 저항성 팁을 구비한 반도체 탐침.
  3. 제 2 항에 있어서,
    상기 높이는 상기 반경의 대략 1/2 인 것을 특징으로 하는 저항성 팁을 구비한 반도체 탐침.
  4. 제 1 항에 있어서,
    상기 제1불순물은 p형 불순물이고, 상기 제2불순물은 n형 불순물인 것을 특징으로 하는 저항성 팁을 구비한 반도체 탐침.
  5. 제 1 항에 있어서,
    상기 제1불순물은 n형 불순물이고, 상기 제2불순물은 p형 불순물인 것을 특징으로 하는 저항성 팁을 구비한 반도체 탐침.
  6. 상면에 마스크막이 형성되며, 제1불순물이 도핑된 기판을 마련하는 제1단계;
    상기 마스크막 상에 스트라이프형의 감광제를 형성하고, 상기 감광제를 마스크로 하여 상기 마스크막을 습식 식각하는 제2단계;
    상기 마스크막에 노출된 상기 기판의 영역에 상기 제1불순물과 다른 극성의 제2불순물을 고농도로 도핑하여 제1 및 제2반도체 전극 영역을 형성하는 제3단계;
    상기 기판을 열처리하여 상기 제1 및 제2 반도체 전극 영역 사이의 거리를 좁히고, 상기 제1 및 제2 반도체 전극 영역의 외곽에 상기 제2분순물이 저농도로 도핑된 저항영역을 형성하는 제4단계;
    상기 마스크막을 패터닝하여 4각 형상의 마스크막을 형성하는 제5단계;
    상기 마스크막 및 상기 마스크막에 노출된 상기 기판을 식각하여 상기 기판의 상부에 저항성 팁을 형성하는 제6단계; 및
    상기 기판의 하면을 식각하여 상기 저항성 팁이 말단부에 위치하도록 캔티레버를 형성하는 제7단계;를 포함하는 것을 특징으로 하는 저단면비의 저항성 팁을 구비한 반도체 탐침 제조방법.
  7. 제 6 항에 있어서, 상기 제2단계는,
    상기 마스크막의 마주보는 양측에 웨이브 형상을 형성하는 것을 특징으로 하는 반도체 탐침 제조방법.
  8. 제 7 항에 있어서, 상기 제4단계는,
    상기 제1 및 제2반도체 전극영역에서 확산된 저항영역이 서로 접촉되어 첨두부 형성부를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 탐침 제조방법.
  9. 제 7 항에 있어서, 상기 제5단계는,
    상기 마스크막과 직교하는 방향으로 스트라이프상의 감광제를 형성한 다음, 식각공정을 수행하여 상기 마스크막을 사각형상으로 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 탐침 제조방법.
  10. 제 7 항에 있어서, 상기 제6단계는,
    상기 마스크막의 식각률이 상기 기판의 식각률의 비 보다 크게 한 건식식각인 것을 특징으로 하는 반도체 탐침 제조방법.
  11. 제 10 항에 있어서, 상기 제6단계는,
    상기 마스크막 : 상기 기판의 식각률이 4 : 1~3 인 것을 특징으로 하는 저항 성 팁을 구비한 반도체 탐침 제조방법.
  12. 제 11 항에 있어서, 상기 제6단계는,
    상기 마스크막 : 상기 기판의 식각률이 대략 2 : 1 인 것을 특징으로 하는 반도체 탐침 제조방법.
  13. 제 7 항에 있어서, 상기 제6단계는,
    상기 기판을 산소 분위기에서 열처리하여 상기 저항성 팁의 표면에 소정 두께의 산화막을 형성하는 단계; 및
    상기 산화막을 제거하여 상기 저항성 영역의 단을 뾰족하게 하는 단계;를 더 구비하는 것을 특징으로 하는 저항성 팁을 구비한 반도체 탐침 제조방법.
  14. 제 10 항에 있어서, 상기 제6단계는,
    상기 제1 및 제2반도체 전극영역에서 확산된 저항영역이 상기 기판의 상부영역에서 서로 접촉되어 첨두부 형성부를 형성하는 것을 특징으로 하는 저항성 팁을 구비한 반도체 탐침 제조방법.
  15. 제 7 항에 있어서,
    상기 제1불순물은 p형 불순물이고, 상기 제2불순물은 n형 불순물인 것을 특징으로 하는 저항성 팁을 구비한 반도체 탐침 제조방법.
  16. 제 7 항에 있어서,
    상기 제1불순물은 n형 불순물이고, 상기 제2불순물은 p형 불순물인 것을 특징으로 하는 저항성 팁을 구비한 반도체 탐침 제조방법.
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