KR100781455B1 - Method for manufacturing wine glass type contact hole of the semiconductor device - Google Patents

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KR100781455B1 KR1020060116711A KR20060116711A KR100781455B1 KR 100781455 B1 KR100781455 B1 KR 100781455B1 KR 1020060116711 A KR1020060116711 A KR 1020060116711A KR 20060116711 A KR20060116711 A KR 20060116711A KR 100781455 B1 KR100781455 B1 KR 100781455B1
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Abstract

A method for manufacturing a wine glass typed contact hole of a semiconductor device is provided to simplify a process for etching contact holes by using dry-etching equipment. An interlayer dielectric(102) is formed on a semiconductor substrate(100) including semiconductor elements. By etching a thickness of the interlayer dielectric, a first contact hole with a large critical dimension is formed. By etching the rest thickness of the interlayer dielectric, a second contact hole(110) with a small critical dimension connected to the first contact hole is formed. By performing a reflow process on the interlayer dielectric, stepped portions of the first and the second contact holes are treated, thereby forming a wine glass typed contact hole.

Description

반도체 소자의 와인 글래스형 콘택홀 제조 방법{METHOD FOR MANUFACTURING WINE GLASS TYPE CONTACT HOLE OF THE SEMICONDUCTOR DEVICE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of manufacturing a contact-

도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 와인 글래스형 콘택홀 제조 방법을 순차적으로 설명하기 위한 공정 순서도,FIGS. 1A to 1D are process flow diagrams for sequentially illustrating a method of manufacturing a wax-glass-type contact hole of a semiconductor device according to the related art,

도 2a 및 도 2b는 종래 기술에 의한 반도체 소자의 와인 글래스형 콘택홀 식각 단면 구조를 나타낸 도면들,FIGS. 2A and 2B are views showing a wick-glass-type contact hole etched sectional structure of a semiconductor device according to the prior art,

도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 와인 글래스형 콘택홀 제조 방법을 순차적으로 설명하기 위한 공정 순서도,FIGS. 3A to 3G are process flow diagrams for sequentially illustrating a method of manufacturing a wax-glass-type contact hole of a semiconductor device according to the present invention;

도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 와인 글래스형 콘택홀 제조 공정에 의한 콘택홀 식각 단면 구조를 나타낸 도면들.FIGS. 4A to 4C are views showing a contact hole etching sectional structure of a semiconductor device according to the present invention in a process of manufacturing a wax-glass-type contact hole. FIG.

＜도면의 주요부분에 대한 부호의 설명＞Description of the Related Art

100 : 반도체 기판 102 : 층간 절연막100: semiconductor substrate 102: interlayer insulating film

104 : 제 1포토레지스트 패턴 106 : 제 1콘택홀104: first photoresist pattern 106: first contact hole

108 : 제 2포토레지스트 패턴 110 : 제 2콘택홀108: second photoresist pattern 110: second contact hole

112 : 콘택홀내 완만한 굴곡 부분 112: gentle bend in the contact hole

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 이중 포토레지스트 패턴을 이용하여 와인 글래스(wine glass) 형태의 콘택홀을 제조할 수 있는 반도체 소자의 와인 글래스형 콘택홀 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a wax-glass-type contact hole for a semiconductor device capable of manufacturing a contact hole in the form of a wine glass using a dual photoresist pattern.

반도체 소자의 고집적화에 따라, 패턴의 임계 치수또한 축소되고 있다. 이를 위하여 하부 배선(또는 콘택 정션)과 상부 배선 사이를 수직으로 연결하기 위한 콘택 마진의 확보가 중요하다.With the high integration of semiconductor devices, the critical dimension of the pattern has also been reduced. For this purpose, it is important to secure a contact margin for vertically connecting the lower wiring (or contact junction) and the upper wiring.

더욱이 반도체 소자의 축소에 따라 콘택홀의 에스펙트 비율(aspect ratio)이 증가함에 따라, 금속 물질을 콘택홀에 완전하게 갭필하는 것이 어렵기 때문에 콘택 전극이 하부의 구조물과 전기적으로 제대로 콘택되지 못하고 불량으로 되는 경우가 있었다.Furthermore, as the aspect ratio of the contact hole increases with the reduction of the semiconductor device, it is difficult to completely fill the contact hole with the metal material, so that the contact electrode can not be electrically contacted with the lower structure, .

이러한 문제를 해결하기 위하여 종래의 콘택홀 제조 공정은, 습식 식각 및 건식 식각을 모두 사용하여 콘택홀 형태를 와인 글래스 형태로 제조함으로써 높은 에스팩트 비율을 갖는 콘택홀로의 갭필 특성을 용이하게 하고 있다.In order to solve this problem, the conventional contact hole manufacturing process facilitates the gap fill property to the contact hole having a high aspect ratio by manufacturing the contact hole shape into the wine glass shape by using both the wet etching and the dry etching.

도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 와인 글래스형 콘택홀 제조 방법을 순차적으로 설명하기 위한 공정 순서도이다. 도 2a 및 도 2b는 종래 기술에 의한 반도체 소자의 와인 글래스형 콘택홀 식각 단면 구조를 나타낸 도면들이다.1A to 1D are process flow diagrams for sequentially illustrating a method of manufacturing a wax-glass-type contact hole of a semiconductor device according to the related art. FIGS. 2A and 2B are views showing a wick-glass-type contact hole etched sectional structure of a semiconductor device according to the prior art.

이하, 이들 도면들을 참조하여 종래 기술에 의한 반도체 소자의 와인 글래스형 콘택홀 제조 방법을 설명하면 다음과 같다.Hereinafter, a conventional method for manufacturing a wax-glass-type contact hole of a semiconductor device will be described with reference to these drawings.

우선, 도 1a에 도시된 바와 같이, 금속 배선(미도시됨)을 포함한 소정의 반도체 소자(예를 들어, MOS 트랜지스터)가 형성된 반도체 기판(10)을 마련한다. First, as shown in FIG. 1A, a semiconductor substrate 10 on which a predetermined semiconductor element (for example, a MOS transistor) including metal wiring (not shown) is formed is provided.

그리고, 반도체 기판(10) 상부면에 화학기상증착(CVD : Chemical Vapor Deposition) 공정을 진행하여 TEOS(Tetra Ethyl Ortho Silicate) , HDP(High Density Plasma) 산화막 등으로 이루어진 층간 절연막(12)을 증착한다.A CVD (Chemical Vapor Deposition) process is performed on the upper surface of the semiconductor substrate 10 to deposit an interlayer insulating film 12 made of TEOS (Tetra Ethyl Ortho Silicate), HDP (High Density Plasma) oxide, or the like .

그 다음, 층간 절연막(12) 상부에 포토리소그라피 공정의 포토레지스트 도포, I-line, KrF, ArF 등의 노광 공정 및 현상 공정을 순차적으로 진행하여 콘택홀 영역을 정의하는 포토레지스트 패턴(14)을 형성한다.Then, a photoresist pattern 14 for defining a contact hole region is formed on the interlayer insulating film 12 by sequentially performing a photoresist coating, I-line, KrF, ArF, etc., .

이어서, 도 1b 및 도 2a에 도시된 바와 같이, 습식 식각 공정을 진행하여 포토레지스트 패턴(14)에 의해 드러난 층간 절연막(12)의 일정 두께를 1차로 식각하여 등방성 식각된 홀(16)을 형성한다. 이에 따라, 등방성 식각된 홀(16)은, 포토레지스트 패턴(14) 에지 안쪽 하부의 층간 절연막(12)까지 식각되어 형성된다. 여기서, 습식 식각 공정은 예를 들어, 마이크로 웨이브(micro wave) 방식의 고주파(13.56MHz)를 사용하여 고압, 고온 조건에서 케미컬 식각 반응을 일으킨다. 또는, 배스(bath) 형태의 습식 장비에서 식각 공정을 진행하거나, 매엽식의 스핀 식각 장비(spin etcher)에서 식각 공정을 진행한다. 이때, 습식 식각 용액은, BOE(Buffer Oxide Etchant)와 DI(Deionized water)룰 희석시킨 DHF(Dilute HF)를 사용한다.Next, as shown in FIGS. 1B and 2A, a wet etching process is performed to primarily etch a predetermined thickness of the interlayer insulating film 12 exposed by the photoresist pattern 14 to form an isotropically etched hole 16 do. Hence, the hole 16 is formed by etching to the interlayer insulating film 12 in the lower portion inside the edge of the photoresist pattern 14. Here, the wet etching process uses, for example, a microwave high frequency (13.56 MHz) to cause a chemical etching reaction under high pressure and high temperature conditions. Alternatively, the etching process may be carried out in a wet type equipment in the form of a bath, or the etching process may be carried out in a single wafer spin etcher. At this time, DHF (dilute HF) diluted with BOE (Buffer Oxide Etchant) and DI (Deionized water) is used as the wet etching solution.

그 다음, 도 1c 및 도 2b에 도시된 바와 같이, 플라즈마 식각 등의 건식 식각 공정을 진행하여 포토레지스트 패턴(14)에 의해 드러난 층간 절연막(12)의 나머 지 두께를 2차로 식각하여 비등방성 식각된 콘택홀(18)을 형성한다. 이때, 비등방성 식각된 콘택홀(18)은, 포토레지스트 패턴(14) 에지에 셀프얼라인되게 식각된다. 여기서, 건식 식각 공정은, 예를 들어 플라즈마 식각 장비를 사용하며, 플라즈마 소오스에 따라 RIE(Reactive Ion Etching), ICP(Inductive Coupled Plasma), 헤리컬(Hellical) 방식 등으로 구분된다.Next, as shown in FIGS. 1C and 2B, a dry etching process such as a plasma etching is performed to secondly etch the remaining thickness of the interlayer insulating film 12 exposed by the photoresist pattern 14 to form an anisotropic etching The contact hole 18 is formed. At this time, the anisotropically etched contact holes 18 are etched so as to be self-aligned to the edge of the photoresist pattern 14. Here, the dry etching process uses a plasma etching apparatus, for example, and is divided into RIE (reactive ion etching), ICP (inductively coupled plasma), and Hellical etching depending on a plasma source.

그리고나서, 도 1d에 도시된 바와 같이, 에슁 및 세정 등의 공정을 진행하여 포토레지스트 패턴을 제거하면 층간 절연막(12)내에는 층간 절연막 표면으로부터 일정 깊이 등방성 식각되고, 그 아래부터 층간 절연막 바닥까지 비등방성 식각되는 와인 글래스 형태의 콘택홀(16, 18)이 남게 된다.Then, as shown in FIG. 1D, when the photoresist pattern is removed by performing the process such as the ashing and cleaning, the interlayer insulating film 12 is isotropically etched at a predetermined depth from the surface of the interlayer insulating film, and from below to the bottom of the interlayer insulating film The contact holes 16 and 18 remain in the form of an anisotropically etched wine glass.

이러한 와인 글래스 형태의 콘택홀(16, 18)은, 층간 절연막 바닥의 임계치수( CD: Critical Dimension)가 콘택홀 레이아웃 그대로를 유지하면서 층간 절연막 상부 입구쪽에는 홀 크기가 다른 부위에 비해 상대적으로 큰 와인 글래스 형태의 프로파일을 갖게 된다.The contact holes 16 and 18 of the wine glass type are formed such that the critical dimension (CD: critical dimension) of the bottom of the interlayer insulating film is relatively large You will have a profile in the form of a wine glass.

이후, 도면에 도시되지 않았지만, 와인 글래스 형태의 콘택홀에 완전히 갭필되도록 도프트 폴리실리콘, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 도전 물질을 증착하고, 화학적기계적연마(CMP : Chemical Mechanical Polishing) 등의 평탄화 공정으로 층간 절연막 표면이 노출될 때까지 도전 물질을 연마함으로써, 와인 글래스 형태의 콘택 전극을 형성한다. 이때, 도전 물질의 갭필 공정시 콘택홀 형태가 입구쪽 임계 치수가 다른 홀에 비해서 큰 와인 글래스 형태를 가지기 때문에 스텝 커버리지가 양호해져 도전 물질의 갭필이 안정적으로 된다.Thereafter, a conductive material such as doped polysilicon, tungsten (W), aluminum (Al), copper (Cu) or the like is deposited so as to completely fill the contact hole in the form of a glass, : Chemical Mechanical Polishing), the conductive material is polished until the surface of the interlayer insulating film is exposed, thereby forming the contact electrode in the form of a wax glass. At this time, since the shape of the contact hole is larger than that of the hole having the different critical dimension on the inlet side during the tapping process of the conductive material, the step coverage becomes good and the gap fill of the conductive material becomes stable.

하지만, 종래 기술에 의한 반도체 소자의 와인 글래스형 콘택홀 제조 방법은, 와인 글래스 형태의 콘택홀을 제조하기 위하여 반드시 습식 식각 공정 및 건식 식각 장비를 사용해야하기 때문에 콘택홀 식각 공정이 번거롭다는 문제점이 있었다.However, the conventional method of manufacturing a wax-glass-type contact hole of a semiconductor device requires a wet etching process and a dry etching device in order to manufacture a contact hole in the form of a wax glass, so that the process of etching the contact hole is troublesome there was.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 서로 폭이 다른 이중 포토레지스트 패턴과 건식 식각 공정을 이용하여 단차가 있는 콘택홀을 형성한 후에, 리플로우(reflow) 공정으로 단차가 있는 층간 절연막의 콘택홀을 굴곡지게 완만한 곡선 형태로 변형시켜 와인 글래스 형태의 콘택홀을 형성함으로써 건식 식각 장비만으로도 와인 글래스 형태의 콘택홀 제조 공정이 용이한 반도체 소자의 와인 글래스형 콘택홀 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a contact hole having a step by using a dual photoresist pattern and a dry etching process having different widths and then performing a reflow process The contact hole of the stepped interlayer insulating film is bent into a gentle curved shape to form a contact hole in the form of a wine glass so that the contact hole can be easily formed in a glass- And a method of manufacturing the same.

상기 목적을 달성하기 위하여 본 발명은, 반도체 소자에서 상부 및 하부 부분이 서로 다른 임계 치수를 갖는 와인 글래스 형태의 콘택홀을 제조하는 방법에 있어서, 반도체 소자가 형성된 반도체 기판에 층간 절연막을 형성하는 단계와, 건식 식각 공정을 1차로 진행하여 층간 절연막의 일정 두께를 식각함으로써 콘택홀의 임계 치수가 큰 제 1콘택홀을 형성하는 단계와, 건식 식각 공정을 2차로 진행하여 층간 절연막의 나머지 두께를 식각함으로써 제 1콘택홀과 연결되며 콘택홀 임계 치수가 작은 제 2콘택홀을 형성하는 단계와, 층간 절연막에 리플로우 공정을 수행하여 제 1콘택홀과 제 2콘택홀의 단차 부분을 굴곡지게 변형함으로써 와인 글래스 형태의 콘택홀을 형성하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of manufacturing a glass-like contact hole having upper and lower critical dimensions different from each other in a semiconductor device, the method comprising: forming an interlayer insulating film on a semiconductor substrate, Forming a first contact hole having a critical dimension of the contact hole by etching a predetermined thickness of the interlayer insulating film by firstly performing a dry etching process, etching the remaining thickness of the interlayer insulating film by advancing the dry etching process secondarily Forming a second contact hole connected to the first contact hole and having a small critical dimension of the contact hole; performing a reflow process on the interlayer insulating film to bend the stepped portion of the first contact hole and the second contact hole, Type contact hole.

이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the most preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings, which will be readily apparent to those skilled in the art.

도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 와인 글래스형 콘택홀 제조 방법을 순차적으로 설명하기 위한 공정 순서도이다. 도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 와인 글래스형 콘택홀 제조 공정에 의한 콘택홀 식각 단면 구조를 나타낸 도면들이다.3A to 3G are process flow diagrams for sequentially illustrating a method of manufacturing a wax-glass-type contact hole of a semiconductor device according to the present invention. 4A to 4C are views showing a contact hole etching sectional structure of a semiconductor device according to the present invention in a process of manufacturing a wax-glass-type contact hole.

이들 도면들을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 와인 글래스형 콘택홀 제조 공정은 다음과 같다.Referring to these drawings, a process for manufacturing a wax-glass-type contact hole of a semiconductor device according to an embodiment of the present invention is as follows.

우선, 도 3a에 도시된 바와 같이, 금속 배선(미도시됨)을 포함한 소정의 반도체 소자(예를 들어, MOS 트랜지스터)가 형성된 반도체 기판(100)을 마련한다. First, as shown in FIG. 3A, a semiconductor substrate 100 on which a predetermined semiconductor element (for example, a MOS transistor) including a metal wiring (not shown) is formed is provided.

그리고, 반도체 기판(100) 상부면에 화학기상증착(CVD) 공정을 진행하여 TEOS(Tetra Ethyl Ortho Silicate) , HDP(High Density Plasma) 산화막 등으로 이루어진 층간 절연막(102)을 증착한다.Then, a chemical vapor deposition (CVD) process is performed on the upper surface of the semiconductor substrate 100 to deposit an interlayer insulating film 102 made of TEOS (Tetra Ethyl Ortho Silicate), HDP (High Density Plasma) oxide or the like.

그 다음, 층간 절연막(102) 상부에 포토리소그라피 공정의 포토레지스트 도포, I-line, KrF, ArF 등의 노광 공정 및 현상 공정을 순차적으로 진행하여 콘택홀 영역을 정의하는 제 1포토레지스트 패턴(104)을 형성한다. 여기서, 제 1포토레지스트 패턴(104)의 콘택홀 영역은, 레이아웃의 콘택홀 임계 치수(CD)보다 기설정된 크기만큼 크도록 한다. 즉, 제 1포토레지스트 패턴(104)에 의해 오픈되는 층간 절 연막의 콘택홀 영역은 와인 글래스 형태의 콘택홀에서 입구쪽 콘택홀 영역에 해당한다. Next, a photoresist coating of a photolithography process, an exposure process such as I-line, KrF, and ArF, and a developing process are sequentially performed on the interlayer insulating film 102 to form a first photoresist pattern 104 ). Here, the contact hole region of the first photoresist pattern 104 is set to be larger than a contact hole critical dimension (CD) of the layout by a predetermined size. That is, the contact hole region of the interlayer insulating film opened by the first photoresist pattern 104 corresponds to the entrance-side contact hole region in the contact hole of the wine glass type.

이어서, 도 3b 및 도 4a에 도시된 바와 같이, 플라즈마 식각 등의 건식 식각 공정을 1차로 진행하여 제 1포토레지스트 패턴(104)에 의해 드러난 층간 절연막(102)을 일정 두께만큼 식각한다. 이로 인해, 층간 절연막(102)에는 제 1포토레지스트 패턴(104) 에지에 셀프 얼라인된 상태로 비등방성 식각된 제 1콘택홀(106)이 형성된다. 여기서, 건식 식각 공정은, 예를 들어 RIE, ICP, 헬리컬 등의 플라즈마 식각 장비를 사용한다.Next, as shown in FIGS. 3B and 4A, the dry etching process such as plasma etching is firstly performed to etch the interlayer insulating film 102 exposed by the first photoresist pattern 104 by a predetermined thickness. Accordingly, the first contact hole 106 is formed in the interlayer insulating film 102 in an anisotropically etched state in the self-aligned state at the edge of the first photoresist pattern 104. Here, as the dry etching process, a plasma etching equipment such as RIE, ICP, or helical is used.

그리고 도 3c에 도시된 바와 같이, 에슁 및 세정 등의 공정을 진행하여 제 1포토레지스트 패턴을 제거한다.Then, as shown in FIG. 3C, the first photoresist pattern is removed by performing processes such as ashing and cleaning.

그 다음, 도 3d 및 도 4b에 도시된 바와 같이, 비등방성 식각된 제 1콘택홀(106)이 있는 층간 절연막(102) 상부에 포토레지스트 도포, I-line, KrF, ArF 등의 노광 공정 및 현상 공정을 순차적으로 진행하여 콘택홀 영역을 정의하는 제 2포토레지스트 패턴(108)을 형성한다. 여기서, 제 2포토레지스트 패턴(108)의 콘택홀 영역은, 레이아웃의 콘택홀 임계 치수(CD) 크기를 갖는다. 즉, 제 2포토레지스트 패턴(108)에 의해 오픈되는 층간 절연막의 콘택홀 영역은, 와인 글래스 형태의 콘택홀에서 바닥쪽 콘택홀 영역에 해당한다. Then, as shown in FIG. 3D and FIG. 4B, an exposure process such as photoresist coating, I-line, KrF, and ArF is performed on the interlayer insulating film 102 having anisotropically etched first contact holes 106, The development process is sequentially performed to form a second photoresist pattern 108 defining a contact hole region. Here, the contact hole region of the second photoresist pattern 108 has a contact hole critical dimension (CD) size of the layout. That is, the contact hole region of the interlayer insulating film opened by the second photoresist pattern 108 corresponds to the bottom-side contact hole region in the contact hole in the form of a wine glass.

계속해서 도 3e에 도시된 바와 같이, 플라즈마 식각 등의 건식 식각 공정을 2차로 진행하여 제 2포토레지스트 패턴(108)에 의해 드러난 층간 절연막(102)의 나머지 두께를 식각함으로써 비등방성 식각된 제 2콘택홀(110)을 형성한다. 이때, 비등방성 식각된 제 2콘택홀(110)은, 제 2포토레지스트 패턴(108) 에지에 셀프얼라인되게 식각된다. 여기서, 제 2건식 식각 공정역시, 예를 들어 RIE, ICP, 헬리컬 등의 플라즈마 식각 장비를 사용하되, 1건식 식각 공정에 사용된 식각 장비와 동일한 장비를 사용한다.Subsequently, as shown in FIG. 3E, the dry etching process such as plasma etching is performed secondarily to etch the remaining thickness of the interlayer insulating film 102 exposed by the second photoresist pattern 108, thereby forming an anisotropically etched second Thereby forming a contact hole 110. At this time, the anisotropically etched second contact hole 110 is etched so as to be self-aligned to the edge of the second photoresist pattern 108. Here, the second dry etching process also uses plasma etching equipment such as RIE, ICP, and helical, and uses the same equipment as the etching equipment used in the one dry etching process.

이어서, 도 3f에 도시된 바와 같이, 에슁 및 세정 등의 공정을 진행하여 제 2포토레지스트 패턴을 제거한다. 이에 따라, 비등방성 식각된 제 2콘택홀(110)은 비등방성 식각된 제 1콘택홀에 비해 콘택홀 크기가 좁은 레이아웃의 콘택홀 임계 치수(CD) 크기를 갖기 때문에 층간 절연막 표면에서는 콘택홀이 상대적으로 넓고 층간 절연막 바닥에서는 콘택홀이 좁은 단차 구조로 형성된다.Next, as shown in FIG. 3F, the second photoresist pattern is removed by proceeding with a process such as ashing and cleaning. Accordingly, since the anisotropically etched second contact hole 110 has a contact hole critical dimension (CD) size of a layout having a narrow contact hole size as compared with the first contact hole etched anisotropically, The contact hole is formed in a narrow step structure at the bottom of the interlayer insulating film.

그리고나서, 도 3g 및 도 4c에 도시된 바와 같이, 층간 절연막(102)에 리플로우(reflow) 공정을 진행하여 층간 절연막(120)의 콘택홀에 넓이 차이로 인해 단차가 생긴 부분을 완만하게 굴곡진 형태(112)로 변형한다.3G and 4C, a reflow process is performed on the interlayer insulating film 102, so that the contact hole of the interlayer insulating film 120 is gently bent (112).

이에 따라, 층간 절연막(102)내에는 층간 절연막 상부 입구쪽에는 홀 크기가 다른 부위에 비해 상대적으로 넓고 그 아래부터 층간 절연막 바닥까지는 홀 크기가 좁은 와인 글래스 형태의 콘택홀이 형성된다.Accordingly, in the interlayer insulating film 102, a contact hole in the form of a wine glass having a relatively large hole size and a narrow hole size from the bottom to the bottom of the interlayer insulating film is formed at the entrance side of the interlayer insulating film.

이후, 도면에 도시되지 않았지만, 층간 절연막(102)내 와인 글래스 형태의 콘택홀에 완전히 갭필되도록 도프트 폴리실리콘, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 도전 물질을 증착하고, 화학적기계적연마(CMP) 등의 평탄화 공정으로 층간 절연막 표면이 노출될 때까지 도전 물질을 연마함으로써, 와인 글래스 형태의 콘택 전극을 형성한다. 이때, 도전 물질의 갭필 공정시 콘택홀 형태가 입구쪽 임 계 치수가 다른 홀에 비해서 큰 와인 글래스 형태를 가지기 때문에 스텝 커버리지가 양호해져 도전 물질의 갭필이 안정적으로 된다.Although not shown in the drawings, a conductive material such as a doped polysilicon, tungsten (W), aluminum (Al), copper (Cu), or the like is deposited so as to completely fill the contact hole in the form of a wine glass in the interlayer insulating film 102 , And chemical mechanical polishing (CMP), the conductive material is polished until the surface of the interlayer insulating film is exposed, thereby forming a contact electrode in the form of a wax glass. At this time, since the shape of the contact hole is larger than that of the holes having different threshold dimensions at the time of the tapping of the conductive material, the step coverage is improved and the gap fill of the conductive material becomes stable.

그러므로, 본 발명에 따른 반도체 소자의 와인 글래스형 콘택홀 제조 방법은, 이중 포토레지스트 패턴을 이용하고 건식 식각 공정을 진행하여 홀 크기가 다른 콘택홀을 층간 절연막에 형성한 후에 리플로우 공정을 진행하여 층간 절연막의 콘택홀 단차가 있는 부분을 굴곡진 형태로 변형함으로써 건식 식각 장비만으로도 와인 글래스 형태의 콘택홀을 제조할 수 있다.Therefore, in the method of manufacturing a wax-glass-type contact hole of a semiconductor device according to the present invention, a contact hole having a different hole size is formed in an interlayer insulating film by using a double photoresist pattern and a dry etching process, The contact hole of the interlayer insulating film is deformed into a curved shape so that a contact hole of a wine glass type can be manufactured by only dry etching equipment.

이상 상술한 바와 같이, 본 발명은, 서로 폭이 다른 이중 포토레지스트 패턴과 건식 식각 공정을 이용하여 홀 크기가 다르며 단차가 있는 콘택홀을 형성한 후에, 리플로우 공정으로 단차가 있는 층간 절연막의 콘택홀을 굴곡지게 완만한 곡선 형태로 변형시켜 와인 글래스 형태의 콘택홀을 형성한다.As described above, according to the present invention, after a contact hole having a step difference is formed using a dry etching process and a dual photoresist pattern having different widths from each other, a contact hole of a stepped interlayer insulating film in a reflow process The hole is bent into a gentle curved shape to form a glass-like contact hole.

따라서, 본 발명은 종래 와인 글래스 콘택홀 제조를 위한 습식 식각 공정을 생략할 수 있고, 건식 식각 장비만으로도 와인 글래스 형태의 콘택홀 제조 공정이 용이하므로 콘택홀 식각 공정을 단순화할 수 있다.Accordingly, the wet etching process for manufacturing a conventional glass glass contact hole can be omitted, and the process of manufacturing a contact hole in the form of a wax glass can be simplified by using only dry etching equipment, thereby simplifying the contact hole etching process.

게다가, 본 발명은 반도체 소자의 고집적화에 따라 좁은 임계 치수의 콘택홀에서도 습식 식각 장비보다는 임계 치수(CD)의 제어가 쉬운 건식 식각 장비를 사용하기 때문에 정확한 임계 치수(CD)를 갖는 와인 글래스 형태의 콘택홀을 제조할 수 있는 장점이 있다. In addition, the present invention uses a dry etching device which can easily control a critical dimension (CD) rather than a wet etching device in a contact hole having a narrow critical dimension in accordance with the high integration of a semiconductor device, There is an advantage that a contact hole can be manufactured.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위 에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.The present invention is not limited to the above-described embodiments, but various modifications may be made by those skilled in the art within the scope and spirit of the present invention described in the claims below.

Claims (3)

반도체 소자에서 상부 및 하부 부분이 서로 다른 임계 치수를 갖는 와인 글래스 형태의 콘택홀을 제조하는 방법에 있어서, A method of manufacturing a contact hole in the form of a wax glass in which upper and lower portions of the semiconductor device have different critical dimensions, 상기 반도체 소자가 형성된 반도체 기판에 층간 절연막을 형성하는 단계와,Forming an interlayer insulating film on the semiconductor substrate on which the semiconductor element is formed, 건식 식각 공정을 1차로 진행하여 상기 층간 절연막의 일정 두께를 식각함으로써 상기 콘택홀의 임계 치수가 큰 제 1콘택홀을 형성하는 단계와,Forming a first contact hole having a critical dimension of the contact hole by etching the predetermined thickness of the interlayer insulating film by firstly performing a dry etching process, 건식 식각 공정을 2차로 진행하여 상기 층간 절연막의 나머지 두께를 식각함으로써 제 1콘택홀과 연결되며 상기 콘택홀 임계 치수가 작은 제 2콘택홀을 형성하는 단계와,Forming a second contact hole connected to the first contact hole and having the critical dimension of the contact hole by etching the remaining thickness of the interlayer insulating film in a second step of the dry etching process, 상기 층간 절연막에 리플로우 공정을 수행하여 상기 제 1콘택홀과 제 2콘택홀의 단차 부분을 굴곡지게 변형함으로써 와인 글래스 형태의 콘택홀을 형성하는 단계Forming a contact hole in the form of a wine glass by performing a reflow process on the interlayer insulating film to bend the stepped portion of the first contact hole and the second contact hole; 를 포함하는 반도체 소자의 와인 글래스형 콘택홀 제조 방법.Wherein the contact hole is formed in the contact hole. 제 1항에 있어서, The method according to claim 1, 상기 제 1콘택홀 형성 단계는, 상기 층간 절연막 상부에 콘택홀 임계 치수가 큰 제 1포토레지스트 패턴을 형성하고, 건식 식각 공정을 진행한 후에, 상기 제 1포토레지스트 패턴을 제거하여 상기 제 1콘택홀을 형성하는 것을 특징으로 하는 반도체 소자의 와인 글래스형 콘택홀 제조 방법.The first contact hole forming step may include forming a first photoresist pattern having a large contact hole critical dimension on the interlayer insulating film, performing a dry etching process, removing the first photoresist pattern, And a hole is formed in the contact hole. 제 1항에 있어서,The method according to claim 1, 상기 제 2콘택홀 형성 단계는, 상기 층간 절연막 상부에 콘택홀 임계 치수가 작은 제 2포토레지스트 패턴을 형성하고, 건식 식각 공정을 진행한 후에, 상기 제 2포토레지스트 패턴을 제거하여 상기 제 2콘택홀을 형성하는 것을 특징으로 하는 반도체 소자의 와인 글래스형 콘택홀 제조 방법.The second contact hole forming step may include forming a second photoresist pattern having a small contact hole critical dimension on the interlayer insulating film, performing a dry etching process, removing the second photoresist pattern, And a hole is formed in the contact hole.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140011679A (en) * 2012-07-18 2014-01-29 삼성전자주식회사 Non volatile memory devices and methods of manufacturing the same
CN112289738A (en) * 2020-10-14 2021-01-29 上海华虹宏力半导体制造有限公司 Method for forming metal interconnection structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980030405A (en) 1996-10-29 1998-07-25 김영환 Contact hole formation method of semiconductor device
KR0172257B1 (en) * 1995-05-22 1999-03-30 김주용 Method of forming contact hole of semiconductor device
KR100477823B1 (en) * 1997-12-27 2005-06-29 주식회사 하이닉스반도체 Contact hole formation method of semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172257B1 (en) * 1995-05-22 1999-03-30 김주용 Method of forming contact hole of semiconductor device
KR19980030405A (en) 1996-10-29 1998-07-25 김영환 Contact hole formation method of semiconductor device
KR100477823B1 (en) * 1997-12-27 2005-06-29 주식회사 하이닉스반도체 Contact hole formation method of semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140011679A (en) * 2012-07-18 2014-01-29 삼성전자주식회사 Non volatile memory devices and methods of manufacturing the same
KR101986126B1 (en) 2012-07-18 2019-06-05 삼성전자주식회사 Non volatile memory devices and methods of manufacturing the same
CN112289738A (en) * 2020-10-14 2021-01-29 上海华虹宏力半导体制造有限公司 Method for forming metal interconnection structure
CN112289738B (en) * 2020-10-14 2024-01-23 上海华虹宏力半导体制造有限公司 Method for forming metal interconnection structure

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