KR100780696B1 - 웨이퍼 레벨 패키지 제조 방법 - Google Patents

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Abstract

웨이퍼 레벨 패키지 제조 방법은, 상부에 다수의 본딩 패드가 형성되어 있는 반도체 칩 상에 상기 본딩 패드가 외부로 노출되도록 제1절연막을 형성하는 단계; 상기 노출된 본딩 패드 및 제1절연막 상에 재배선층을 형성하는 단계; 상기 재배선층 상에 솔더 형성 영역과 본딩 패드들 사이 영역 및 재배선 형성 영역 이외 영역의 재배선층을 노출시키는 제2절연막을 형성하는 단계; 상기 제2절연막 및 재배선층 상에 솔더 범프 형성 영역의 재배선층 부분을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 재배선층 부분 상에 솔더를 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 및 상기 노출된 재배선층 부분을 식각하여 재배선을 형성하는 단계를 포함하여 이루어진다.

Description

웨이퍼 레벨 패키지 제조 방법{Manufacturing method of wafer level package}
도 1은 종래 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위하여 도시한 공정별 단면도.
도 2는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위하여 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 웨이퍼 202 : 본딩 패드
204 : 퓨즈박스 206 : 보호막
208 : 제1절연막 216 : 제2절연막
222 : 솔더 224 : 솔더 범프
226 : 재배선층 227 : 재배선
228 : 마스크패턴
본 발명은 웨이퍼 레벨 패키지 제조 방법에 관한 것으로서, 보다 상세하게 는, 웨이퍼 레벨 패키지의 제조 공정을 간소화하여 제조 시간 및 제조 비용을 감소시킬 수 있는 웨이퍼 레벨 패키지 제조 방법에 관한 것이다.
전형적인 반도체 패키지는 물론 일부 패키지는 인쇄회로기판(Printed Circuit Board : PCB)에 실장하는 방법으로 리드프레임에 의한 솔더링(Soldering) 방식을 이용하고 있다. 그런데, 상기 리드프레임에 의한 솔더링 방식은 공정 진행이 용이하고 신뢰성 측면에서 우수하다는 잇점이 있지만, 반도체 칩과 인쇄회로 기판 사이의 전기적 신호 전달 길이가 긴 것과 관련하여 전기적 특성 측면에서는 불리함이 있다.
이와 같은 문제를 해결하기 위하여 제안된 플립 칩 패키지(Flip Chip Package)는 고밀도 패키징이 가능한 본딩 프로세스로 반도체 칩 내부 회로에서 입출력 패드의 위치를 필요에 따라 결정할 수 있으므로 회로 설계를 단순화시키고, 회로선에 의한 저항이 감소하여 소요 전력을 줄일 수 있으며, 전기적 신호의 경로가 짧아져 반도체 패키지의 동작 속도를 향상시킬 수 있어 전기적 특성이 우수하고, 반도체 칩의 배면이 외부로 노출되어 있어 열적 특성이 우수하며, 작은 형태의 패키지를 구현할 수 있고, 솔더 자기정렬(Self-Alignment) 특성 때문에 본딩이 용이한 점이 있다.
플립 칩 패키지에서 반도체 칩과 기판 사이의 전기적 연결은 반도체 칩의 입출력 패드 상에 형성된 솔더 범프(Solder Bump), 스터드 범프(Stud Bump), 도금 또는 스크린 프린팅(Screen Printing) 방법으로 형성된 범프, 금속을 증착 및 식각하여 형성시킨 범프 등과 같이 형성된 돌출된 범프와 기판 상에 형성되어 있는 범프 패드가 직접적으로 콘택함으로써 이루어진다.
한편, 플립 칩 패키지는 다수의 반도체 칩으로 이루어진 웨이퍼에 반도체 칩과 기판 간의 플립 칩 본딩을 위한 재배선 및 범프를 웨이퍼 레벨에서 일괄적으로 형성할 수 있다는 장점이 있다.
도 1은 종래 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도시된 바와 같이, 웨이퍼의 상면에 다수의 본딩 패드(102)와 퓨즈박스(104) 및 절연막인 보호막(106)막이 형성되어 있는 반도체 칩들로 이루어진 웨이퍼(100) 상에 상기 본딩 패드(102)가 외부로 노출되도록 제1절연막(108)을 형성한다.(S1a)
상기 제1절연막(108)이 형성된 웨이퍼 상에 PVD(Physical vapor deposition) 공정을 진행하여 재배선을 형성하기 위한 제1씨드막(110)을 형성한다.(S1b)
상기 제1씨드막(110) 상에 재배선을 형성하기 위하여 상기 본딩 패드(102) 영역을 포함한 웨이퍼(100) 상의 재배선 형성 영역이 외부로 노출되도록 포토레지스트(Photoresst)를 이용하여 제1마스크패턴(112)을 형성한다.(S1c)
상기 노출된 제1씨드막(112) 상에 전기도금(Electroplating) 공정을 진행하여 상기 본딩 패드(102)와 전기적인 연결되는 재배선(114)을 형성한다.(S1d)
상기 웨이퍼 상의 제1마스크패턴을 제거한다.(S1e)
상기 제거된 제1마스크패턴의 하부, 즉, 웨이퍼(100) 상에 재배선(114)이 형성되지 않은 영역의 제1씨드막(112)을 제거한다.(S1f)
상기 재배선(114)의 일부분, 즉, 솔더가 형성되는 영역이 노출되도록 웨이 퍼(100) 상의 제1절연막(108) 및 재배선(114) 상에 솔더마스크로 사용되는 제2절연막(116)을 형성한다.(S1g)
상기 재배선(114) 상에 솔더를 형성하기 위하여 상기 재배선(114) 및 제2절연막(116) 상에 제2씨드막(118)을 형성한다.(S1h)
상기 제2씨드막(118)이 형성된 웨이퍼 상에 포토레지스트로 솔더 형성 영역의 제2씨드막(118)이 외부로 노출시키는 제2마스크패턴(120)을 형성한다.(S1i)
상기 외부로 노출된 제2씨드막(118) 상에 전기도금 공정을 진행하여 솔더(122)를 형성시킨다.(S1j)
상기 제2마스크패턴을 제거한다.(S1k)
상기 제거된 제2마스크패턴의 하부, 즉, 솔더(122)가 형성되지 않은 영역의 제2씨드막(118)을 제거한다.(S1l)
상기 웨이퍼(100)에 리플로우(Reflow) 공정을 진행하여 솔더 범프(124)를 형성한다.(S1m)
그러나, 상기 플립 칩 패키지를 형성하기 위하여 웨이퍼 레벨에서 일괄적으로 플립 칩 본딩 공정을 실시하면 단위 공정 수가 많아지게 되고, 따라서, 플립 칩 패키지를 제조하기 위한 제조 시간 및 제조 비용이 상승한다.
본 발명은 웨이퍼 레벨 패키지의 제조 공정을 간소화하여 제조 시간 및 제조 비용을 감소시킬 수 있는 웨이퍼 레벨 패키지 제조 방법을 제공한다.
일 실시예에 있어서, 웨이퍼 레벨 패키지 제조 방법은, 상부에 다수의 본딩 패드가 형성되어 있는 반도체 칩 상에 상기 본딩 패드가 외부로 노출되도록 제1절연막을 형성하는 단계; 상기 노출된 본딩 패드 및 제1절연막 상에 재배선층을 형성하는 단계; 상기 재배선층 상에 솔더 형성 영역과 본딩 패드들 사이 영역 및 재배선 형성 영역 이외 영역의 재배선층을 노출시키는 제2절연막을 형성하는 단계; 상기 제2절연막 및 재배선층 상에 솔더 범프 형성 영역의 재배선층 부분을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 재배선층 부분 상에 솔더를 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 및 상기 노출된 재배선층 부분을 식각하여 재배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 재배선은 씨드 금속으로 형성하는 것을 특징으로 한다.
상기 솔더는 전기도금 공정으로 형성하는 것을 특징으로 한다.
상기 노출된 재배선층 부분을 식각하여 재배선을 형성하는 단계 후, 상기 솔더를 리플로우 시키는 단계를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 플립 칩 패키지를 형성하기 위한 웨이퍼 레벨에서의 재배선 및 솔더 범프 형성 공정을 포함한 플립 칩 제조 공정을 변화시켜 종래 플립 칩 패키지를 위한 웨이퍼와 동일한 기능이 구비한 형태로 제조하면서 종래 13단계에서 8단계로 간소화하여 공정 시간 및 제조 비용을 감소시킨다.
즉, 종래 웨이퍼의 본딩 패드와 전기적으로 연결되는 재배선을 형성하기 위한 씨드막을 재배선으로 사용함으로써 플립 칩 패키지를 제조하기 위한 공정 시간 및 제조 비용을 감소시킬 수 있다.
도 2는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도시된 바와 같이, 웨이퍼의 상면에 다수의 본딩 패드(202)와 퓨즈박스(204) 및 상기 본딩 패드(102)와 퓨즈박스(104) 이외의 영역을 보호하는 절연막인 보호막(206)이 형성되어 있는 반도체 칩들로 이루어진 웨이퍼(200) 상에 상기 퓨즈박스(204)를 절연시키고, 재배선에 의한 캐패시턴스(Capacitance)를 줄이기 위한 목적으로 상기 본딩 패드(202)가 외부로 노출되도록 제1절연막(208)을 형성한다.(S2a)
상기 제1절연막(108)이 형성된 웨이퍼(200) 상에 PVD(Physical vapor deposition) 공정을 진행하여 접착층(Adhesive layer)과 확산방지막(Diffusion barrier layer) 및 후속 도금공정으로 제조되는 솔더를 형성하기 위한 씨드금속막으로 사용되고, 상기 본딩 패드(202)와 전기적으로 연결되어 있는 재배선층(226)을 형성한다.(S2b)
상기 재배선층(226) 상에 솔더 형성 영역과 본딩 패드(202)들 사이 영역 및 재배선 형성 영역 이외 영역의 재배선층(226)을 노출시키고, 후속 식각 공정을 위한 식각마스크로 사용되는 제2절연막(216)을 형성한다.(S3b)
상기 웨이퍼(200)의 제2절연막(216) 상에 솔더가 형성될 영역의 재배선 층(226)을 외부로 노출시키는 포토레지스트(Photoresist)를 이용한 마스크패턴(228)을 형성한다.(S4b)
상기 노출된 재배선층(226) 상에 전기도금(Electroplating) 공정을 진행하여 솔더(222)를 형성한다.(S5b)
상기 재배선층(226) 및 제2절연막(216) 상의 마스크패턴을 제거한다.(S6b)
상기 제거된 마스크패턴의 하부, 즉, 상기 제2절연막(216) 및 솔더(222)가 형성되지 않은 영역의 재배선층을 제거하여 재배선(227)을 형성한다.(S7b)
상기 웨이퍼(200)에 리플로우(Reflow) 공정을 진행하여 실장에 필요한 구 형태의 솔더 범프(224)를 형성한다.(S8b)
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명에서는 본 발명은 플립 칩 패키지를 형성하기 위한 웨이퍼 레벨에서의 재배선 및 솔더 범프 형성 공정을 포함한 플립 칩 제조 공정에서 종래 웨이퍼의 본딩 패드와 전기적으로 연결되는 재배선을 형성하기 위한 씨드금속막을 재배선으로 사용하는 방법으로 공정으로 변화시켜서 종래 플립 칩 패키지를 위한 웨이퍼와 동일한 기능이 구비한 형태로 제조하면서 종래 13단계에서 8단계로 간소화하여 공정 시간 및 제조 비용을 감소시킨다.

Claims (4)

  1. 상부에 다수의 본딩 패드가 형성되어 있는 반도체 칩 상에 상기 본딩 패드가 외부로 노출되도록 제1절연막을 형성하는 단계;
    상기 노출된 본딩 패드 및 제1절연막 상에 재배선층을 형성하는 단계;
    상기 재배선층 상에 솔더 형성 영역과 본딩 패드들 사이 영역 및 재배선 형성 영역 이외 영역의 재배선층을 노출시키는 제2절연막을 형성하는 단계;
    상기 제2절연막 및 재배선층 상에 솔더 범프 형성 영역의 재배선층 부분을 노출시키는 마스크패턴을 형성하는 단계;
    상기 노출된 재배선층 부분 상에 솔더를 형성하는 단계;
    상기 마스크패턴을 제거하는 단계; 및
    상기 노출된 재배선층 부분을 식각하여 재배선을 형성하는 단계; 를
    포함하여 이루어지는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조 방법.
  2. 제 1 항에 있어서,
    상기 재배선은 씨드 금속으로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조 방법.
  3. 제 1 항에 있어서,
    상기 솔더는 전기도금 공정으로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조 방법.
  4. 제 1 항에 있어서,
    상기 노출된 재배선층 부분을 식각하여 재배선을 형성하는 단계 후, 상기 솔더를 리플로우 시키는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조 방법.
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