KR100766348B1

KR100766348B1 - 반도체 장치 및 반도체 기억 장치

Info

Publication number: KR100766348B1
Application number: KR1020020015989A
Authority: KR
Inventors: 가와바타구니노리
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2001-10-03
Filing date: 2002-03-25
Publication date: 2007-10-15
Also published as: US20030063489A1; JP2003123478A; US6714438B2; KR20030028697A

Abstract

본 발명은 칩 면적의 증가를 줄이고, 또 고속의 입력 초단 래치를 구비한 반도체 장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 장치는, 입력 신호를 받아서 제1 클럭 신호의 반사이클 기간동안 입력 신호를 유지하는 제1 래치와, 제1 래치의 출력에 접속되는 지연 요소와, 지연 요소의 출력에 접속되어 제2 클럭 신호의 반사이클 기간동안 지연 요소로부터 공급되는 신호를 유지하는 제2 래치와, 제1 클럭 신호의 반사이클 기간에 제1 래치가 래치한 신호가, 후속하는 제2 클럭 신호의 반사이클 기간에 지연 요소를 지나 제2 래치에 래치되도록, 제1 클럭 신호 및 제2 클럭 신호 중 적어도 한 쪽의 타이밍을 조정하는 회로를 포함한다.

Description

반도체 장치 및 반도체 기억 장치{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래의 커맨드(또는 어드레스) 입력 회로 및 디코더의 구성을 도시한 도면.

도 2는 도 1의 구성의 동작을 도시하는 타이밍도.

도 3은 셋업 시간을 이용하여 고속화를 실현하는 종래의 커맨드(또는 어드레스) 입력 회로 및 디코더의 구성을 도시한 도면.

도 4는 도 3의 구성의 동작을 도시하는 타이밍도.

도 5는 본 발명에 따른 래치 회로의 제1 실시예를 도시하는 구성도.

도 6은 도 5의 구성의 동작을 도시하는 타이밍 파형도.

도 7은 본 발명에 따른 래치 회로의 제2 실시예를 도시하는 구성도.

도 8은 도 7의 구성의 동작을 도시하는 타이밍 파형도.

도 9는 본 발명에 따른 래치 회로의 제3 실시예를 도시하는 구성도.

도 10은 도 9의 구성의 동작을 도시하는 타이밍 파형도.

도 11은 본 발명에 따른 래치 회로의 제4 실시예를 도시하는 구성도.

도 12는 도 11의 구성의 동작을 도시하는 타이밍 파형도.

도 13은 펄스폭 확장 회로의 회로 구성의 일례를 도시한 도면.

도 14는 펄스폭 억제 회로의 회로 구성의 일례를 도시한 도면.

도 15는 본 발명에 따른 래치를 적용한 반도체 기억 장치의 구성을 도시하는 구성도.

도 16은 반도체 기억 장치의 어드레스 신호의 장거리 배선에 본 발명에 따른 래치 회로를 이용한 경우의 상세를 도시한 도면.

도 17은 도 16의 구성의 동작 타이밍을 도시한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

10, 11 : 래치

12 : 디코더

31 : 펄스폭 확장 회로

32 : 타이밍 지연

33 : 펄스폭 억제 회로

40 : 장거리 배선

본 발명은 일반적으로 반도체 장치에 관한 것으로, 상세하게는 클럭 신호에 동기하여 신호를 받아들이는 입력 래치를 갖는 반도체 장치에 관한 것이다.

CPU의 동작 속도가 빨라지면, 반도체 기억 장치 등의 CPU 주변의 반도체 장치에 있어서도 고속 동작이 요구된다.

예컨대, 싱크로너스(클럭 동기형) 메모리에서는, 커맨드 입력(또는 어드레스 입력)은 외부 클럭의 상승 엣지에 대하여 셋업 시간/홀드 시간의 요건을 만족하도록 입력된다. 입력된 커맨드(또는 어드레스)는 통상적으로 입력 초단(初段)의 래치 회로(엣지 트리거 래치)에 의해 래치됨으로써, 1tCK(tCK는 클럭 주기)의 기간동안 유지되고, 이 데이터 유지 기간 내에 디코더에 의해 디코드된다.

도 1은 종래의 커맨드(또는 어드레스) 입력 회로 및 디코더의 구성을 나타낸 도면이다. 도 2는 도 1의 구성의 동작을 나타내는 타이밍도이다.

도 1의 구성은 래치(10), 래치(11) 및 디코더(12)를 포함한다. 래치(10)는 게이티드 인버터(gated inverter)(13), 인버터(14) 및 게이티드 인버터(15)를 포함한다. 래치(11)는 게이티드 인버터(16), 인버터(17) 및 게이티드 인버터(18)를 포함한다. 래치(10) 및 래치(11)는 입력 신호 in0 및 in1의 각각에 대하여 설치된다.

래치(10)에는 클럭 신호 intCLK_t의 상보 신호 intCLK_c가 공급되고, 래치(11)에는 클럭 신호 intCLK_t가 공급된다. 래치(10)의 게이티드 인버터(13)는 클럭 신호 intCLK_t가 LOW일 때에(상보 신호 intCLK_c가 HIGH일 때에), 입력 신호 in0(또는 in1)를 반전하여, 인버터(14) 및 게이티드 인버터(15)로 이루어지는 래치 회로(20)에 공급한다. 클럭 신호 intCLK_t가 HIGH로 되면, 입력 신호는 래치 회로(20)에 래치된다. 이 때, 래치(11)의 게이티드 인버터(16)는 게이트가 열려 있는 상태(open)이며, 래치 회로(20)가 래치한 신호는 래치(11)를 통해 래치 신호 in0lat 및 in1lat로서 출력된다. 클럭 신호 intCLK_t가 그 후 LOW로 되면, 게이티 드 인버터(16)가 닫히고, 인버터(17) 및 게이티드 인버터(18)로 이루어지는 래치 회로(21)에 입력 신호가 래치된다. 클럭 신호 intCLK_t가 LOW인 기간에, 다음 입력 신호가 래치(10)에 공급되지만, 래치 회로(21)에 래치된 최초의 입력 신호는 클럭 신호 intCLK_t가 다음에 HIGH로 될 때까지 유지된다.

이와 같이 하여 도 2에 도시된 바와 같이, 입력 신호를 래치한 래치 신호 in0lat 및 in1lat가 1tCK(tCK는 클럭 주기)의 기간동안 유지된다. 이 기간 내에, 도 1의 디코더(12)가 래치 신호 in0lat 및 in1lat를 디코드하고, 디코드 결과인 출력 신호 out<0:3>를 출력한다.

래치(10)가 입력 신호를 래치하기 전에 입력 신호를 확정하기 위해서, 도 2에 도시된 바와 같이 셋업 시간(setup time)을 확보하는 것이 필요하게 된다. 상기한 방식에서는, 이 셋업 시간에 추가하여, 디코더(12)가 입력 신호를 디코드하는 데 요하는 디코드 시간이 필요하다. 따라서, 데이터 신호의 입력으로부터 디코드 결과가 얻어지기까지는, 셋업 시간과 디코드 시간의 합계에 상당하는 지연이 발생하여 버린다.

이 문제를 해결하기 위해서, 셋업 시간을 이용하여, 래치하기 전에 디코드 연산을 실행하는 방식이 이용된다.

도 3은 셋업 시간을 이용하여 고속화를 실현하는 종래의 커맨드(또는 어드레스) 입력 회로 및 디코더의 구성을 나타낸 도면이다. 도 4는 도 3의 구성의 동작을 나타내는 타이밍도이다. 도 3 및 도 4에 도시된 바와 같이, 이 방식에서는, 디코더(12)를 래치(10 및 11)의 전단(前段)에 설치하여, 래치의 셋업 시간 내에 디코 드 처리를 실행함으로써, 처리의 고속화를 도모하고 있다.

그렇지만, 이 방식은 디코드 후의 신호를 독립적으로 래치하기 때문에, 많은 래치를 필요로 한다. 예컨대, 도 3과 같은 2비트의 입력을 디코드하는 경우에는, 합계 8개의 래치가 필요하게 되고, 또한 3비트를 디코드하는 경우에는 합계 16개의 래치가 필요하게 된다.

또한, 이 방식에서는, 타이밍 조정 회로(22)를 이용하여 클럭 신호를 지연시킴으로써, 디코더에 의한 디코드 시간을 예상한 적절한 타이밍으로 래치 타이밍을 설정한다. 따라서, 타이밍 조정 회로(22)의 제조 불균일이나 전압 변동 등에 의해 생기는 타이밍의 편차를 감안하여, 타이밍 여유(timing margin)를 크게 확보해 둘 필요가 있다.

따라서, 도 3에 도시되는 종래의 방식에서는, 칩 면적이 증대함과 동시에, 제조 불균일이나 전압 변동에 의한 타이밍의 편차를 감안하여 큰 타이밍 여유를 확보하기 때문에, 충분한 고속화를 도모할 수 없다. 또한, 이와 같이 큰 타이밍 여유를 셋업 시간에 대하여 확보하고자 하면, 홀드 시간에 대한 타이밍 여유가 적어진다고 하는 문제가 있다. 일반적으로, 클럭 주기가 짧아지면, 셋업 시간 및 홀드 시간이 짧아지기 때문에, 클럭의 고속화가 진전된 시스템에서는, 타이밍 여유를 확보하는 것이 보다 곤란하게 된다.

이상의 점을 감안하여, 본 발명은, 칩 면적의 증가를 줄이고, 또한 고속의 입력 초단(初段) 래치를 구비한 반도체 장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 장치는, 입력 신호를 받아서 제1 클럭 신호의 반사이클 기간동안 상기 입력 신호를 유지하는 제1 래치와, 상기 제1 래치의 출력에 접속되는 지연 요소와, 상기 지연 요소의 출력에 접속되어, 제2 클럭 신호의 반사이클 기간동안 상기 지연 요소로부터 공급되는 신호를 유지하는 제2 래치와, 상기 제1 클럭 신호의 상기 반사이클 기간에서 상기 제1 래치가 래치한 신호가 후속하는 상기 제2 클럭 신호의 상기 반사이클 기간에서 상기 지연 요소를 지나 상기 제2 래치에 래치되도록 상기 제1 클럭 신호 및 상기 제2 클럭 신호의 적어도 한쪽의 타이밍을 조정하는 회로를 포함한다.

상기 반도체 장치에서, 지연 요소는 예컨대 디코더이다. 이와 같이, 본 발명에 있어서는, 엣지 트리거 회로를 구성하는 2개의 래치 사이에 디코더를 배치하여, 셋업 시간을 이용하여 디코드 처리를 실행하기 때문에, 디코드 처리에 따른 시간 지연을 숨길 수 있다. 이 구성에서, 초단의 래치는 입력 신호 수와 동일한 수로 설치되어 있으면 좋기 때문에, 종래의 구성에 비해 적은 회로 소자수로 고속의 래치·디코드 동작을 실현할 수 있다. 또한, 클럭 신호의 타이밍을 조정함으로써, 제1 래치로부터 제2 래치로의 확실한 데이터 전송을 실현할 수 있다.

또한, 본 발명에 따른 반도체 장치는, 입력 신호를 받아서 제1 클럭 신호의 반사이클 기간동안 상기 입력 신호를 유지하는 제1 래치와, 상기 제1 래치의 출력에 한쪽 단부가 접속되는 장거리 배선과, 상기 장거리 배선의 다른 쪽 단부에 접속되어, 제2 클럭 신호의 반사이클 기간동안 상기 장거리 배선으로부터 공급되는 상기 입력 신호를 유지하는 제2 래치를 포함한다.

이와 같이 본 발명에 있어서는, 엣지 트리거 회로를 구성하는 2개의 래치 사이에 장거리 배선을 배치하여, 셋업 시간을 이용하여 신호 전송을 실행하기 때문에, 신호 전송에 따른 시간 지연을 숨길 수 있다. 이에 의해, 고속의 데이터 전송을 실현할 수 있다.

이하에 본 발명의 실시예를 첨부 도면을 이용하여 상세히 설명한다.

도 5는 본 발명에 따른 래치 회로의 제1 실시예를 나타내는 구성도이다. 제1 실시예에서는, 엣지 트리거 회로를 구성하는 2개의 래치, 즉 클럭 신호의 LOW 기간에 전송한 신호를 HIGH 기간 동안 유지하는 초단의 래치와, 클럭 신호의 HIGH 기간에 전송한 신호를 LOW 기간 동안 유지하는 다음 단의 래치가 분리되고, 그 사이에 디코더가 배치된다. 도 5에서, 도 1과 동일한 구성 요소는 동일한 번호로 참조하고, 그 상세한 설명은 생략한다.

도 5의 구성은, 래치(10), 래치(11), 디코더(12) 및 펄스폭 확장 회로(31)를 포함한다. 래치(10) 및 래치(11) 사이에 디코더(12)가 배치된다. 래치(10)에는, 펄스폭 확장 회로(31)에서 클럭 신호 intCLK_t의 펄스폭을 확장한 신호의 상보 신호인 클럭 신호 intCLK_c'가 공급된다. 래치(11)에는, 타이밍 지연(32)을 통해 클럭 신호 intCLK_t가 지연된 클럭 신호 intCLKd_t'가 공급된다. 여기서, 타이밍 지연(32)은, 예컨대 디코더(12)를 래치(10) 및 래치(11) 사이에 설치함으로써, 래치(10) 및 래치(11)의 거리가 길어짐으로 인해 불가피하게 생기는 배선 지연이다. 또한, 디코더(12)의 디코드 시간을 배려할 필요가 있는 경우에는, 의도적으로 지연 회로 등을 삽입하도록 하여도 좋다. 또한, 입력 신호 in0 및 in1는 반도체 기억 장치 등의 반도체 장치에 대한 커맨드 신호 또는 어드레스 신호 등이다.

도 6은 도 5의 구성의 동작을 나타내는 타이밍 파형도이다.

도 6에 도시된 바와 같이, 상보 클럭 신호 intCLK_c'의 하강까지의 셋업 시간을 확보하여 입력 신호 in0 및 in1를 입력하면, 이 신호가 래치(10)를 통과하여 디코더(12)에 공급된다. 디코더(12)는 셋업 시간을 이용하여 디코드 처리를 행한다. 클럭 신호 intCLK_t의 상승 타이밍에서, 래치(10)는 입력 신호 in0 및 in1를 래치한다. 래치(10)에 래치된 신호 inlat<0:1>는, 디코더(12)에 의해 디코드 신호 dec<0:3>로 되고, 래치 상태가 해제된 래치(11)를 통과하여, 출력 신호 out<0:3>로서 다음 단에 공급된다. 이어서, 지연 클럭 신호 intCLKd_t'가 하강하는 타이밍에서, 디코드 신호 dec<0:3>가 래치(11)에 래치된다. 래치(11)가 래치한 신호는, 출력 신호 out<0:3>로서 다음 단에 공급되어, 지연 클럭 신호 intCLKd_t'가 LOW인 동안 유지된다. 이와 같이 하여, 출력 신호 out<0:3>는 1tCK(tCK는 클럭 주기) 기간 동안 출력된다.

여기서, 클럭 신호 intCLKd_t'는 배선 지연 등의 타이밍 지연(32)에 의해 지연되고 있기 때문에, 래치(10)의 래치 신호가 디코더(12)를 지나 래치(11)에 문제없이 전송되기 위해서는, 래치(10)의 래치 신호 유지 시간을 길게 해 둘 필요가 있다. 만일 래치(10)의 래치 신호 유지 기간이 원래의 클럭 신호 intCLK_t의 HIGH 기간 그대로 라고 한다면, 래치(11)가 지연 클럭 신호 intCLKd_t'의 하강에서 데이터를 래치할 때에는, 래치(10)의 내용이 다음 신호로 재기록되기 때문에, 정확한 신호 전송을 행할 수 없다.

그래서, 도 5에 나타내는 구성에서는, 펄스폭 확장 회로(31)에 의해 래치(10)의 래치 신호 유지 기간을 연장함으로써, 도 12에 도시된 바와 같이 정확한 신호 전송이 가능하도록 하고 있다.

이와 같이, 본 발명에 있어서는, 엣지 트리거 회로를 구성하는 2개의 래치 사이에 디코더를 배치하고, 셋업 시간을 이용하여 디코드 처리를 실행하기 때문에, 디코드 처리에 따른 시간 지연을 숨길 수 있다. 이 구성에서, 초단의 래치는 입력 신호 수와 동일한 수로 설치되어 있으면 좋기 때문에, 종래의 도 3의 구성에 비해서 적은 회로 소자수로 고속의 래치·디코드 동작을 실현할 수 있다. 또한, 펄스폭 확장 회로는 펄스폭을 연장시킬 뿐이므로, 초단의 래치의 래치 타이밍은 기본적으로 타이밍 무조정의 엣지 타이밍으로서, 종래와 같이 타이밍 조정 회로를 경유하는 경우에 비해서 타이밍 편차가 쉽게 발생하지 않는다. 또, 펄스폭 확장 회로는 타이밍 여유가 충분한 경우에는 설치할 필요가 없다.

도 7은 본 발명에 따른 래치 회로의 제2 실시예를 나타내는 구성도이다. 제2 실시예에 있어서는, 도 5의 펄스폭 확장 회로(31) 대신에 펄스폭 억제 회로(33)가 설치된다. 도 7에 있어서, 도 5와 동일한 구성 요소는 동일한 번호로 참조한다.

도 7의 구성은, 래치(10), 래치(11), 디코더(12) 및 타이밍 지연(32)을 포함한다. 래치(10) 및 래치(11) 사이에 디코더(12)가 배치된다. 래치(10)에는, 클럭 신호 intCLK_t의 상보 신호인 클럭 신호 intCLK_c가 공급된다. 래치(11)에는, 타 이밍 지연(32)에 의해 지연된 클럭 신호에 대하여, 펄스폭 억제 회로(33)에 의해 펄스폭을 단축한 클럭 신호 intCLKd_t''가 공급된다. 입력 신호 in0 및 in1은 반도체 기억 장치 등의 반도체 장치에 대한 커맨드 신호 또는 어드레스 신호 등이다.

도 8은 도 7의 구성의 동작을 나타내는 타이밍 파형도이다.

도 8에 도시된 바와 같이, 상보 클럭 신호 intCLK_c의 하강까지의 셋업 시간을 확보하여 입력 신호 in0 및 in1를 입력하면, 이 신호가 래치(10)를 통과하여 디코더(12)에 공급된다. 디코더(12)는 셋업 시간을 이용하여 디코드 처리를 행한다. 클럭 신호 intCLK_t의 상승 타이밍에서, 래치(10)는 입력 신호 in0 및 in1를 래치한다. 래치(10)에 래치된 신호 inlat<0:1>는 디코더(12)에 의해 디코드 신호 dec<0:3>로 되고, 래치 상태가 해제된 래치(11)를 통과하여, 출력 신호 out<0:3>로서 다음 단에 공급된다. 이어서, 클럭 신호 intCLKd_t''가 하강하는 타이밍에서, 디코드 신호 dec<0:3>가 래치(11)에 래치된다. 래치(11)가 래치한 신호는 출력 신호 out<0:3>로서 다음 단에 공급되고, 펄스폭 억제 회로(33)에 의해 펄스폭을 단축한 클럭 신호 intCLKd_t''가 LOW인 동안 유지된다. 이와 같이 하여, 출력 신호 out<0:3>는 1tCK(tCK는 클럭 주기) 기간 동안 출력된다.

제2 실시예에 있어서는, 제1 실시예에서 래치(10)측의 래치 해제 타이밍을 지연시킨 것과 동일한 효과를, 래치(11)측의 래치 설정 타이밍을 빠르게 함으로써 실현하고 있다. 즉, 펄스폭 억제 회로(33)에 의해 래치(11)의 래치 타이밍을 빠르게 함으로써, 도 8에 도시된 바와 같이 정확한 신호 전송을 행할 수 있도록 하고 있다.

이와 같이, 본 발명에 있어서는, 엣지 트리거 회로를 구성하는 2개의 래치 사이에 디코더를 배치하고, 셋업 시간을 이용하여 디코드 처리를 실행하기 때문에, 디코드 처리에 따른 시간 지연을 숨길 수 있다. 상기 구성에서는, 초단의 래치는 입력 신호 수와 동일한 수로 설치되어 있으면 좋기 때문에, 종래의 도 3의 구성에 비해서 적은 회로 소자수로 고속의 래치·디코드 동작을 실현할 수 있다. 또, 펄스폭 억제 회로(33)는 타이밍 여유가 충분한 경우에는 설치할 필요가 없다.

도 9는, 본 발명에 따른 래치 회로의 제3 실시예를 나타내는 구성도이다. 제3 실시예에 있어서는, 도 5의 구성에 추가하여 펄스폭 억제 회로(33)가 설치된다. 도 9에 있어서, 도 5 및 도 7과 동일한 구성 요소는 동일한 번호로 참조한다.

도 9의 구성은 래치(10), 래치(11), 디코더(12) 및 타이밍 지연(32)을 포함한다. 래치(10) 및 래치(11) 사이에 디코더(12)가 배치된다. 래치(10)에는, 펄스폭 확장 회로(31)에서 클럭 신호 intCLK_t의 펄스폭을 확장한 신호의 상보 신호인 클럭 신호 intCLK_c'가 공급된다. 래치(11)에는, 타이밍 지연(32)에 의해 지연된 클럭 신호에 대하여, 펄스폭 억제 회로(33)에 의해 펄스폭을 단축한 클럭 신호 intCLKd_t''가 공급된다. 입력 신호 in0 및 in1는 반도체 기억 장치 등의 반도체 장치에 대한 커맨드 신호 또는 어드레스 신호 등이다.

도 10은 도 9의 구성의 동작을 나타내는 타이밍 파형도이다.

도 10에 도시된 바와 같이, 래치(10)에 의해 래치된 래치 신호 inlat<0:1>는 펄스폭 확장 회로(31)에 의해 연장된 상보 클럭 신호 intCLK_c'의 LOW 기간 동안 유지된다. 이 래치 신호 inlat<0:1>를 펄스폭 억제 회로(33)에 의해 빨라진 클럭 신호 intCLKd_t''의 하강 엣지의 타이밍에서, 디코드 신호 dec<0:3>로서 래치(11)에 래치한다.

제3 실시예에 있어서는, 펄스폭 확장 회로(31)에 의해 래치(10)측의 래치 해제 타이밍을 지연시킴과 동시에, 펄스폭 억제 회로(33)에 의해 래치(11)측의 래치 설정 타이밍을 빠르게 함으로써, 도 10에 도시된 바와 같이 정확한 신호 전송을 행할 수 있도록 하고 있다. 펄스폭 확장 회로(31)와 펄스폭 억제 회로(33) 양쪽 모두를 이용함으로써, 한쪽만으로는 충분한 타이밍 보증이 불가능한 경우 등에 확실한 데이터 전송을 실현할 수 있다.

도 11은, 본 발명에 따른 래치 회로의 제4 실시예를 나타내는 구성도이다. 제4 실시예에 있어서는, 엣지 트리거 회로를 구성하는 2개의 래치, 즉 클럭 신호의 LOW 기간에 전송한 신호를 HIGH 기간 동안 유지하는 초단의 래치와, 클럭 신호의 HIGH 기간에 전송한 신호를 LOW 기간 동안 유지하는 다음 단의 래치가 분리되고, 그 사이에 장거리 배선(40)이 배치된다. 도 11에 있어서, 도 5와 동일한 구성 요소는 동일한 번호로 참조한다.

도 11의 구성은, 래치(10), 래치(11), 장거리 배선(40) 및 펄스폭 확장 회로(31)를 포함한다. 래치(10) 및 래치(11) 사이에 장거리 배선(40)이 배치된다. 입력 신호 in0 및 in1는 반도체 기억 장치 등의 반도체 장치에 대한 커맨드 신호 또는 어드레스 신호 등이다.

도 12는 도 11의 구성의 동작을 나타내는 타이밍 파형도이다.

도 12에 도시된 바와 같이, 상보 클럭 신호 intCLK_c'의 하강까지의 셋업 시 간을 확보하고 입력 신호 in0 및 in1를 입력하면, 이 신호가 래치(10)를 통과하여 장거리 배선(40)에 공급된다. 장거리 배선(40)은 이 셋업 시간을 이용하여 신호 전송을 행한다. 클럭 신호 intCLK_t의 상승 타이밍에서, 래치(10)는 입력 신호 in0 및 in1를 래치한다. 래치(10)에 래치된 신호 inlat<0:1>는 장거리 배선(40) 및 래치 상태가 해제된 래치(11)를 통과하여, 출력 신호 out<0:1>로서 다음 단에 공급된다. 이어서, 지연 클럭 신호 intCLKd_t'가 하강하는 타이밍에서, 장거리 배선(40)에 의해 전송된 지연 래치 신호 inlatd<0:1>가 래치(11)에 래치된다. 래치(11)가 래치한 신호는, 출력 신호 out<0:1>로서 다음 단에 공급되고, 지연 클럭 신호 intCLKd_t'가 LOW인 동안 유지된다. 이와 같이 하여, 출력 신호 out<0:1>는 1tCK(tCK은 클럭 주기) 기간 동안 출력된다.

도 11에 도시된 구성에서는, 도 5의 구성과 같이 펄스폭 확장 회로(31)에 의해 래치(10)의 래치 신호 유지 기간을 연장함으로써, 도 6에 도시된 바와 같이 정확한 신호 전송을 행할 수 있도록 하고 있다.

이와 같이, 본 발명에 있어서는, 엣지 트리거 회로를 구성하는 2개의 래치 사이에 장거리 배선을 배치하고, 셋업 시간을 이용하여 신호 전송을 실행하기 때문에, 신호 전송에 따른 시간 지연을 숨길 수 있다. 또한, 펄스폭 확장 회로는 펄스폭을 연장시킬 뿐이므로, 초단의 래치의 래치 타이밍은 기본적으로 타이밍 무조정의 엣지 타이밍으로서, 타이밍 편차가 쉽게 생기지 않는다. 또, 펄스폭 확장 회로는 타이밍 여유가 충분한 경우에는 설치할 필요가 없다.

장거리 배선을 대상으로 한 상기 제4 실시예는, 디코더를 대상으로 한 제2 및 제3 실시예와 마찬가지로, 펄스폭 확장 회로 대신에 펄스폭 억제 회로를 설치하는 구성, 또는 펄스폭 확장 회로 및 펄스폭 억제 회로 모두를 설치하는 구성으로 하여도 좋다.

도 13은 펄스폭 확장 회로(31)의 회로 구성의 일례를 나타낸 도면이다.

도 13의 펄스폭 확장 회로(31)는 인버터(51 내지 55)와, NOR 회로(56)를 포함한다. 입력 클럭 신호 CLK가 HIGH로 되면, 이에 따라서 인버터(55)의 출력이 HIGH로 된다. 그 후, 입력 클럭 신호 CLK의 HIGH 레벨은 인버터(51 내지 54)의 인버터 열에서 소정의 지연 시간만큼 지연되어 NOR 회로에 입력되지만, 이 경우는 인버터(55)의 출력은 HIGH 그대로이다. 입력 클럭 신호 CLK가 LOW로 되어도, 소정의 지연 시간 동안은 인버터(51 내지 54)의 인버터 열의 출력이 HIGH 이기 때문에, 인버터(55)의 출력은 HIGH로 유지된다. 그 후, 입력 클럭 신호 CLK의 LOW 레벨이 인버터(51 내지 54)의 인버터 열에서 소정의 지연 시간만큼 지연되어 NOR 회로에 입력되고, 이에 따라서 인버터(55)의 출력이 LOW로 변화된다. 따라서, 상기 소정의 지연 시간만큼 펄스폭을 확대할 수 있다.

도 14는 펄스폭 억제 회로(33)의 회로 구성의 일례를 나타낸 도면이다.

도 14의 펄스폭 억제 회로(33)는 인버터(61 내지 66)와, NAND 회로(67)를 포함한다. 입력 클럭 신호 CLK가 HIGH로 되면, 이에 따라서 인버터(66)의 출력이 HIGH로 된다. 그 후, 입력 클럭 신호 CLK의 HIGH 레벨은 인버터(61 내지 65)의 인버터 열에서 소정의 지연 시간만큼 지연되어, LOW 신호로서 NAND 회로에 입력된다. 이에 따라서 인버터(66)의 출력이 LOW로 변화된다. 따라서, 상기 소정의 지연 시간의 길이로 펄스폭을 축소할 수 있다.

도 15는 본 발명에 따른 래치를 적용한 반도체 기억 장치의 구성을 나타내는 구성도이다.

도 15의 반도체 기억 장치는, 입력 버퍼(71-1 및 71-2), 래치(72-1 및 72-2), 장거리 배선(73-1 및 73-2), 래치(74-1 및 74-2), 어드레스 제어기(75), 입력 버퍼(76-1 및 76-2), 래치(77-1 및 77-2), 인버터(78-1 및 78-2), 커맨드 디코더(79-1 내지 79-4), 래치(80-1 내지 80-4), 커맨드 제어기(81), 입력 버퍼(82), 펄스폭 확장 회로(83), 펄스폭 억제 회로(84), 컬럼 디코더(85), 로우 디코더(86) 및 메모리 셀 어레이(87)를 포함한다.

어드레스 신호(도면에서는 예로서 2 비트)가 입력 버퍼(71-1 및 71-2)에 공급되면, 초단의 래치(72-1 및 72-2), 장거리 배선(73-1 및 73-2) 및 다음 단의 래치(74-1 및 74-2)를 지나 어드레스 제어기(75)에 공급된다. 어드레스 제어기(75)는 컬럼 어드레스를 컬럼 디코더(85)에 공급하고, 로우 어드레스를 로우 디코더(86)에 공급한다. 컬럼 디코더(85) 및 로우 디코더(86)는 각각 대응하는 어드레스를 디코드하고, 이에 의해 메모리 셀 어레이(87)의 지정한 어드레스가 액세스된다.

커맨드 신호(도면에서는 예로서 2 비트)가 입력 버퍼(76-1 및 76-2)에 입력되면, 초단의 래치(77-1 및 77-2), 인버터(78-1 및 78-2), 커맨드 디코더(79-1 내지 79-4) 및 다음 단의 래치(80-1 내지 80-4)를 지나 커맨드 제어기(81)에 공급된다. 커맨드 제어기(81)는 커맨드 디코더(79-1 내지 79-4)에 의한 커맨드 디코드 결과에 따라서, 어드레스 제어기(75) 등을 제어함으로써 액세스 제어를 행한다.

클럭 신호는 입력 버퍼(82)에 공급되고, 입력 버퍼(82)로부터 펄스폭 확장 회로(83) 및 펄스폭 억제 회로(84)에 공급된다. 펄스폭 확장 회로(83)는 클럭 신호의 펄스폭을 확대하여, 어드레스 시스템의 초단의 래치(72-1 및 72-2) 및 커맨드 시스템의 초단의 래치(77-1 및 77-2)에 공급한다. 펄스폭 억제 회로(84)는 클럭 신호의 펄스폭을 축소하여, 어드레스 시스템의 다음 단의 래치(74-1 및 74-2) 및 커맨드 시스템의 다음 단의 래치(80-1 내지 80-4)에 공급한다.

어드레스 시스템에 있어서는, 어드레스 신호 전송에 필요한 장거리 배선의 양단에 초단의 래치와 다음 단의 래치를 나누어 배치함으로써, 장거리 배선의 신호 전송 시간을 숨길 수 있게 되어, 래치 동작 및 어드레스 신호 전송을 고속으로 실행할 수 있다. 또한, 커맨드 시스템에서는, 초단의 래치와 다음 단의 래치 사이에 커맨드 디코더를 배치함으로써, 커맨드 디코더의 커맨드 디코드 처리에 요하는 시간을 숨길 수 있게 되어, 래치 동작 및 커맨드 디코드 처리를 고속으로 실행할 수 있다.

도 16은, 반도체 기억 장치의 어드레스 신호의 장거리 배선에 본 발명에 따른 래치 회로를 이용한 경우를 더 상세하게 나타내는 도면이다.

도 16의 구성은, 클럭 패드(101), 복수의 어드레스 패드(102), 클럭용의 입력 버퍼(IB)(103), 어드레스용의 복수의 클럭 버퍼(IB)(104), 복수의 어드레스 신호 각각에 대한 타이밍 조정 회로(105), 복수의 어드레스 신호 각각에 대한 초단의 래치(106) 및 복수의 어드레스 신호 각각에 대한 다음 단의 래치(107)를 포함한다.

통상의 칩의 패드 배치에서는, 클럭 패드(101)는 칩 중앙에, 복수의 어드레 스 패드(102)는 칩의 중앙으로부터 가장자리쪽을 향해 칩의 한 쪽 절반에 일렬로 설치된다. 도 16의 구성에서는, 신호 배선에 의한 클럭 신호의 지연을 적게 하기 위해서, 어드레스 패드(102)의 열의 대략 중앙 부근에 초단의 래치(106)를 설치하고 있다. 클럭용의 입력 버퍼(103)로부터 초단의 래치(106)까지의 클럭 신호의 지연은 tD1+tD2a+tD2b 이다. 여기서, tD1은 클럭 패드(101)로부터 가장 좌측단의 어드레스 패드(102)까지의 배선만큼의 지연이며, tD2a+tD2b는 가장 좌측단의 어드레스 패드(102)로부터 중앙의 어드레스 패드(102)까지의 배선만큼의 지연이다. 가장 좌측단의 어드레스 패드(102)로부터 중앙의 어드레스 패드(102)까지의 배선 도중에 클럭 신호 배선이 분기되고, 클럭 신호가 다음 단의 래치(107)에 공급된다. 다음 단의 래치(107)에 공급되는 이 클럭 신호의 지연은 tD1+tD2a 이다.

타이밍 조정 회로(105)까지의 어드레스 신호의 지연은 가장 좌측단 또는 가장 우측단(A)의 어드레스 패드(102)에서 최대로 되고, tA0 이다. 이 지연 시간 tA0은 클럭 신호의 지연 tD2a+tD2b과 대략 동일하다. 타이밍 조정 회로(105)는 어드레스 패드(102)로부터 타이밍 조정 회로(105)까지의 어드레스 신호마다의 배선 길이의 차이를 조정하기 위한 것으로서, 배선 길이에 따라서 0 에서부터 tA0 까지의 지연을 도입한다. 가장 좌측단 또는 가장 우측단(A)의 어드레스 패드(102)의 어드레스 신호에 대한 지연 0을 설정하고, 중앙의 어드레스 패드(102)에 대한 지연 tA0을 설정한다. 이에 의해, 모든 어드레스 신호는 대략 일정한 지연 tA0을 갖게 된다.

초단의 래치(106)는 tD1+tD2(tD2=tD2a+tD2b)만큼 지연된 클럭 신호에 의해 래치되기 때문에, 이 초단의 래치(106)가 래치한 단계에서, 어드레스 신호의 지연 tA0은 클럭 신호의 지연에 흡수된다.

도 17은 도 16의 구성의 동작 타이밍을 나타낸 도면이다.

도 16의 A점에 공급되는 어드레스 신호는, 도 17에 도시되는 바와 같이, 클럭 신호 CLK의 상승 엣지에 대하여 셋업 시간 tIS만큼의 여유를 예상하여 입력된다. 이 어드레스 신호는 배선 지연으로 tA0+tA2(≒tD2+tA2)만큼 지연되어, 도 16의 B점에 도달한다(도 17의 B). 도중에 존재하는 초단의 래치(106)는 tD1+tD2만큼 지연된 클럭 신호의 상승에서 어드레스 신호를 래치하고, 어드레스 신호는 클럭 신호의 반사이클보다 약간 긴 기간동안 B점에서 유지된다.

이 B점의 어드레스 신호는, 입력 클럭 신호 CLK로부터 tD1+tD2a만큼 지연된 클럭 신호 CLKD의 상승 타이밍에서, 다음 단의 래치(107)를 통과하여 도 16의 C점에 도달하고, 그 후 클럭 신호 CLKD의 하강 타이밍에서, 다음 단의 래치(107)에 래치된다(도 17의 C). 래치(107)의 출력인 C점의 신호는, 그 후의 배선 지연 tA3+tA4만큼 지연되어, 도 16의 D점에 도달한다(도 17의 D). 따라서, A점에서 D점까지의 신호 지연의 총계는, tD1+tD2a+tA3+tA4가 된다.

이와 같이 하여, 도 16의 구성에서는, 초단의 래치와 다음 단의 래치 사이의 배선 지연을 숨겨, 고속의 신호 전송을 실현할 수 있다.

이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 특허 청구의 범위에 기재된 범위 내에서 여러가지 변형이 가능하다.

본 발명에 있어서는, 엣지 트리거 회로를 구성하는 2개의 래치 사이에 디코더를 배치하고, 셋업 시간을 이용하여 디코드 처리를 실행하기 때문에, 디코드 처리에 따른 시간 지연을 숨길 수 있다. 이 구성에서는, 초단의 래치는 입력 신호 수와 동일한 수로 설치되어 있으면 좋기 때문에, 종래의 구성에 비해서 적은 회로 소자수로 고속의 래치·디코드 동작을 실현할 수 있다. 또한, 클럭 신호의 타이밍을 조정함으로써, 제1 래치로부터 제2 래치로 확실하게 데이터 전송을 실현할 수 있다.

또한, 본 발명에 있어서는, 엣지 트리거 회로를 구성하는 2개의 래치 사이에 장거리 배선을 배치하고, 셋업 시간을 이용하여 신호 전송을 실행하기 때문에, 신호 전송에 따른 시간 지연을 숨길 수 있다. 이에 의해, 고속의 데이터 전송을 실현할 수 있다.

Claims

입력 신호를 받아서 제1 클럭 신호의 반사이클 기간동안 상기 입력 신호를 유지하는 제1 래치와;

상기 제1 래치의 출력에 접속되는 지연 요소 또는 디코더 회로와;

상기 지연 요소 또는 디코더 회로의 출력에 접속되어, 제2 클럭 신호의 반사이클 기간동안 상기 지연 요소 또는 디코더 회로로부터 출력되는 신호를 유지하는 제2 래치와;

상기 제1 클럭 신호의 상기 반사이클 기간동안 상기 제1 래치에 의해 래치된 신호가, 후속하는 상기 제2 클럭 신호의 상기 반사이클 기간동안 상기 지연 요소 또는 디코더 회로를 경유해서 상기 제2 래치에 의해 래치되도록, 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 적어도 한 쪽의 타이밍을 조정하는 회로

를 포함하는 반도체 장치.
삭제
제1항에 있어서, 상기 지연 요소는 장거리 배선인 것인 반도체 장치.
제1항에 있어서, 상기 타이밍 조정 회로는 상기 제1 클럭 신호의 상기 반사이클 기간을 연장시키는 것인 반도체 장치.
제1항에 있어서, 상기 타이밍 조정 회로는 상기 제2 클럭 신호의 상기 반사이클 기간을 단축시키는 것인 반도체 장치.
제1항에 있어서, 상기 타이밍 조정 회로는 상기 제1 클럭 신호의 상기 반사이클 기간을 연장시킴과 동시에, 상기 제2 클럭 신호의 상기 반사이클 기간을 단축시키는 것인 반도체 장치.
입력 신호를 받아서 제1 클럭 신호의 반사이클 기간동안 상기 입력 신호를 유지하는 제1 래치와;

상기 제1 래치의 출력에 한쪽 단부가 접속되는 장거리 배선과;

상기 장거리 배선의 다른 쪽 단부에 접속되어, 제2 클럭 신호의 반사이클 기간동안 상기 장거리 배선으로부터 공급되는 상기 입력 신호를 유지하는 제2 래치

를 포함하는 반도체 장치.
커맨드 신호를 받아서 제1 클럭 신호의 반사이클 기간동안 상기 커맨드 신호를 유지하는 제1 래치와;

상기 제1 래치의 출력에 접속되는 커맨드 디코더와;

상기 커맨드 디코더의 출력에 접속되어, 제2 클럭 신호의 반사이클 기간동안 상기 커맨드 디코더로부터 출력되는 디코드 신호를 유지하는 제2 래치와;

상기 제2 래치로부터 공급되는 상기 디코드 신호에 기초하여 액세스 제어를 행하는 제어기

를 포함하는 반도체 장치.
어드레스 신호를 받아서 제1 클럭 신호의 반사이클 기간동안 상기 어드레스 신호를 유지하는 제1 래치와;

상기 제1 래치의 출력에 한쪽 단부가 접속되는 장거리 배선과;

상기 장거리 배선의 다른 쪽 단부에 접속되어, 제2 클럭 신호의 반사이클 기간동안 상기 장거리 배선으로부터 공급되는 상기 어드레스 신호를 유지하는 제2 래치와;

상기 제2 래치로부터 공급되는 상기 어드레스 신호를 디코드하는 어드레스 디코더

를 포함하는 반도체 기억 장치.
어드레스 신호를 받아서 제1 클럭 신호의 반사이클 기간동안 상기 어드레스 신호를 유지하는 제1 래치와;

상기 제1 래치의 출력에 한쪽 단부가 접속되는 장거리 배선과;

상기 장거리 배선의 다른 쪽 단부에 접속되어, 제2 클럭 신호의 반사이클 기간동안 상기 장거리 배선으로부터 공급되는 상기 어드레스 신호를 유지하는 제2 래치와;

상기 제2 래치로부터 공급되는 상기 어드레스 신호를 디코드하는 어드레스 디코더와;

커맨드 신호를 받아서 상기 제1 클럭 신호의 반사이클 기간동안 상기 커맨드 신호를 유지하는 제3 래치와;

상기 제3 래치의 출력에 접속되는 커맨드 디코더와;

상기 커맨드 디코더의 출력에 접속되어, 상기 제2 클럭 신호의 반사이클 기간동안 상기 커맨드 디코더로부터 출력되는 디코드 신호를 유지하는 제4 래치와;

상기 제4 래치로부터 공급되는 상기 디코드 신호에 기초하여 액세스 제어를 행하는 제어기

를 포함하는 반도체 기억 장치.