KR100762897B1 - 용량 커패시터와 그 제조 방법 - Google Patents

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Abstract

본 발명은 용량 커패시터에 관하여 개시한다. 개시된 본 발명의 용량 커패시터는, 용량 커패시터 영역을 포함한 제1 영역과 제2 영역으로 구분되고, 제1 전극 역할을 하는 실리콘 기판; 상기 용량 커패시터 영역의 실리콘 기판에 형성되는 절연 박막; 및 상기 절연 박막 상부에 형성되어 제2 전극 역할을 하는 제2 전극층을 포함하며, 상기 절연 박막은 상기 용량 커패시터 영역에 형성된 부분의 두께가 상기 제1 영역에 형성된 부분의 두께 보다 작고, 상기 제1 영역에 형성된 부분의 두께가 상기 제2 영역에 형성된 부분의 두께 보다 작은 트리플 절연 박막 구조를 갖는 것을 특징으로 한다.

Description

용량 커패시터와 그 제조 방법{RESERVOIR CAPACITOR AND MANUFACTURING METHOD THEREOF}
도 1은 종래의 용량 커패시터의 구조를 도시한 도면,
도 2는 종래의 듀얼 게이트 산화막을 이용한 용량 커패시터의 구조를 도시한 도면,
도 3은 본 발명의 일실시예에 따라 트리플 게이트 산화막을 이용한 용량 커패시터의 구조를 도시한 도면이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 용량 커패시터에 관한 것이다.
일반적으로 용량 커패시터(Reservoir Capacitor)란 반도체 소자의 내부 전압에 의한 전하를 충전하여 반도체 소자 내부회로에 안정적인 전원을 공급하도록 도와주는 커패시터로서, 주로 메모리 셀 영역을 제외한 주변회로 영역내에 형성되는 커패시터를 말한다. 이러한 용량 커패시터는 주로 MOS 트랜지스터의 게이트 산화막에 의한 MOS 커패시터로 형성된다.
도 1은 종래의 용량 커패시터의 구조를 도시한 도면이다. 도 1은 참조하면, 종래 용량 커패시터(10)는 하부전극 역할을 하는 실리콘 기판(12)에 게이트 산화막(14)이 형성되고, 게이트 산화막(14) 상부에 상부전극 역할을 하는 폴리 실리콘층(16)이 형성되는 구조를 가진다.
용량 커패시터가 반도체 소자 내부회로에 안정전인 전원을 공급하기 위해서는 용량 커패시터의 용량이 클 수록 유리하다. 통상적으로 커패시터의 용량은 커패시터 플레이트의 면적과 유전체의 유전율에 비례하고 커패시터의 플레이트 간격에 반비례한다. 따라서 용량 커패시터의 용량은 게이트 산화막의 면적과 게이트 산화막의 유전율에 비례하고, 게이트 산화막의 두께에 반비례한다. 그러므로 용량 커패시터의 용량을 크게 하기 위해서는 게이트 산화막의 면적을 크게하거나 게이트 산화막의 두께를 작게할 필요성이 있다.
한편 게이트 산화막의 두께가 작아지면 낮은 전압에서도 높은 동작 속도 및 높은 구동 전류를 얻을 수 있기 때문에 이를 논리 소자에 적용하면 소자 동작에 매우 유리한 장점이 있다. 그러나 두께가 너무 작은 게이트 산화막을 디램(DRAM) 메모리 셀의 트랜지스터에 적용하면 다이렉트 터널링(Direct Tunneling)에 의해 누설전류가 커지게 된다.
다이렉트 터널링에 의한 누설 전류가 커지면, DRAM의 리프레쉬 특성, 게이트 산화막 특성이 저하되는 문제가 있으며, 트랜지스터의 임계전압이 불안정해지고 전 하의 이동도(Mobility)가 감소하는 등의 문제가 발생할 수 있다. 따라서 메모리 셀의 경우에는 상대적으로 두께가 두꺼운 게이트 산화막을 사용하여야 신뢰성이 있는 메모리 소자의 동작이 보장된다.
반도체 메모리 소자의 경우 메모리 셀 영역과 논리 회로로 구성된 주변회로 영역이 혼재하여 함께 집적되고 있기 때문에, 메모리 셀 영역에는 두꺼운 게이트 산화막을 사용하고, 주변(Peripheral)회로 영역에서는 상대적으로 두께가 얇은 게이트 산화막을 사용하는 이중 게이트 산화막(Dual Gate Oxide)를 사용하는 방식이 제안되고 있다.
도 2는 종래의 듀얼 게이트 산화막을 이용한 용량 커패시터의 구조를 도시한 도면이다. 도 2를 참조하면, 종래의 듀얼 게이트 산화막을 이용한 용량 커패시터(20)는 메모리 셀 영역의 두꺼운 게이트 산화막(25) 보다 얇은 게이트 산화막(24)이 형성된 실리콘 기판(22)의 주변회로 영역에 형성된다. 미설명 기호 26은 용량 커패시터의 상부전극으로 동작하는 폴리 실리콘층이다.
최근 반도체 소자가 집적화되면서 채널의 길이는 작아지고, 주변회로는 점점 더 복잡해지고 있다. DRAM의 경우 웨이퍼(Wafer)당 셀 효율을 높이기 위해 이러한 주변회로를 최대한 줄이려는 노력과 함께 내부전원을 안정적 공급을 위해 주변회로 영역에 용량 커패시터를 최대한 형성하는 노력이 지속되고 있다.
즉 종래 내부전원의 안정적 공급을 위해 주변회로 영역에 용량 커패시터를 많이 형성하는 것은 용량 커패시터가 차지하는 면적을 고려할 때 웨이퍼당 셀 효율을 높이기 위한 노력과 상충되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 트리플 게이트 산화막을 이용하여 형성된 용량 커패시터 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은, 용량 커패시터 영역을 포함한 제1 영역과 제2 영역으로 구분되고, 제1 전극 역할을 하는 실리콘 기판; 상기 용량 커패시터 영역의 실리콘 기판에 형성되는 절연 박막; 및 상기 절연 박막 상부에 형성되어 제2 전극 역할을 하는 제2 전극층을 포함하며, 상기 절연 박막은 상기 용량 커패시터 영역에 형성된 부분의 두께가 상기 제1 영역에 형성된 부분의 두께 보다 작고, 상기 제1 영역에 형성된 부분의 두께가 상기 제2 영역에 형성된 부분의 두께 보다 작은 트리플 절연 박막 구조를 갖는 것을 특징으로 하는 용량 커패시터를 제공한다.
여기서 상기 제2 전극층은 폴리 실리콘층을 포함한다.
또한 상기 제1 영역은 주변회로 영역이고, 상기 제2 영역은 메모리 셀 영역인 것이 바람직하다.
또한 상기 절연 박막은 유전 상수를 갖는 게이트 산화막인 것이 바람직하다.
또한 본 발명은 a) 용량 커패시터 영역을 포함하는 제1 영역과 제2 영역으로 구분되는 실리콘 기판상에 제1 영역의 게이트 산화막의 두께가 제2 영역의 게이트 산화막 두께보다 작도록 형성하여 듀얼 게이트 산화막을 형성하는 단계, b) 상기 용량 커패시터 영역의 게이트 산화막의 두께가 상기 제1 영역의 게이트 산화막보다 작도록 형성하여 트리플 게이트 산화막을 형성하는 단계 및 c) 상기 용량 커패시터 영역의 게이트 산화막 상부에 게이트 전극을 형성하는 단계를 포함한다.
또한 상기 b) 단계는, 마스크 공정을 이용한 식각공정을 이용하는 단계 또는 질소 이온 주입법을 이용하는 단계를 포함한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하도록 한다.
도 3은 본 발명의 일실시예에 따라 트리플 게이트 산화막을 이용한 용량 커패시터의 구조를 도시한 도면이다. 도 3을 참조하면, 본 발명의 일실시예에 따른 용량 커패시터(100)는, 용량 커패시터 영역(A)을 포함하며 하부전극 역할을 하는 실리콘 기판(110), 용량 커패시터 영역(A)의 실리콘 기판(110)에 형성되는 게이트 산화막(122) 및 게이트 산화막(122) 상부에 형성되어 상부전극 역할을 하는 게이트전극(130)을 포함한다.
상기 실리콘 기판(110)은 주변회로 영역(B)과 메모리 셀 영역(C)으로 구분되고, 주변회로 영역(B)은 용량 커패시터 영역(A)을 포함한다.
상기 게이트 산화막(122)은, 트리플 게이트 산화막 구조(120)에서 용량 커패시터 영역(A)의 게이트 산화막에 해당된다. 여기서 트리플 게이트 산화막 구조란 메모리 셀 영역(C)의 게이트 산화막(126), 주변회로 영역(B)의 게이트 산화 막(124), 용량 커패시트 영역의 게이트 산화막(122) 순으로 두께가 작아지는 게이트 산화막 구조를 의미한다.
상기 게이트 전극(130)는 폴리 실리콘층을 포함한다. 게이트 전극(130)은 텅스텐, 게이트 하드 마스크, 확산 방지막(Diffusion Barrier) 등을 더 포함한 스택구조를 가질 수 있다.
상술한 본 발명의 일실시예에 따른 용량 커패시터는 게이트 산화막의 두께가 작아지기 때문에 주변회로 영역(B)에서 차지하는 면적을 확장시키지 않고서도 용량을 크게할 수 있다. 따라서 본 발명의 일실시예에 따른 용량 커패시터는 웨이퍼당 셀 효율을 높이면서도 내부전원의 안정적 공급할 수 있다.
이하 본 발명의 일실시예에 따른 용량 커패시터의 제작방법을 설명한다.
먼저 용량 커패시터 영역(A)을 포함하는 주변회로 영역(B)과 메모리 셀 영역 (C)구분되는 실리콘 기판(110)상에 듀얼 게이트 산화막을 형성한다. 여기서 듀얼 게이트 산화막이란 주변회로 영역(B)의 게이트 산화막(120) 두께가 메모리 셀 영역(C)의 게이트 산화막(126) 두께보다 작도록 형성된 게이트 산화막을 말한다. 듀얼 게이트 산화막은 본 발명의 출원인이 출원하여 공개된 공개특허 제2005-67443호와 공개특허 제2005-67772에 개시된 방법으로 형성될 수 있다.
다음으로 용량 커패시터 영역(A)의 게이트 산화막(122)의 두께가 주변회로 영역(B)의 게이트 산화막의 두께보다 작도록 형성한다. 용량 커패시터 영역(A)의 게이트 산화막(122) 형성은 마스크 공정을 이용한 식각공정을 이용하는 단계 또는 질소 이온 주입법을 이용하는 단계를 포함할 수 있다. 마스크 공정을 이용한 식각공정 및 질소 이온 주입법은 본 발명이 속하는 기술분야에서 널리 알려진 기술이므로 상세한 설명은 생략한다. 이로써 본 발명의 일실시예에 따른 용량 커패시터가 이용하는 트리플 게이트 산화막이 생성된다.
마지막으로 용량 커패시터 영역(A)의 게이트 산화막(122) 상부에 용량 커패시터의 상부전극 역할을 하는 게이트 전극(130)을 폴리 실리콘 등을 이용하여 형성한다.
이상에서 설명한 바와 같이, 본 발명의 용량 커패시터 및 그것의 제조 방법은 트리플 게이트 산화막을 이용하여 형성되기 때문에 주변회로 영역에 형성된 용량 커패시터의 용량을 높이면서도 웨이퍼당 셀 효율을 높일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 용량 커패시터 영역을 포함한 제1 영역과 제2 영역으로 구분되고, 제1 전극 역할을 하는 실리콘 기판; 상기 용량 커패시터 영역의 실리콘 기판에 형성되는 절연 박막; 및 상기 절연 박막 상부에 형성되어 제2 전극 역할을 하는 제2 전극층을 포함하며,
    상기 절연 박막은 상기 용량 커패시터 영역에 형성된 부분의 두께가 상기 제1 영역에 형성된 부분의 두께 보다 작고, 상기 제1 영역에 형성된 부분의 두께가 상기 제2 영역에 형성된 부분의 두께 보다 작은 트리플 절연 박막 구조를 갖는 것을 특징으로 하는 용량 커패시터.
  2. 제 1 항에 있어서, 상기 제2 전극층은,
    폴리 실리콘층을 포함하는
    용량 커패시터.
  3. 제 2 항에 있어서,
    상기 제1 영역은 주변회로 영역이고, 상기 제2 영역은 메모리 셀 영역인
    용량 커패시터.
  4. 제 2 항에 있어서, 상기 절연 박막은,
    유전 상수를 갖는 게이트 산화막인
    용량 커패시터.
  5. a) 용량 커패시터 영역을 포함하는 제1 영역과 제2 영역으로 구분되는 실리콘 기판상에 제1 영역의 게이트 산화막의 두께가 제2 영역의 게이트 산화막 두께보다 작도록 형성하여 듀얼 게이트 산화막을 형성하는 단계;
    b) 상기 용량 커패시터 영역의 게이트 산화막의 두께가 상기 제1 영역의 게이트 산화막보다 작도록 형성하여 트리플 게이트 산화막을 형성하는 단계 및
    c) 상기 용량 커패시터 영역의 게이트 산화막 상부에 게이트 전극을 형성하는 단계
    를 포함하는 용량 커패시터 제작 방법.
  6. 제 5 항에 있어서, 상기 b) 단계는,
    마스크 공정을 이용한 식각공정을 이용하는 단계를 포함하는
    용량 커패시터 제작 방법.
  7. 제 5 항에 있어서, 상기 b) 단계는,
    질소 이온 주입법을 이용하는 단계를 포함하는
    용량 커패시터 제작 방법.
  8. 제 5 항에 있어서,
    상기 제1 영역은 주변회로 영역이며, 상기 제2 영역은 메모리 셀 영역인
    용량 커패시터 제작 방법.
  9. 제 5 항에 있어서, 상기 게이트 전극은,
    폴리 실리콘층을 포함하는
    용량 커패시터 제작 방법.
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