KR100754012B1 - 고유전율 박막 형성방법 - Google Patents

고유전율 박막 형성방법 Download PDF

Info

Publication number
KR100754012B1
KR100754012B1 KR1020060084900A KR20060084900A KR100754012B1 KR 100754012 B1 KR100754012 B1 KR 100754012B1 KR 1020060084900 A KR1020060084900 A KR 1020060084900A KR 20060084900 A KR20060084900 A KR 20060084900A KR 100754012 B1 KR100754012 B1 KR 100754012B1
Authority
KR
South Korea
Prior art keywords
thin film
substrate
high dielectric
forming
oxide
Prior art date
Application number
KR1020060084900A
Other languages
English (en)
Inventor
김형준
임성준
맹완주
Original Assignee
포항공과대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포항공과대학교 산학협력단 filed Critical 포항공과대학교 산학협력단
Priority to KR1020060084900A priority Critical patent/KR100754012B1/ko
Application granted granted Critical
Publication of KR100754012B1 publication Critical patent/KR100754012B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 산화물의 증착과 질화처리를 동시에 수행할 수 있으며, 제조비용도 현저하게 절감할 수 있는 고유전율 박막의 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은, 기판상에 박막을 형성하는 방법으로서, (a) 기판이 장착된 반응용기에 금속원자를 포함하는 전구체를 주입하여 상기 기판상에 상기 금속원자를 함유하는 흡착층을 형성하는 단계와; (b) 상기 반응용기에 암모니아수를 주입하여 상기 금속원자를 포함하는 흡착층과 반응시켜 박막을 형성하는 단계를 포함하는 박막의 형성방법을 제공한다.
고유전율, 암모니아수

Description

고유전율 박막 형성방법 {METHOD FOR FORMING HIGH DIELECTRIC THIN LAYER}
도 1은 본 발명에 따른 박막 형성법의 공정 흐름도이다.
도 2a 및 2b는 원자층 증착법으로 반응물로 각각 물과 암모니아수를 이용해서 증착한 Ta2O5 박막의 SIMS 분석결과를 나타내는 그래프이다.
도 3은 원자층 증착법으로 각각 물과 암모니아수를 반응물로 이용해서 증착한 Ta2O5 박막의 게이트 누설전류 측정결과를 나타내는 그래프이다.
도 4는 원자층 증착법으로 각각 물과 암모니아수를 반응물로 이용해서 증착한 Ta2O5 박막을 700℃ 산소 분위하에서 1분간 어닐링한 후의 게이트 누설전류 측정결과를 나타내는 그래프이다.
도 5a 및 5b는 원자층 증착법으로 각각 물과 암모니아수를 반응물로 이용해서 증착한 Ta2O5 박막의 전기용량(capacitance)-인가전압(applied voltage) 측정결과를 나타내는 그래프이다.
고유전율 박막은 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)의 게이트 산화물에서 SiO2를 대체할 수 있는 물질이나, 커패시터의 유전체로의 사용을 위해 많이 연구되고 있다.
게이트 산화물로 고유전율 박막을 사용할 경우 등가산화물막두께(equivalent oxide thickness)를 줄이면서도 누설전류도 감소시킬 수 있기 때문에, 소자의 집적도를 높이기 위해서 반드시 적용할 필요가 있는 것으로 고려되고 있다.
또한 커패시터 유전체도 점차 작은 크기로 많은 전하량을 저장할 필요가 있기 때문에, 같은 크기에서 전기용량을 늘릴 수 있는 고유전율 박막에 대한 요구가 높아지고 있다.
최근에는 이러한 고유전율 박막의 증착용으로 HfO2나 ZrO2, Ta2O5, Al2O3, TiO2나 이들의 화합물, 또는 이들의 나노 적층구조 등이 많이 연구되고 있다.
상기 산화물들의 증착 방법으로는 원자층 증착법(ALD)이 많이 사용되고 있으며, 주로 물이나 산소 플라즈마를 반응물로 사용하고 있다. 그러나 산화물층의 두께가 점점 더 얇아짐에 따라 누설전류가 점점 더 커지게 되고 응력유기누설전류(stress induced leakage currents, SILC)나, 낮은 전압에서도 시간이 경과하면서 산화막이 열화되어 파괴되는 TDDB(Time Dependent Dielectric Breakdown) 등이 발생하는 문제점이 있었다.
이를 해결하기 위해, 결함(defect)의 발생을 줄여 산화물의 신뢰성을 높이고 누설전류를 줄여주는 효과가 있는 질소(N)를 산화물이나 실리콘-산화물 인터페이스에 질화(nitridation)시키는 방법을 통해 함유시키는 방법이 알려져 있다.
종래 산화물이나 실리콘-산화물 인터페이스를 질화(nitridation)시키는 방법으로는 암모니아(NH3) 어닐링이나 아산화질소(N2O) 어닐링 등의 전처리나 후처리법이 주로 사용되어 왔다.
그러나, 종래의 질화법을 사용하게 되면, 고유전율 박막의 형성시 박막형성과 질화 처리라는 두 단계의 공정으로 진행되어야 하기 때문에, 제조원가나 생산성의 측면에서 불리할 뿐 아니라, 기재(substrate) 표면의 질화시 양전하(positive charge) 와 인터페이스 트랩 전하 밀도(interface trap charge density)가 매우 높아져 좋은 신뢰성을 얻기 어려운 단점이 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 안출된 것으로, 산화물의 증착과 질화처리를 동시에 수행할 수 있으며, 제조비용도 현저하게 절감할 수 있는 고유전율 박막의 형성방법을 제공하는데 그 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은, 기판상에 박막을 형성하는 방법으로서, (a) 기판이 장착된 반응용기에 금속원자를 포함하는 전구체를 주입하여 상기 기판상에 상기 금속원자를 함유하는 흡착층을 형성하는 단계와; (b) 상기 반응용기에 암모니아수를 주입하여 상기 금속원자를 포함하는 흡착층과 반응시켜 박막을 형성하는 단계를 포함하는 고유전율 박막의 형성방법을 제공한다.
이와 같이 금속원자를 포함하는 전구체로 흡착층을 형성한 후에, 반응가스로 암모니아수를 주입함으로써, 금속 전구체와 암모니아수의 반응에 의해, 금속 산화물 박막이 형성됨과 동시에 상기 박막에 질화처리가 실시된 것과 같은 효과를 얻을 수 있게 된다.
이에 따라 종래와 같이 생성된 산화물 박막이나, 실리콘 기판과 산화물 박막의 계면에 암모니아(NH3) 어닐링이나 아산화질소(N2O) 어닐링을 통해 질화처리하는 공정이 필요 없게 되므로, 신뢰성 있는 고유전율 박막 제조의 생산성이 향상된다. 또한 본 발명에 사용된 암모니아수(NH4OH)는 매우 저렴하기 때문에 제조원가의 절감에도 유리하다.
상기 금속은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈룸(Ta), 티타늄(Ti), 스트론튬(Sr), 란타늄(La), 바륨(Ba), 납(Pb), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 이트륨(Y) 및 망간(Mn)으로 이루어진 군에서 선택된 1종 이상일 수 있다.
또한, 상기 기판은 실리콘(Si)과 같은 반도체 기판일 수 있으며, 상기 기판상에는 소자 분리막이 형성되거나, 커패시터의 전극과 같은 구조체가 형성되어 있을 수 있다.
또한, 상기 박막을 형성한 후에는, 추가로 증착된 산화물의 물성을 향상시키기 위하여, 증착후 어닐링 또는 형성가스(forming gas) 어닐링을 실시할 수도 있다.
이하, 본 발명의 실시예를 기초로 하여 본 발명을 보다 상세히 설명한다. 그러나 하기 실시예는 단지 예시적인 것으로 본 발명을 한정하는 것이 아니다.
[실시예]
도 1은 본 발명에 따른 원자층 증착법에 의한 고유전율 박막 형성방법을 나타내는 공정 흐름도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 박막 형성방법은, 반응용기에 기판을 장착하는 단계(S101)와, 금속원자를 포함하는 전구체를 주입하는 단계(S102)와, 정화하는 단계(S103)와, 상기 전구체와 반응하여 금속산화물을 형성하도록 암모니아수를 주입하는 단계(S104)와, 정화하는 단계(S105) 및 목표 두께에 달성되었는지 여부를 체크하는 단계(S106)를 포함하며, 목표 두께에 달성하지 못한 경우 상기 S102~S106의 단계를 반복 수행한다.
본 발명의 실시예에서는 p-형 실리콘 기판에 고유전율 박막 물질인 Ta2O5을 형성하였는데, 고도핑된 p-형 실리콘 웨이퍼(B doping 1018cm-3)를 피라나(pirana) 용액(H2O, NH4OH, H2O2 의 5:1:1 혼합물)으로 세척하여 반응용기에 장착하였으며, 전구체로는 Pentakis(dimethylamino)Tantalum(Ta(NMe2)4)을 사용하였고, 게이트로는 알루미늄(Al)을 적용하였다.
이어서 아르곤(Ar) 가스를 캐리어(carrier) 가스로 하여, 전구체인 Pentakis (dimethylamino)Tantalum(Ta(NMe2)4를 기판이 장착된 원자층 증착장비의 반응용기에 주입하였다.
전구체가 주입되어 기판에 흡착층이 형성된 후, 아르곤(Ar) 가스를 퍼징(purging) 가스로 사용하여 반응용기에 잔류하는 전구체 가스를 배출함으로써 반응용기 내부를 정화하였다. 상기 퍼징 가스로는 아르곤(Ar) 외에 헬륨(He) 또는 질소(N2)와 같은 불활성 가스가 사용될 수 있다.
퍼징 가스로 반응용기가 정화된 후에, 암모니아수를 주입하였다. 암모니아수는 캐니스터(canister)에 보관한 후 온도를 유지하기 위해 비열이 큰 실리콘 오일에 보관하였다.
상기 암모니아수를 주입하면, 상기 기판에 흡착된 전구체와 반응하여 Ta2O5를 형성하게 되며, 이후 상기 전구체 가스와, 흡착층과 암모니아수의 반응에 의해 생성된 부산물을 아르곤(Ar) 가스를 퍼징(purging) 가스로 사용하여 배출하였다.
본 발명의 실시예에 사용된 ALD(Atomic Layer Deposition)의 레시피는 전구체 주입 1.5초, 퍼징(purging) 4초, 반응물 주입 1.5초, 퍼징(purging) 4초 였고, 온도는 250℃로 하였으며, 이때 증착비율은 0.85Å/cycle로 전형적인 ALD의 형태를 나타냈고, 박막의 두께가 10nm가 될 때까지 전술한 과정을 반복 수행하였다.
또한, 산화물의 품질을 보다 향상시키기 위하여, 박막 증착 후에 상압의 산소 분위기 하에서 700℃로 1분간 급속열처리(rapid thermal processing)를 실시하였다.
[비교예]
반응물로 물(H2O)를 사용하였으며, 그 외의 과정은 본 발명의 실시예와 동일하게 하여 10nm 두께의 Ta2O5 박막을 얻었으며, 증착비율은 0.85Å/cycle로 본 발명의 실시예와 동일하였다.
이상과 같이 얻어진 본발명의 실시예 및 비교예의 Ta2O5 박막에 대하여 이차이온질량분석기(SIMS)를 이용해서 성분분석을 실시하고, 또한 전기적 특성을 평가하기 위해 케이슬리(Keithely) 4200 반도체 분석기로 누설전류를 측정하였으며, HP4284로 전기용량-전압을 측정하였다.
도 2a 및 2b는 각각 비교예와 본 발명의 실시예에 따라 증착한 Ta2O5 박막의 이차이온질량분석기(SIMS)의 분석결과를 나타내는 그래프이다. 도시된 바와 같이, 비교예에 비하여, 본 발명의 실시예에 따른 박막에서 질소(N)의 양이 약 5배 이상 함유함이 확인되었다.
이는 반응가스로 암모니아수를 이용하였을 때 일반적인 물을 사용할 때보다 더 많은 질소를 함유시킬 수 있음을 의미한다. 또한 산소 플라즈마를 이용한 plasma enhanced ALD의 경우에는 물을 사용한 ALD에 비해 질소가 약간 적게 포함되므로, 본 발명의 실시예에 따라 형성된 박막은 산소 플라즈마를 이용한 plasma enhanced ALD보다 더 많은 질소를 포함함을 의미한다. 따라서 본 발명의 실시예에 따르면 박막 형성 전 또는 후에 별도의 질화처리를 실시하지 않아도 되며, 종래 고유전율 박막층을 형성할 때, 증착과 질화공정의 2단계로 처리되던 공정을 한 단계로 처리할 수 있게 되어, 고유전율 박막의 제조시 생산성이 증가하고 제조원가도 절감할 수 있게 된다.
도 3은 원자층 증착법으로 각각 물과 암모니아수를 반응물로 이용해서 증착한 Ta2O5 박막의 게이트 누설전류 측정결과를 나타내는 그래프이다. 그래프에 나타나 있는 바와 같이, 초기 누설전류는 비교예에 비해 다소 높게 측정되었으나, 비교예와 달리 절연파괴는 관찰되지 않았다.
한편, 원자층 증착법으로 각각 물과 암모니아수를 반응물로 이용해서 증착한 Ta2O5 박막을 형성한 후, 박막에 존재하는 결함을 줄이기 위해 통상적으로 실시하는 박막후 어닐링(post deposition annealing)을 700℃ 산소 분위하에서 1분간 급속열처리(rapid thermal processing)를 실시한 후의 게이트 누설전류 측정결과를 나타내는 도 4에 의하면, 본 발명의 실시예에 따른 박막이 비교예에 비해 누설전류도 상당히 낮게 나타날 뿐 아니라, 절연파괴전압(dielectric breakdown voltage)도 비교예에 비해 2배 이상 커짐을 알 수 있다. 따라서, 본 발명의 실시예에 따른 박막은 종래의 박막에 비해 신뢰성이 향상되었다고 할 수 있다.
또한, 원자층 증착법으로 반응물로 각각 물과 암모니아수를 이용해서 증착한 Ta2O5 박막을 어닐링 한 후의 전기용량-전압 측정결과를 나타내는 그래프인 도 5a 및 5b를 살펴보면, 두 그래프 모두 히스테리시스(hysterisis)는 0.1V 미만의 낮은 값을 나타내었고, 유전상수(dielectric constant)는 본 발명의 실시예에 따른 박막이 9.3으로, 비교예의 9에 비해 높게 나타났다. 따라서 본 발명의 실시예에 따른 박막은 EOT(Equivalent Oxide Thickness)를 줄이는데 필요한 고유전상수를 갖는 박막의 증착에 널리 이용될 수 있다.
상술한 바와 같이, 본 발명에 따라 암모니아수를 이용하여 고유전율 물질로 박막을 형성하게 되면, 박막의 신뢰성이 높아진다.
또한, 종래 산화물의 증착과 질화처리의 2 단계로 진행되던 공정을 저렴하고 쉽게 구할 수 있는 암모니아수를 이용하여 1단계로 공정을 단순화할 수 있기 때문에, 생산성의 향상은 물론 제조원가의 절감에도 도움이 된다.
또한, 아산화질소(N2O)나 암모니아(NH3)를 이용한 열적 어닐링을 통해서가 아니라, 박막 증착시에 질소(N)를 박막 내에 함유시키기 때문에 공정온도를 낮출 수 있기 때문에, 붕소 확산(boron diffusion)과 같이 소자의 특성을 떨어뜨리는 현상도 줄일 수 있게 된다.

Claims (4)

  1. 기판상에 박막을 형성하는 방법으로서,
    (a) 기판이 장착된 반응용기에 금속원자를 포함하는 전구체를 주입하여 상기 기판상에 상기 금속원자를 함유하는 흡착층을 형성하는 단계와;
    (b) 상기 반응용기에 암모니아수(NH4OH)를 주입하여 상기 금속원자를 포함하는 흡착층과 반응시켜 박막을 형성하는 단계를 포함하는 박막의 형성방법.
  2. 제 1 항에 있어서, 상기 금속은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈룸(Ta), 티타늄(Ti), 스트론튬(Sr), 란타늄(La), 바륨(Ba), 납(Pb), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 이트륨(Y) 및 망간(Mn)으로 이루어진 군에서 선택된 1종 이상인 것을 특징으로 하는 박막의 형성방법.
  3. 제 1 항에 있어서, 상기 기판은 실리콘 또는 전극인 것을 특징으로 하는 박막의 형성방법.
  4. 제 1 항에 있어서, 박막을 형성한 후, 추가로 증착후 어닐링 또는 형성가스 어닐링을 실시하는 것을 특징으로 하는 박막의 형성방법.
KR1020060084900A 2006-09-04 2006-09-04 고유전율 박막 형성방법 KR100754012B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060084900A KR100754012B1 (ko) 2006-09-04 2006-09-04 고유전율 박막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060084900A KR100754012B1 (ko) 2006-09-04 2006-09-04 고유전율 박막 형성방법

Publications (1)

Publication Number Publication Date
KR100754012B1 true KR100754012B1 (ko) 2007-09-03

Family

ID=38736138

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060084900A KR100754012B1 (ko) 2006-09-04 2006-09-04 고유전율 박막 형성방법

Country Status (1)

Country Link
KR (1) KR100754012B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018093178A1 (ko) * 2016-11-17 2018-05-24 주식회사 포스코 저항 용접용 전극 코팅 방법 및 저항 용접용 전극
KR20210155136A (ko) 2020-06-15 2021-12-22 에스케이트리켐 주식회사 고유전상수 박막 형성용 전구체, 이를 이용한 금속 함유 박막 및 이의 형성 방법, 및 상기 금속 함유 박막을 포함하는 반도체 소자.

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050004674A (ko) * 2003-07-03 2005-01-12 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050004674A (ko) * 2003-07-03 2005-01-12 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018093178A1 (ko) * 2016-11-17 2018-05-24 주식회사 포스코 저항 용접용 전극 코팅 방법 및 저항 용접용 전극
KR20210155136A (ko) 2020-06-15 2021-12-22 에스케이트리켐 주식회사 고유전상수 박막 형성용 전구체, 이를 이용한 금속 함유 박막 및 이의 형성 방법, 및 상기 금속 함유 박막을 포함하는 반도체 소자.

Similar Documents

Publication Publication Date Title
KR100640638B1 (ko) 원자층 증착법에 의한 고유전막 형성 방법 및 고유전막을 갖는 반도체소자의 제조 방법
US7563729B2 (en) Method of forming a dielectric film
US7396719B2 (en) Method of forming high dielectric film using atomic layer deposition and method of manufacturing capacitor having the high dielectric film
US7205247B2 (en) Atomic layer deposition of hafnium-based high-k dielectric
US7863667B2 (en) Zirconium titanium oxide films
US8071452B2 (en) Atomic layer deposition of hafnium lanthanum oxides
US7312494B2 (en) Lanthanide oxide / hafnium oxide dielectric layers
US7511326B2 (en) ALD of amorphous lanthanide doped TiOx films
US7396777B2 (en) Method of fabricating high-k dielectric layer having reduced impurity
US8143660B2 (en) Method for manufacturing oxide film having high dielectric constant, capacitor having dielectric film formed using the method, and method for manufacturing the same
US20040033698A1 (en) Method of forming oxide layer using atomic layer deposition method and method of forming capacitor of semiconductor device using the same
Kim et al. Characteristics of ZrO2 gate dielectric deposited using Zr t–butoxide and Zr (NEt2) 4 precursors by plasma enhanced atomic layer deposition method
US7427573B2 (en) Forming composite metal oxide layer with hafnium oxide and titanium oxide
US20100207181A1 (en) Conductive layers for hafnium silicon oxynitride films
CN1849703A (zh) 高k金属氧化物的原子层沉积
KR20040077565A (ko) 나노층 박막의 원자층 증착
WO2008018994A1 (en) Zirconium substituted barium titanate gate dielectrics
JP2003059926A (ja) 半導体装置
US7279392B2 (en) Thin film structure, capacitor, and methods for forming the same
Cho et al. High-k properties of atomic-layer-deposited HfO 2 films using a nitrogen-containing Hf [N (CH 3) 2] 4 precursor and H 2 O oxidant
US7704821B2 (en) In-situ nitridation of high-k dielectrics
KR100754012B1 (ko) 고유전율 박막 형성방법
KR100791197B1 (ko) 유전체막의 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치
KR20100007469A (ko) 고유전율 박막 형성방법
KR100950811B1 (ko) 신뢰성이 우수한 고유전율 박막 및 고유전율 박막의제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100630

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee