KR100749487B1 - 전류 샘플/홀드 회로 및 이를 이용한 표시 장치 - Google Patents

전류 샘플/홀드 회로 및 이를 이용한 표시 장치 Download PDF

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Abstract

전류 샘플/홀드 회로에서, 커패시터가 제1 트랜지스터의 소스와 게이트 사이에 연결되어 있으며, 제2 트랜지스터가 제1 전압을 공급하는 제1 전원과 제1 트랜지스터의 소스 사이에 연결되어 있다. 제3 트랜지스터는 입력단과 제1 트랜지스터의 게이트 사이에 연결되어 있으며, 제4 트랜지스터는 턴온 시에 제3 트랜지스터와 함께 제1 트랜지스터를 다이오드 형태로 연결한다. 제5 트랜지스터는 제1 트랜지스터의 드레인과 제2 전압을 공급하는 제2 전원 사이에 연결되어 있으며, 제6 트랜지스터는 제1 트랜지스터의 소스와 출력단 사이에 연결되어 있다. 여기서, 제2, 제5 및 제6 트랜지스터의 게이트에 동일한 제어 신호가 인가된다.
샘플/홀드, 전류, 트랜지스터, 커패시터, 표시장치

Description

전류 샘플/홀드 회로 및 이를 이용한 표시 장치{CURRENT SAMPLE AND HOLD CIRCUIT AND DISPLAY DEVICE USING THE SAME}
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 본 발명의 제1 실시예에 따른 역다중화부를 나타내는 도면이다.
도 3은 도 2의 역다중화기를 나타내는 도면이다.
도 4는 도 3의 역다중화기의 스위치의 신호 타이밍도이다.
도 5a 내지 도 5d는 각각 도 4의 신호 타이밍에 따른 도 3의 역다중화기의 동작을 나타내는 도면이다.
도 6은 도 3의 샘플/홀드 회로의 개략적인 회로도이다.
도 7은 본 발명의 제2 실시예에 따른 샘플/홀드 회로의 개략적인 회로도이다.
도 8은 도 7의 샘플/홀드 회로의 신호 타이밍도이다.
도 9는 본 발명의 제3 실시예에 따른 역다중화기를 나타내는 도면이다.
도 10은 도 9의 역다중화기의 신호 타이밍도이다.
도 11a 내지 도 11c는 각각 도 10의 신호 타이밍에 따른 도 9의 역다중화기의 동작을 나타내는 도면이다.
도 12는 본 발명의 제4 실시예에 따른 역다중화기를 나타내는 도면이다.
도 13은 도 12의 역다중화기의 신호 타이밍도이다.
도 14는 본 발명의 제4 실시예에 따른 샘플/홀드 회로부를 나타내는 도면이다.
본 발명은 전류 샘플/홀드 회로 및 이를 이용한 표시 장치에 관한 것이다.
표시 장치에는 주사선을 구동하기 위한 주사 구동부와 데이터선을 구동하기 위한 데이터 구동부가 필요하다. 이때, 데이터 구동부는 디지털 데이터 신호를 아날로그 신호로 변환하여 모든 데이터선에 인가하여야 하므로, 데이터선의 개수에 해당하는 출력단을 가져야 한다. 그래서 데이터 구동부의 출력단의 개수를 줄이기 위해서 역다중화기를 사용하는 방법이 제안되었다.
예를 들어, 1:2 역다중화기는 데이터 구동부로부터 하나의 신호선을 통하여 시분할되어 인가되는 데이터 신호를 2개의 데이터선으로 나누어 인가한다. 그러므로 1:2 역다중화기를 사용하는 경우에는 출력 단자의 개수를 절반으로 줄일 수 있다. 이러한 1:2 역다중화기로 데이터 구동부의 하나의 출력단과 2개의 데이터선 사이에 각각 연결되는 2개의 스위치를 사용할 수 있다. 이때, 2개의 스위치가 교번하여 스위칭됨으로써 2개의 데이터선으로 아날로그 데이터 신호가 전달될 수 있으므로, 데이터선으로 데이터 신호가 전달되는 시간은 역다중화를 하지 않는 경우에 비해 절반으로 줄어든다. 그런데 데이터선으로 전달되는 아날로그 데이터 신호가 전 류인 경우에, 짧은 시간 동안에는 전류가 데이터선을 통하여 화소에 충분히 기입되지 않을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 데이터 구동부의 출력단의 개수를 줄일 수 있는 전류 샘플/홀드 회로 및 이를 이용한 표시 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 데이터 전달 시간을 충분히 확보할 수 있는 전류 샘플/홀드 회로 및 이를 이용한 표시 장치를 제공하는 것이다.
이러한 과제를 해결하기 위해, 본 발명의 한 실시예에 따르면, 제1 내지 제6 트랜지스터 및 커패시터를 포함하는 전류 샘플/홀드 회로가 제공된다. 커패시터는 제1 트랜지스터의 제1 전극과 제어 전극 사이에 연결되어 있으며, 제2 트랜지스터는 제1 전압을 공급하는 제1 전원과 제1 트랜지스터의 제1 전극 사이에 연결되어 있다. 제3 트랜지스터는 입력단과 제1 트랜지스터의 제어 전극 사이에 연결되어 있으며, 제4 트랜지스터는 턴온 시에 제3 트랜지스터와 함께 제1 트랜지스터를 다이오드 형태로 연결한다. 제5 트랜지스터는 제1 트랜지스터의 제2 전극과 제2 전압을 공급하는 제2 전원 사이에 연결되어 있으며, 제6 트랜지스터는 제1 트랜지스터의 제1 전극과 출력단 사이에 연결되어 있다. 여기서, 제2, 제5 및 제6 트랜지스터의 제어 전극에는 동일한 제어 신호가 인가된다.
이때, 제2 트랜지스터는 제1 도전형의 트랜지스터이고, 제5 및 제6 트랜지스터는 제1 도전형과는 반대인 제2 도전형의 트랜지스터일 수 있다.
본 발명의 다른 실시예에 따르면, 복수의 데이터선, 신호선, 복수의 데이터선에 대응하는 전류를 신호선으로 전달하는 데이터 구동부, 그리고 신호선의 전류를 복수의 데이터선 중 대응하는 데이터선으로 각각 전달하는 복수의 샘플/홀드 회로를 가지는 역다중화기를 포함하는 표시 장치가 제공된다. 각 샘플/홀드 회로는, 제1 트랜지스터, 커패시터, 복수의 제1 스위치 및 복수의 제2 스위치를 포함하며, 커패시터는 제1 트랜지스터의 제1 전극과 제어 전극 사이에 연결되어 있다. 복수의 제1 스위치는 제1 제어 신호에 응답하여 제1 트랜지스터로부터의 전류가 대응하는 데이터선으로 홀딩되도록 동작하고, 복수의 제2 스위치는 신호선의 전류가 제1 트랜지스터에 의해 커패시터로 샘플링되도록 동작한다. 이러한 복수의 제2 스위치는 제2 제어 신호에 응답하여 동작하는 복수의 제3 스위치와 제1 제어 신호에 응답하여 동작하는 제4 스위치를 포함한다.
이때, 복수의 샘플/홀드 회로는, 신호선과 복수의 데이터선 중 하나의 데이터선 사이에 병렬로 연결되어 있는 제1 및 제2 샘플/홀드 회로와 신호선과 복수의 데이터선 중 다른 데이터선 사이에 병렬로 연결되어 있는 제3 및 제4 샘플/홀드 회로를 포함할 수 있다.
본 발명의 또다른 실시예에 따르면, 복수의 데이터선, 신호선, 복수의 데이터선에 대응하는 전류를 신호선으로 전달하는 데이터 구동부, 그리고 신호선의 전류를 복수의 데이터선으로 전달하며 복수의 샘플/홀드 회로를 가지는 역다중화기를 포함하는 표시 장치가 제공된다. 복수의 샘플/홀드 회로는 각각 입력단의 전류를 샘플링하여 출력단으로 홀딩하며, 적어도 두 샘플/홀드 회로는 신호선과 복수의 데 이터선 중 대응하는 데이터선 사이에 직렬로 연결되어 있다. 그리고 복수의 샘플/홀드 회로 중 적어도 하나는 제1 트랜지스터, 커패시터, 복수의 제1 스위치 및 복수의 제2 스위치를 포함하며, 커패시터는 제1 트랜지스터의 제1 전극과 제어 전극 사이에 연결되어 있다. 복수의 제1 스위치는 제1 제어 신호에 응답하여 제1 트랜지스터로부터의 전류가 출력단으로 홀딩되도록 동작하고, 복수의 제2 스위치는 입력단의 전류가 제1 트랜지스터에 의해 커패시터로 샘플링되도록 동작한다. 이러한 복수의 제2 스위치는 제2 제어 신호에 응답하여 동작하는 복수의 제3 스위치와 제1 제어 신호에 응답하여 동작하는 제4 스위치를 포함한다.
이때, 복수의 샘플/홀드 회로는, 신호선과 복수의 데이터선 중 하나의 데이터선 사이에 직렬로 연결되어 있는 제1 및 제2 샘플/홀드 회로와 신호선과 복수의 데이터선 중 다른 데이터선 사이에 직렬로 연결되어 있는 제3 및 제4 샘플/홀드 회로를 포함할 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 " 포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1에 도시한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 표시 영역(100), 주사 구동부(200), 발광 제어 구동부(300), 역다중화부(400) 및 데이터 구동부(500)를 포함한다.
표시 영역(100)은 복수의 데이터선(D1-Dm), 복수의 주사선(SE1-SEn), 복수의 발광 제어 신호선(Em1-Emn) 및 복수의 화소(110)를 포함한다. 데이터선(D1-Dm), 주사선(SE1-SEn) 및 발광 제어 신호선(Em1-Emn)은 기판(도시하지 않음) 위에 형성되어 있다.
복수의 데이터선(D1-Dm)은 열 방향으로 뻗어 있으며 각각 화상을 나타내는 데이터 전류를 복수의 화소(110)로 전달하며, 복수의 주사선(SE1-SEn)과 복수의 발광 제어 신호선(Em1-Emn)은 행 방향으로 뻗어 있으며 각각 선택 신호와 발광 제어 신호를 복수의 화소(110)로 전달한다. 그리고 각 화소(110)는 복수의 주사선(SE1-SEn) 중 해당하는 주사선과 복수의 데이터선(D1-Dm) 중 해당하는 데이터선에 의해 정의되는 화소 영역에 형성되어 있다.
한편, 색 표시를 구현하기 위해서는 각 화소가 원색 중 하나의 색상을 고유하게 표시하거나 각 화소가 시간에 따라 번갈아 원색을 표시하게 하여, 이들 원색 의 공간적 또는 시간적 합으로 원하는 색상이 인식되도록 한다. 원색의 예로는 적색(R), 녹색(G) 및 청색(B)을 들 수 있다. 이때, 시간적 합으로 색상을 표시하는 경우에는 한 화소에서 시간적으로 R, G 및 B 색상이 번갈아 표시되어서 한 색상이 구현된다. 그리고 공간적 합으로 색상을 표시하는 경우에는 R 화소, G 화소 및 B 화소의 세 화소에 의해 한 색상이 구현되므로, 각 화소를 부화소라 부르고 세 개의 부화소를 하나의 화소라 부르기도 한다.
주사 구동부(200)는 표시 영역(100)의 주사선(SE1-SEn)에 연결되어 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 선택 신호를 주사선(SE1-SEn)에 차례로 인가한다. 이때, 복수의 주사선(SE1-SEn)에 차례로 인가되는 복수의 선택 신호는 차례로 게이트 온 전압을 가질 수 있다. 발광 제어 구동부(300)는 표시 영역(100)의 발광 제어 신호선(Em1-Emn)에 연결되어 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 발광 제어 신호를 발광 제어 신호(Em1-Emn)에 차례로 인가한다. 이때, 복수의 발광 제어 신호선(Em1-Emn)에 차례로 인가되는 복수의 발광 제어 신호는 차례로 게이트 온 전압을 가질 수 있다. 그리고 선택 신호 및 발광 제어 신호가 게이트 온 전압을 가지는 경우에, 해당 주사선 및 발광 제어 신호에 게이트가 각각 연결되어 있는 화소(110)의 트랜지스터(도시하지 않음)가 턴온된다.
데이터 구동부(500)는 표시 영역(100)의 데이터선(D1-Dm)에 연결되어 계조를 나타내는 데이터 전류를 시분할하여 역다중화부(400)에 인가한다. 역다중화부(400) 는 데이터 구동부(500)로부터 시분할되어 입력되는 데이터 전류를 데이터선(D1-Dm)으로 인가한다. 역다중화부(400)가 1:N의 역다중화를 하는 경우에 데이터 구동부(500)에서 역다중화부(400)로 데이터 전류를 전달하는 신호선(X1-Xm/N)은 (m/N)개이다. 즉, 하나의 신호선(Xi)은 시분할되어 인가되는 데이터 전류를 N개의 데이터선(DN(i-1)+1-DNi)으로 전달한다(여기서, i는 1과 (m/N) 사이의 정수).
이때, 주사 구동부(200), 발광 제어 구동부(300), 역다중화부(400) 및 데이터 구동부(500)는 표시 영역(100)이 형성된 기판 위에 집적 회로 형태로 직접 장착될 수 있다. 또는 주사 구동부(200), 발광 제어 구동부(300), 역다중화부(400) 및/또는 데이터 구동부(500)를 표시 영역(100)이 형성된 기판 위에서 주사선(SE1-SEn), 발광 제어 신호선(Em1-Emn), 신호선(X1-Xm/N), 데이터선(D1-Dm) 및 화소(110)의 트랜지스터를 형성하는 층과 동일한 층들로 형성할 수도 있으며, 또는 표시 영역(100)이 형성된 기판에 접착되어 전기적으로 연결된 TCP(tape carrier package), FPC(flexible printed circuit) 또는 TAB(tape automatic bonding)에 칩 등의 형태로 장착할 수도 있다.
다음, 도 2 내지 도 16을 참조하여 본 발명의 실시예에 따른 표시 장치의 역다중화부(400)에 대해서 상세하게 설명한다. 그리고 아래에서는 편의상 역다중화부가 1:2 역다중화를 수행하는 것으로 하여 설명한다. 또한, 도 2 내지 도 16에서는 편의상 첫 번째 신호선(X1)과 이 신호선(X1)에 대응하는 데이터선(D1, D2)을 예로 들 어 설명한다.
도 2는 본 발명의 제1 실시예에 따른 역다중화부(400)를 나타내는 도면이며, 도 3은 도 2의 역다중화기(401)를 나타내는 도면이다.
도 2에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 역다중화부(400)는 복수의 역다중화기(401)를 포함한다. 도 3을 보면, 역다중화기(401)는 4개의 샘플/홀드 회로(410, 420, 430, 440)를 포함한다. 각 샘플/홀드 회로(410, 420, 430, 440)는 샘플링 스위치(S11, S12, S13, S14), 데이터 저장 소자(411, 421, 431, 441) 및 홀딩 스위치(H11, H12, H13, H14)를 포함한다. 샘플/홀드 회로(410-440)의 샘플링 스위치(S11-S14)의 제1단은 각각 데이터 저장 소자(411-441)에 연결되고, 홀딩 스위치(H11-H14)의 제1단도 각각 데이터 저장 소자(411-441)에 연결되어 있다. 샘플/홀드 회로(410-440)의 샘플링 스위치(S11-S14)의 제2단은 신호선(X1)에 공통으로 연결되어 있다. 샘플/홀드 회로(410, 430)의 홀딩 스위치(H11, H13)의 제2단은 데이터선(D1)에 공통으로 연결되고, 샘플/홀드 회로(420, 440)의 홀딩 스위치(H12, H14)의 제2단은 데이터선(D2)에 공통으로 연결되어 있다. 그리고 아래에서는 샘플/홀드 회로(410-440)에서 신호선(X1)과 연결되는 샘플링 스위치(S11-S14)의 제2단을 입력단이라 하고, 데이터선(D1, D2)과 연결되는 홀딩 스위치(H11-H14)의 제2단을 출력단이라 한다.
각 샘플/홀드 회로(410-440)는 샘플링 스위치(S11-S14)가 턴온되면 샘플링 스위치(S11-S14)를 통하여 전달되는 전류를 샘플링하여 전압 형태로 데이터 저장 소자(411-441)에 저장하고, 홀딩 스위치(H11-H14)가 턴온되면 데이터 저장 소자(411-441)에 저장된 전압에 대응하는 전류를 홀딩 스위치(H11-H14)를 통하여 홀딩한다.
도 3에서는, 신호선(X1)과 데이터선(D1) 사이에 연결된 샘플/홀드 회로(410, 430)가 하나의 샘플/홀드 회로부를 형성하여, 두 샘플/홀드 회로(410, 430)가 샘플링과 홀딩을 교대로 수행한다. 마찬가지로, 신호선(X1)과 데이터선(D2) 사이에 연결된 샘플/홀드 회로(420, 440)가 하나의 샘플/홀드 회로부를 형성하여, 두 샘플/홀드 회로(420, 440)가 샘플링과 홀딩을 교대로 수행한다.
여기서, 턴온되어 입력되는 전류를 전압 형태로 데이터 저장 소자에 기록하는 것을 '샘플링'으로 정의하고, 데이터 저장 소자에 기록된 데이터를 유지하는 것을 '대기'로 정의하며, 데이터 저장 소자에 기록된 데이터에 대응하는 전류를 출력하는 것을 '홀딩'으로 정의한다.
다음, 도 4, 도 5a 내지 도 5d를 참조하여 도 3의 역다중화기(401)의 동작에 대해서 설명한다.
도 4는 도 3의 역다중화기(401)의 신호 타이밍도이며, 도 5a 내지 도 5d는 각각 도 4의 신호 타이밍에 따른 도 3의 역다중화기(401)의 동작을 나타내는 도면이다. 도 4에서 스위치(S11-S14, H11-H14)는 제어 신호가 로우 레벨일 때 턴온되는 것으로 설명한다.
도 4와 도 5a를 보면, 먼저 T11 기간에서는 샘플링 스위치(S11)와 홀딩 스위치(H13, H14)가 턴온된다. 샘플링 스위치(S13)가 턴온되면 샘플/홀드 회로(410)는 신호선(X1)을 통하여 인가되는 데이터 전류를 저장 소자(411)로 샘플링하여 저장한다. 홀딩 스위치(H13, H14)가 턴온되면 샘플/홀드 회로(430, 440)는 데이터 저장 소자(431, 441)에 저장된 데이터에 대응하는 전류를 각각 데이터선(D1, D2)으로 홀딩한다. 그리고 샘플링 스위치(S12)와 홀딩 스위치(H12)가 모두 턴오프되어 있는 샘플/홀드 회로(420)는 대기 상태로 있다.
다음, 도 4와 도 5b를 보면, T12 기간에서는 홀딩 스위치(H13, H14)가 턴온된 상태에서, 샘플링 스위치(S11)가 턴오프되고 샘플링 스위치(S12)가 턴온된다. 홀딩 스위치(H13, H14)가 턴온되어 있으므로 데이터 저장 소자(431, 441)에 각각 저장된 데이터에 대응하는 전류는 계속 데이터선(D1, D2)으로 홀딩된다. 그리고 샘플링 스위치(S12)가 턴온되면 샘플/홀드 회로(420)는 신호선(X1)을 통하여 인가되는 데이터 전류를 데이터 저장 소자(421)로 샘플링하여 저장한다.
도 4와 도 5c를 보면, T13 기간에서는 샘플링 스위치(S12)와 홀딩 스위치(H13, H14)가 턴오프되고 샘플링 스위치(S13)와 홀딩 스위치(H11, H12)가 턴온된다. 샘플링 스위치(S13)가 턴온되면 샘플/홀드 회로(430)는 신호선(X1)을 통하여 인가되는 데이터 전류를 데이터 저장 소자(431)로 샘플링하여 저장한다. 홀딩 스위치(H11, H12)가 턴온되면 샘플/홀드 회로(410, 420)는 각각 T11 및 T12 기간에서 데 이터 저장 소자(411, 421)에 저장한 데이터에 대응하는 전류를 데이터선(D1, D2)으로 홀딩한다.
도 4와 도 5d를 보면, T14 기간에서는 홀딩 스위치(H11, H12)가 턴온된 상태에서 샘플링 스위치(S13)가 턴오프되고 스위치(S14)가 턴온된다. 홀딩 스위치(H11, H12)가 턴온되어 있으므로 데이터 저장 소자(411, 421)에 각각 저장된 데이터에 대응하는 전류는 계속 데이터선(D1, D2)으로 홀딩된다. 그리고 샘플링 스위치(S14)가 턴온되면 샘플/홀드 회로(440)는 신호선(X1)을 통하여 인가되는 데이터 전류를 데이터 저장 소자(441)로 샘플링하여 저장한다.
이와 같이, 역다중화기(401)의 샘플/홀드 회로(410-440)를 샘플링과 홀딩 동작에 따라 두 그룹으로 나눌 수 있으며, 제1 그룹의 샘플/홀드 회로(410, 420)가 샘플링을 하는 동안 제2 그룹의 샘플/홀드 회로(430, 440)가 직전에 샘플링한 데이터를 홀딩한다. 마찬가지로 제2 그룹의 샘플/홀드 회로(430, 440)가 샘플링을 하는 동안 제1 그룹의 샘플/홀드 회로(410, 420)가 직전에 샘플링한 데이터를 홀딩한다. 그리고 홀딩 스위치(H11, H12)는 동일한 타이밍에서 동작하므로 동일한 제어 신호로 두 홀딩 스위치(H11, H12)를 구동할 수 있으며, 마찬가지로 동일한 제어 신호로 두 홀딩 스위치(H13, H14)를 구동할 수 있다.
이때, T11과 T12 기간이 선택 신호(select[i-1])에 의해 한 행의 주사선(SEi)에 연결된 화소(110)에 데이터가 인가되는 기간(이하, "수평 주기"라 함)에 해당하고, T13과 T14 기간이 다음 수평 주기(예를 들어, 다음 선택 신호(select[i]) 에 의해 다른 행의 주사선(SEi)에 연결된 화소(110)에 데이터가 인가되는 기간)에 해당한다. 이와 같이, 본 발명의 제1 실시예에서는 한 수평 주기 동안 데이터 전류를 데이터선에 계속 인가할 수 있으므로 화소에 데이터를 기입하는 시간을 확보할 수 있다. 그리고 T11 내지 T14 기간이 반복됨으로써 한 프레임동안 데이터 전류가 데이터선으로 전달될 수 있다.
이때, 도 3의 역다중화기에 포함되는 4개의 샘플/홀드 회로는 실질적으로 서로 동일하게 구현될 수 있으므로, 아래에서는 도 3의 샘플/홀드 회로 중 하나의 샘플/홀드 회로(410)에 대하여 도 6을 참조하여 상세하게 설명한다.
도 6은 도 3의 샘플/홀드 회로(410)의 개략적인 회로도이다.
도 6에 도시한 바와 같이, 샘플/홀드 회로(410)는 신호선(X1)과 데이터선(D1) 사이에 연결되어 있으며, 트랜지스터(M1), 커패시터(Ch), 샘플링 스위치(Sa, Sb, Sc) 및 홀딩 스위치(Ha, Hb)를 포함한다. 이러한 데이터선(D1)에는 기생 저항 성분(R1, R2)과 기생 커패시턴스 성분(C1, C2, C3)이 형성되어 있을 수 있다. 그리고 도 6에서는 트랜지스터(M1)를 p채널형 전계 효과 트랜지스터, 특히 PMOS(p-channel metal oxide semiconductor) 트랜지스터로 도시하였다. 이러한 트랜지스터는 소스와 드레인을 두 전극으로 가지고 게이트를 제어 전극으로 가진다.
스위치(Sa)는 전원(VDD1)과 트랜지스터(M1)의 소스 사이에 연결되고, 스위치(Ha)는 전원(VSS1)과 트랜지스터(M1)의 드레인에 연결되어 있다. 트랜지스터(M1)가 PMOS이므로, 전원(VDD1)은 전원(VSS1)보다 높은 전압을 공급한다. 스위치(Sb)는 입 력단인 신호선(X1)과 트랜지스터(M1)의 게이트 사이에 연결되고, 스위치(Hb)는 트랜지스터(M1)의 소스와 출력단인 데이터선(D1) 사이에 연결되어 있다. 스위치(Sc)는 입력단인 신호선(X1)과 트랜지스터(M1)의 드레인 사이에 연결되어 스위치(Sb, Sc)가 턴온되는 경우에 트랜지스터(M1)를 다이오드 형태로 연결한다. 이때, 스위치(Sc)는 트랜지스터(M1)의 게이트와 드레인 사이에 연결되어 트랜지스터(M1)를 다이오드 형태로 연결할 수도 있다. 그리고 스위치(Sc)가 트랜지스터(M1)의 게이트와 드레인 사이에 연결되는 경우에, 스위치(Sb)는 신호선(X1)과 트랜지스터(M1)의 드레인 사이에 연결될 수도 있다.
다음, 도 6의 샘플/홀드 회로(410)의 동작에 대해서 설명한다. 여기서, 샘플링 스위치(Sa, Sb, Sc)는 동일한 타이밍에서 턴온 또는 턴오프되고, 홀딩 스위치(Ha, Hb)도 동일한 타이밍에서 턴온 또는 턴오프된다.
먼저, 스위치(Sa, Sb, Sc)가 턴온되고 스위치(Ha, Hb)가 턴오프되면, 트랜지스터(M1)는 다이오드 형태로 연결되고, 커패시터(Ch)에 전류가 공급되어 전압이 충전되고 트랜지스터(M1)의 게이트 전위가 저하하여 소스에서 드레인으로 전류가 흐른다. 시간 경과에 의해 커패시터(Ch)의 충전 전압이 높아져서 트랜지스터(M1)의 드레인 전류가 신호선(X1)으로부터의 데이터 전류(IDATA)와 동일해지면 커패시터(Ch)의 충전 전류가 정지하여 커패시터(Ch)가 일정한 전압으로 충전된다. 이때, 트랜지스터(M1)의 소스와 게이트 사이 전압의 절대값(이하, "소스-게이트 전압"이라 함 )(VSG)과 신호선(X1)으로부터의 데이터 전류(IDATA) 사이에는 수학식 1의 관계가 성립한다. 이와 같은 방법으로 샘플/홀드 회로(410)는 신호선(X1)으로부터의 데이터 전류(IDATA)를 샘플링한다.
Figure 112005047403502-pat00001
여기서, β는 트랜지스터(M1)에 채널 폭과 채널 길이에 의해 결정되는 상수 값이며, VTH은 트랜지스터(M1)의 문턱 전압이다.
다음, 스위치(Sa, Sb, Sc)가 턴오프되고 스위치(Ha, Hb)가 턴온되면, 커패시터(Ch)에 충전된 소스-게이트 전압(VSG)에 대응하는 전류, 즉 데이터 전류(IDATA)가 스위치(Hb)를 거쳐 데이터선(D1)에 전달된다. 이와 같은 방법으로 샘플/홀드 회로(410)는 데이터선(D1)으로 전류를 홀딩한다.
그리고 샘플/홀드 회로(410)는 도 3의 샘플/홀드 회로(420)가 샘플링하는 동안(T12)에는 스위치(Sa, Sb, Sc, Ha, Hb)가 모두 턴오프되어 커패시터(Ch)에 충전된 전압을 유지한다. 즉, 샘플/홀드 회로(410)는 대기 상태로 된다.
스위치(Sa, Sb, Sc)가 턴온되는 경우에 샘플/홀드 회로(410)는 샘플링 동작을 수행하므로 스위치(Sa, Sb, Sc)는 도 3의 샘플링 스위치(S11)에 대응하고, 스위치(Ha, Hb)가 턴온되는 경우에 샘플/홀드 회로(410)는 홀딩 동작을 수행하므로 스 위치(Ha, Hb)는 도 3의 홀딩 스위치(H11)에 대응한다. 그리고 커패시터(Ch)와 트랜지스터(M1)는 데이터 전류에 대응하는 전압을 저장하는 역할을 하므로 데이터 저장 소자(411)에 대응한다.
도 6에서 샘플링 스위치(Sa, Sb, Sc)를 동일 도전형의 트랜지스터로 형성하고 샘플링 스위치(Sa, Sb, Sc)를 하나의 제어 신호로 제어할 수 있으며, 마찬가지로 홀딩 스위치(Ha, Hb)를 동일 도전형의 트랜지스터로 형성하고 홀딩 스위치(Ha, Hb)를 하나의 제어 신호로 제어할 수 있다.
그리고 도 6에서 샘플/홀드 회로는 샘플링 동작 동안 신호선(X1), 즉 입력단으로 데이터 전류를 소싱(sourcing)하고, 홀딩 동작 동안 데이터선(D1), 즉 출력단으로부터 데이터 전류를 싱크한다. 따라서 도 5에 나타낸 샘플/홀드 회로는 신호선(X1)에서 데이터 전류를 싱크하는 형태, 즉 출력단이 전류 싱크 형태인 데이터 구동부(500)와 함께 사용될 수 있다. 일반적으로 출력단이 전류 싱크 형태인 구동 집적 회로가 출력단이 전류 소스 형태인 구동 집적 회로에 비해 저렴하므로 데이터 구동부(500)의 단가가 저감한다.
도 6에서 트랜지스터(M1)를 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 형성하고 전원 전압(VDD1)과 전원 전압(VSS1)의 상대적 전압 레벨을 서로 바꾸면, 입력단이 전류 싱크 형태이고 출력단이 전류 소스 형태인 샘플/홀드 회로를 구현할 수 있다. 이와 같이 변형된 샘플/홀드 회로는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 실시예로부터 용이하게 도출할 수 있으므로 그 설명을 생략한다.
이상, 도 5의 샘플/홀드 회로에서는 세 개의 샘플링 스위치(Sa, Sb, Sc)가 동일한 타이밍에서 턴온 및 턴오프되는 것으로 설명하였다. 그런데 도 3의 역다중화기(401)에서 두 샘플/홀드 회로(410, 420)는 다른 타이밍에서 샘플링을 하고 동일한 타이밍에서 홀딩을 한다. 따라서 먼저 샘플링을 하는 샘플/홀드 회로(410)는 샘플링한 후 도 4의 T12 기간 동안 대기를 한 후에 T13 및 T14 기간에서 홀딩을 한다. 이때, 샘플링 종료된 후에 샘플링 스위치(Sa, Sb, Sc)가 모두 턴오프되어 있으면, 샘플/홀드 회로(410)가 대기하는 기간(도 4의 T12) 동안 커패시터(Ch)는 양단이 모두 플로팅 상태로 되어 커패시터(Ch)의 전압이 흔들릴 수 있다.
아래에서는 샘플/홀드 회로(410)의 대기 기간 동안 커패시터(Ch)의 전압이 흔들리는 것을 방지할 수 있는 실시예에 대해서 도 7 및 도 8을 참조하여 설명한다.
도 7은 본 발명의 제2 실시예에 따른 샘플/홀드 회로(410')의 개략적인 회로도이며, 도 8은 도 7의 샘플/홀드 회로(410')의 신호 타이밍도이다.
도 7에 도시한 바와 같이, 제2 실시예에 따른 샘플/홀드 회로(410')에서는 샘플링 스위치(Sa, Sb, Sc)가 각각 PMOS 트랜지스터(M2, M4, M5)로 형성되고 홀딩 스위치(Ha, Hb)가 각각 NMOS 트랜지스터(M3, M6)로 형성되어 있다. 이때, 트랜지스터(M4, M5)의 게이트에 제1 제어 신호(A)가 인가되고, 트랜지스터(M2, M3, M6)의 게이트에 제2 제어 신호(B)가 인가된다.
먼저, T11 기간에서 제1 및 제2 제어 신호(A, B)가 로우 레벨로 되어, 트랜 지스터(M2, M4, M5)가 턴온된다. 그러면 도 4 및 도 5a에서 설명한 것처럼 샘플/홀드 회로(410')는 신호선(X1)의 전류를 샘플링하여 커패시터(Ch)에 저장한다.
다음, T12 기간에서 제1 제어 신호(A)가 하이 레벨로 되어 트랜지스터(M4, M5)가 턴오프된다. 그러면 도 4 및 도 5b에서 설명한 것처럼 샘플/흘드 회로(410')는 대기 상태로 되고, 샘플/홀드 회로(420)가 신호선(X1)의 전류를 샘플링한다. 이때, 샘플/홀드 회로(410')에서 트랜지스터(M2)가 턴온되어 있으므로, 커패시터(Ch)의 일단 전압은 전원(VDD1)에 의해 고정되어 있다. 이와 같이, 대기 기간(T12) 동안 저전원(VDD1)에 의해 커패시터(Ch)의 일단 전압이 고정되므로, 커패시터(Ch)의 전압이 제1 실시예에 비해 흔들리지 않는다.
T13 및 T14 기간에서 제2 제어 신호(B)가 로우 레벨로 되어, 트랜지스터(M3, M6)가 턴온되고 트랜지스터(M2)가 턴오프된다. 그러면 도 4, 도 5c 및 도 5d에서 설명한 것처럼 샘플/홀드 회로(410')는 커패시터(Ch)에 저장된 전압에 대응하는 전류를 데이터선(D1)으로 홀딩한다.
그리고 도 7에서는 트랜지스터(M2, M4, M5)를 PMOS 트랜지스터로 형성하고 트랜지스터(M3, M6)를 NMOS 트랜지스터로 형성하였지만, 홀딩 스위치(Ha, Hb)와 전원(VDD1)에 연결된 샘플링 트랜지스터(M2)를 동일한 제어 신호로 제어를 한다면, 이들 트랜지스터(M2-M6)를 다른 도전형의 트랜지스터로 형성할 수도 있다.
이상, 본 발명의 제1 및 제2 실시예에서는 하나의 샘플/홀드 회로부에서 두 개의 샘플/홀드 회로(410, 430)를 신호선(X1)과 데이터선(D1) 사이에 병렬로 연결하 였지만, 이와는 달리 두 개의 샘플/홀드 회로(410, 430)를 신호선(X1)과 데이터선(D1) 사이에 직렬로 연결할 수도 있다. 아래에서는 이러한 실시예에 대해서 도 9 내지 도 11c를 참조하여 상세하게 설명한다.
도 9는 본 발명의 제3 실시예에 따른 역다중화기(401')를 나타내는 도면이다.
도 9를 보면, 본 발명의 제3 실시예에서는 제1 및 제2 실시예와 달리 샘플/홀드 회로(410, 430)가 직렬로 연결되어 있고 샘플/홀드 회로(420, 440)가 직렬로 연결되어 있다. 구체적으로, 하나의 샘플/홀드 회로부에서 샘플/홀드 회로(410)의 출력단과 샘플/홀드 회로(430)의 입력단이 연결되고, 샘플/홀드 회로(430)의 출력단이 데이터선(D1)에 연결되어 있다. 마찬가지로, 다른 하나의 샘플/홀드 회로부에서 샘플/홀드 회로(420)의 출력단과 샘플/홀드 회로(440)의 입력단이 연결되고, 샘플/홀드 회로(440)의 출력단이 데이터선(D1)에 연결되어 있다. 그리고 샘플/홀드 회로(410, 420)의 입력단이 신호선(X1)에 공통으로 연결되어 있다.
다음, 도 10, 도 11a 내지 도 11c를 참조하여 도 9의 역다중화기(401')의 동작에 대해서 설명한다.
도 10은 도 9의 역다중화기(401')의 신호 타이밍도이며, 도 11a 내지 도 11c는 각각 도 10의 신호 타이밍에 따른 도 9의 역다중화기(401')의 동작을 나타내는 도면이다. 도 10에서 스위치(S21-S24, H21-H24)는 제어 신호가 로우 레벨일 때 턴 온되는 것으로 가정한다.
도 10과 도 11a를 보면, T21 기간에서는 샘플링 스위치(S21)와 홀딩 스위치(H23, H24)가 턴온된다. 샘플링 스위치(S21)가 턴온되면 샘플/홀드 회로(410)는 신호선(X1)을 통하여 인가되는 데이터 전류를 데이터 저장 소자(411)로 샘플링한다. 홀딩 스위치(H23, H24)가 턴온되면 샘플/홀드 회로(430, 440)는 데이터 저장 소자(431, 441)에 저장된 데이터에 대응하는 전류를 각각 데이터선(D1, D2)으로 홀딩된다. 그리고 샘플링 스위치(S22)와 홀딩 스위치(H22)가 모두 턴오프되어 있는 샘플/홀드 회로(420)는 대기 상태로 있다.
다음, 도 10과 도 11b를 보면, T22 기간에서는 홀딩 스위치(H23, H24)가 턴온된 상태에서, 샘플링 스위치(S21)가 턴오프되고 샘플링 스위치(S22)가 턴온된다. 홀딩 스위치(H23, H24)가 턴온되어 있으므로 샘플/홀드 회로(430, 440)는 데이터 저장 소자(431, 441)에 저장된 데이터에 대응하는 전류를 데이터선(D1, D2)으로 계속 홀딩한다. 그리고 샘플링 스위치(S22)가 턴온되면 샘플/홀드 회로(420)는 신호선(X1)을 통하여 인가되는 데이터 전류를 데이터 저장 소자(421)로 샘플링한다.
도 10과 도 11c를 보면, T23 기간에서는 샘플링 스위치(S22)와 홀딩 스위치(H23, H24)가 턴오프되고 홀딩 스위치(H21, H22)와 샘플링 스위치(S23, S24)가 턴온된다. 그러면 샘플/홀드 회로(410, 420)는 T21 및 T22 기간에서 데이터 저장 소자(411, 412)로 샘플링한 전류를 홀딩하고, 샘플/홀드 회로(430, 440)는 샘플/홀드 회로(410, 420)에서 각각 홀딩되는 전류를 각각 데이터 저장 소자(431, 441)로 샘 플링한다.
이와 같이, 역다중화기(401')의 샘플/홀드 회로(410, 420, 430, 440)를 샘플링과 홀딩 동작에 따라 두 그룹으로 나눌 수 있으며, T21 및 T22 기간 동안 제1 그룹의 샘플/홀드 회로(410, 420)가 샘플링을 하고 제2 그룹의 샘플/홀드 회로(430, 440)는 지난 수평 주기의 T23 기간 동안 샘플링한 데이터를 홀딩한다. T23 기간 동안 제1 그룹의 샘플/홀드 회로(410, 420)가 T21 및 T22 기간 동안 샘플링한 데이터를 홀딩하고 제2 그룹의 샘플/홀드 회로(430, 440)가 제1 그룹의 샘플/홀드 회로(410, 420)에서 홀딩되는 데이터를 샘플링한다. 그리고 샘플링 스위치(S23, S24)는 동일한 타이밍에서 동작하므로 동일한 제어 신호로 두 스위치(S23, S24)를 구동할 수 있으며, 마찬가지로 동일한 제어 신호로 두 홀딩 스위치(H21, H22)를 구동할 수 있으며, 또한 동일한 제어 신호로 두 홀딩 스위치(H23, H24)를 구동할 수 있다.
이때, T21 내지 T23 기간이 하나의 수평 주기에 해당한다. 그리고 T21 내지 T23 기간이 반복됨으로써 한 프레임동안 데이터 전류를 데이터선으로 전달할 수 있다.
그런데 이 경우 한 수평 주기 중 T23 기간 동안에는 데이터 전류가 데이터선에 인가되지 않으므로 데이터 기입에 할당되는 시간이 감소할 수 있다. 그러나 데이터 저장 소자(411)와 데이터 저장 소자(413)는 바로 앞뒤로 연결되어 있으므로, 데이터 저장 소자(411)와 데이터 저장 소자(413) 사이에 존재하는 기생 커패시턴스는 무시할 수 있을 정도로 작다. 마찬가지로 데이터 저장 소자(412)와 데이터 저장 소자(414) 사이의 기생 커패시턴스도 매우 작다. 따라서, T23 기간에서 소요되는 시간은 데이터 전류를 공급하는 시간에 비하여 매우 짧게 할 수 있다.
도 9의 역다중화기(401')에 포함되는 4개의 샘플/홀드 회로도 도 6 및 도 7에 도시한 샘플/홀드 회로로 구현될 수 있다. 그리고 도 10에 도시한 바와 같이 샘플/홀드 회로(410, 420)의 홀딩 스위치(H21, H22)와 샘플/홀드 회로(430, 440)의 샘플링 스위치(S23, S24)의 턴온 및 턴오프 타이밍이 동일하므로 홀딩 스위치(H21, H22) 또는 샘플링 스위치(S23, S24)를 제거할 수도 있다. 아래에서는 이러한 실시예에 대해서 도 12 내지 도 14를 참조하여 상세하게 설명한다.
도 12는 본 발명의 제4 실시예에 따른 역다중화기(401")를 나타내는 도면이며, 도 13은 도 12의 역다중화기(401")의 신호 타이밍도이다. 도 13에서 스위치(S31, S32, H31-H34)는 제어 신호가 로우 레벨일 때 턴온되는 것으로 가정한다.
도 12에 도시한 바와 같이, 제4 실시예에 따른 역다중화기(401")는 도 9의 역다중화기(401')에서 샘플/홀드 회로(430, 440)의 샘플링 스위치가 제거된 구조를 가진다. 즉, 도 13에 나타낸 것처럼 T23 기간에서 샘플/홀드 회로(410, 420)의 홀딩 스위치(H21, H22)의 턴온시에 샘플/홀드 회로(410, 420)는 홀딩 동작을 수행하고 샘플/홀드 회로(430, 440)는 샘플링 동작을 수행한다.
다음, 도 12에서 직렬로 연결된 두 샘플/홀드 회로(410, 430)로 이루어지는 하나의 샘플/홀드 회로부에 대해서 도 14를 참조하여 설명한다.
도 14는 본 발명의 제4 실시예에 따른 샘플/홀드 회로부를 나타내는 도면이다.
도 14에 도시한 바와 같이, 샘플/홀드 회로부(410, 430)는 도 6의 샘플/홀드 회로의 출력단에 동일한 샘플/홀드 회로의 입력단을 연결하고 전단의 샘플/홀드 회로에서 홀딩 스위치(Hb)가 제거된 구조를 가진다.
구체적으로, 샘플/홀드 회로(410)는 도 6의 스위치(Sa, Sb, Sc, Ha), 트랜지스터(M1) 및 커패시터(Ch)를 동일하게 포함하며, 이들 연결 관계 또한 도 6과 동일하다. 그리고 샘플/홀드 회로(430)는 스위치(Sa1, Sb1, Sc1, Ha1, Hb1), 트랜지스터(M11), 커패시터(Ch1)를 포함하며, 이들 연결 관계는 스위치(Sa, Sb, Sc, Ha, Hb), 트랜지스터(M1), 커패시터(Ch)의 연결 관계와 동일하다.
따라서 스위치(Sa, Sb, Sc)가 턴온되면 입력단인 신호선(X1)으로부터의 데이터 전류(IDATA)에 대응하는 전압이 커패시터(Ch)에 저장된다. 그리고 스위치(Sa, Sb, Sc)가 턴오프되고 스위치(Ha, Sa1, Sb1, Sc1)가 턴온되면 커패시터(Ch)에 저장된 전압에 대응하는 전류가 트랜지스터(M1)의 소스로 출력되며, 트랜지스터(M1)의 소스에 출력되는 전류에 대응하는 전압이 다시 커패시터(Ch1)에 저장된다. 다음, 스위치(Ha, Sa1, Sb1, Sc1)가 턴오프되고 스위치(Ha1, Hb1)가 턴온되면 커패시터(Ch1)에 저장된 전압에 대응하는 전류가 트랜지스터(M11)의 소스를 통하여 데이터선(D1)으로 출력된다.
여기서, 스위치(Sa, Sb, Sc)가 턴온되는 경우에 샘플/홀드 회로부의 샘플/홀드 회로(410)가 샘플링 동작을 수행하므로 스위치(Sa, Sb, Sc)는 도 12의 샘플링 스위치(S31)에 대응한다. 그리고 스위치(Ha, Sa1, Sb1, Sc1)가 턴온되는 경우에 샘플/홀드 회로(410)가 홀딩 동작을 수행하고 샘플/홀드 회로(430)가 샘플링 동작을 수행하므로, 스위치(Ha, Sa1, Sb1, Sc1)는 도 12의 홀딩 스위치(H311)에 대응한다. 또한, 스위치(Ha1, Hb1)가 턴온되는 경우에 샘플/홀드 회로(430)는 홀딩 동작을 수행하므로 스위치(Ha1, Hb1)는 도 12의 홀딩 스위치(H33)에 대응한다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이, 본 발명의 한 실시예에 따르면, 데이터 기입 시간을 줄이지 않고 데이터 구동부의 출력단의 개수를 줄일 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 샘플/홀드 회로가 대기 상태일 때 커패시터의 전압이 흔들리는 것을 방지할 수 있다.

Claims (19)

  1. 제1 트랜지스터,
    상기 제1 트랜지스터의 제1 전극과 제어 전극 사이에 연결되어 있는 커패시터,
    제1 전압을 공급하는 제1 전원과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되어 있는 제2 트랜지스터,
    입력단과 상기 제1 트랜지스터의 상기 제어 전극 사이에 연결되어 있는 제3 트랜지스터,
    턴온 시에 상기 제3 트랜지스터와 함께 상기 제1 트랜지스터를 다이오드 형태로 연결하는 제4 트랜지스터,
    상기 제1 트랜지스터의 제2 전극과 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제5 트랜지스터, 그리고
    상기 제1 트랜지스터의 상기 제1 전극과 출력단 사이에 연결되어 있는 제6 트랜지스터를 포함하며,
    상기 제2, 제5 및 제6 트랜지스터의 제어 전극에는 제1 제어 신호가 인가되며, 상기 제3 트랜지스터의 제어 전극에는 제2 제어 신호가 인가되고, 상기 제4 트랜지스터의 제어 전극에는 제3 제어 신호가 인가되는 전류 샘플/홀드 회로.
  2. 제1항에 있어서,
    상기 제2 트랜지스터는 제1 도전형의 트랜지스터이며,
    상기 제5 및 제6 트랜지스터는 상기 제1 도전형과는 반대인 제2 도전형의 트랜지스터인 전류 샘플/홀드 회로.
  3. 제2항에 있어서,
    샘플링 기간 동안 상기 제2, 제3 및 제4 트랜지스터가 턴온되고 상기 제5 및 제6 트랜지스터가 턴오프되며,
    대기 기간 동안 상기 제2 트랜지스터가 턴온되고 상기 제3, 제4, 제5 및 제6 트랜지스터가 턴오프되며,
    홀딩 기간 동안 상기 제5 및 제6 트랜지스터가 턴온되고 상기 제2, 제3 및 제4 트랜지스터가 턴오프되는 전류 샘플/홀드 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제3 및 제4 트랜지스터는 상기 제1 도전형의 트랜지스터이며,
    상기 제2 제어 신호와 상기 제3 제어 신호는 동일한 제어 신호인 전류 샘플/홀드 회로.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제4 트랜지스터는 상기 입력단과 상기 제1 트랜지스터의 제2 전극 사이에 연결되어 있는 전류 샘플/홀드 회로.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터는 p채널 트랜지스터이며,
    상기 제1 전압이 상기 제2 전압보다 높은 전류 샘플/홀드 회로.
  7. 제6항에 있어서,
    상기 제2, 제3 및 제4 트랜지스터는 p채널 트랜지스터이며, 상기 제5 및 제6 트랜지스터는 n채널 트랜지스터인 전류 샘플/홀드 회로.
  8. 복수의 데이터선,
    신호선,
    상기 복수의 데이터선에 대응하는 전류를 상기 신호선으로 전달하는 데이터 구동부, 그리고
    상기 신호선의 전류를 상기 복수의 데이터선 중 대응하는 데이터선으로 각각 전달하는 복수의 샘플/홀드 회로를 포함하는 역다중화기를 포함하며,
    상기 각 샘플/홀드 회로는,
    제1 트랜지스터,
    상기 제1 트랜지스터의 제1 전극과 제어 전극 사이에 연결되어 있는 커패시터,
    제1 제어 신호에 응답하여 상기 제1 트랜지스터로부터의 전류가 상기 대응하는 데이터선으로 홀딩되도록 동작하는 복수의 제1 스위치, 그리고
    상기 신호선의 전류가 상기 제1 트랜지스터에 의해 상기 커패시터로 샘플링되도록 동작하는 복수의 제2 스위치를 포함하며,
    상기 복수의 제2 스위치는 제2 제어 신호에 응답하여 동작하는 복수의 제3 스위치와 상기 제1 제어 신호에 응답하여 동작하는 제4 스위치를 포함하며,
    상기 제4 스위치는, 제1 전압을 공급하는 제1 전원과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되어 있는 제2 트랜지스터를 포함하며,
    상기 복수의 제3 스위치는, 상기 신호선과 상기 제1 트랜지스터의 상기 제어 전극 사이에 연결되어 있는 제3 트랜지스터, 그리고 턴온 시에 상기 제3 트랜지스터와 함께 상기 제1 트랜지스터를 다이오드 형태로 연결하는 제4 트랜지스터를 포함하며,
    상기 복수의 제1 스위치는 상기 제1 트랜지스터의 제2 전극과 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제5 트랜지스터, 그리고 상기 제1 트랜지스터의 상기 제1 전극과 상기 대응하는 데이터선 사이에 연결되어 있는 제6 트랜지스터를 포함하는 표시 장치.
  9. 제8항에 있어서,
    상기 복수의 샘플/홀드 회로는,
    상기 신호선과 상기 복수의 데이터선 중 하나의 데이터선 사이에 병렬로 연결되어 있는 제1 및 제2 샘플/홀드 회로, 그리고
    상기 신호선과 상기 복수의 데이터선 중 다른 하나의 데이터선 사이에 병렬로 연결되어 있는 제3 및 제4 샘플/홀드 회로를 포함하는 표시 장치.
  10. 삭제
  11. 제9항에 있어서,
    상기 제2 트랜지스터는 제1 도전형의 트랜지스터이며, 상기 제5 및 제6 트랜지스터는 상기 제1 도전형과는 반대인 제2 도전형의 트랜지스터인 표시 장치.
  12. 제11항에 있어서,
    상기 제1, 제2, 제3 및 제4 트랜지스터는 p채널 트랜지스터이며, 상기 제5 및 제6 트랜지스터는 n채널 트랜지스터인 표시 장치.
  13. 제9항, 제11항 또는 제12항 중 어느 한 항에 있어서,
    상기 제1 및 제3 샘플/홀드 회로가 샘플링하는 동안 상기 제2 및 제4 샘플/홀드 회로가 홀딩하고,
    상기 제2 및 제4 샘플/홀드 회로가 샘플링하는 동안 상기 제1 및 제3 샘플/홀드 회로가 홀딩하는 표시 장치.
  14. 복수의 데이터선,
    신호선,
    상기 복수의 데이터선에 대응하는 전류를 상기 신호선으로 전달하는 데이터 구동부, 그리고
    상기 신호선의 전류를 상기 복수의 데이터선으로 전달하는 복수의 샘플/홀드 회로를 포함하는 역다중화기를 포함하며,
    상기 복수의 샘플/홀드 회로는 각각 입력단의 전류를 샘플링하여 출력단으로 홀딩하며, 상기 복수의 샘플/홀드 회로 중 적어도 두 샘플/홀드 회로는 상기 신호선과 상기 복수의 데이터선 중 대응하는 데이터선 사이에 직렬로 연결되어 있으며,
    상기 복수의 샘플/홀드 회로 중 적어도 하나는,
    제1 트랜지스터,
    상기 제1 트랜지스터의 제1 전극과 제어 전극 사이에 연결되어 있는 커패시터,
    제1 제어 신호에 응답하여 상기 제1 트랜지스터로부터의 전류가 상기 출력단으로 홀딩되도록 동작하는 복수의 제1 스위치, 그리고
    상기 입력단의 전류가 상기 제1 트랜지스터에 의해 상기 커패시터로 샘플링되도록 동작하는 복수의 제2 스위치를 포함하며,
    상기 복수의 제2 스위치는 제2 제어 신호에 응답하여 동작하는 복수의 제3 스위치와 상기 제1 제어 신호에 응답하여 동작하는 제4 스위치를 포함하며,
    상기 제4 스위치는, 제1 전압을 공급하는 제1 전원과 상기 제1 트랜지스터의 상기 제1 전극 사이에 연결되어 있는 제2 트랜지스터를 포함하며,
    상기 복수의 제3 스위치는, 상기 입력단과 상기 제1 트랜지스터의 상기 제어 전극 사이에 연결되어 있는 제3 트랜지스터, 그리고 턴온 시에 상기 제3 트랜지스터와 함께 상기 제1 트랜지스터를 다이오드 형태로 연결하는 제4 트랜지스터를 포함하며,
    상기 복수의 제1 스위치는 상기 제1 트랜지스터의 제2 전극과 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제5 트랜지스터, 그리고 상기 제1 트랜지스터의 상기 제1 전극과 상기 출력단 사이에 연결되어 있는 제6 트랜지스터를 포함하는 표시 장치.
  15. 제14항에 있어서,
    상기 복수의 샘플/홀드 회로는,
    상기 신호선과 상기 복수의 데이터선 중 하나의 데이터선 사이에 직렬로 연결되어 있는 제1 및 제2 샘플/홀드 회로, 그리고
    상기 신호선과 상기 복수의 데이터선 중 다른 하나의 데이터선 사이에 직렬로 연결되어 있는 제3 및 제4 샘플/홀드 회로를 포함하는 표시 장치.
  16. 삭제
  17. 제15항에 있어서,
    상기 제2 트랜지스터는 제1 도전형의 트랜지스터이며, 상기 제5 및 제6 트랜지스터는 상기 제1 도전형과는 반대인 제2 도전형의 트랜지스터인 표시 장치.
  18. 제17항에 있어서,
    상기 제1, 제2, 제3 및 제4 트랜지스터는 p채널 트랜지스터이며, 상기 제5 및 제6 트랜지스터는 n채널 트랜지스터인 표시 장치.
  19. 제15항, 제17항 또는 제18항 중 어느 한 항에 있어서,
    상기 제1 및 제3 샘플/홀드 회로가 샘플링하는 동안 상기 제2 및 제4 샘플/홀드 회로가 홀딩하고,
    상기 제1 및 제3 샘플/홀드 회로가 홀딩하는 동안 상기 제2 및 제4 샘플/홀드 회로가 샘플링하는 표시 장치.
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