KR100743621B1 - Sense amplifier using low power - Google Patents

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Abstract

본 발명은 감지증폭기에 관한 것으로, 감지증폭기에서 소모되는 전류의 양을 줄일 수 있는 저 전력용 감지 증폭기에 관한 것이다.The present invention relates to a sense amplifier, and more particularly, to a low-power sense amplifier capable of reducing the amount of current consumed in a sense amplifier.

이를 위한 본 발명의 저 전력용 감지증폭기는 커런트 미러형 구조를 갖는 제1 및 제2 감지증폭부와 상기 제1 및 제2 감지증폭부의 출력신호를 수신하여 감지 증폭된 신호를 출력하는 제3 감지증폭부를 포함하는 반도체 메모리 장치의 감지증폭기에 있어서, 상기 제1 및 제2 감지증폭부를 구동하는 인에이블 신호와 상기 제3 감지증폭부의 출력신호를 수신하여 상기 제1 및 제2 감지증폭부의 동작을 제어하는 자동감지부를 포함하는 것을 특징으로 한다.To this end, the low-power sense amplifier of the present invention includes first and second sense amplifiers having a current mirror type structure, a third sense amplifier for receiving the output signals of the first and second sense amplifiers, The sense amplifier of the semiconductor memory device according to claim 1, further comprising: an enable signal for driving the first and second sense amplifiers and an output signal of the third sense amplifier, And an automatic sensing unit for controlling the automatic sensing unit.

Description

저 전력용 감지증폭기{SENSE AMPLIFIER USING LOW POWER}SENSE AMPLIFIER USING LOW POWER}

도 1은 종래기술에 따른 감지증폭기의 회로도.1 is a circuit diagram of a conventional sense amplifier;

도 2는 본 발명에 의한 저 전력용 감지증폭기의 회로도.2 is a circuit diagram of a sense amplifier for low power according to the present invention.

도 3은 도 2에 도시된 저 전력용 감지증폭기의 동작타이밍도.3 is an operation timing diagram of the sense amplifier for low power shown in FIG.

* 도면의 주요 부분에 대한 부호 설명 *Description of the Related Art [0002]

21 : 제1 감지증폭부 23 : 제2 감지증폭부21: first sense amplifier section 23: second sense amplifier section

40 : 제2 증폭부 50, 52 : 프리차아지 및 이퀄라이즈 회로부40: second amplifying unit 50, 52: precharging and equalizing circuit unit

60 : 출력 데이타 버퍼부 100 : 자동감지부60: output data buffer unit 100: automatic sensing unit

본 발명은 반도체 메모리 장치의 감지증폭기에 관한 것으로, 보다 구체적으로는 감지증폭기에서 소모되는 전류의 양을 줄일 수 있는 저 전력용 감지증폭기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier of a semiconductor memory device, and more particularly, to a low power sense amplifier capable of reducing the amount of current consumed in a sense amplifier.

일반적으로, 감지증폭기는 셀 어레이(cell array)에 저장되어 있는 미세한 데이타 신호가 비트 라인 및 비트바 라인(또는 데이타 라인 및 데이타바 라인)에 각각 실리게 되면 이를 감지·증폭한 후에 데이타 출력버퍼로 전달하기 위한 회로 로서, 셀에서 전달된 데이타의 작은 전위차를 정확히 감지하여 단시간 내에 증폭하여 다음 회로로 전달해 주도록 설계된다.In general, a sense amplifier detects and amplifies a fine data signal stored in a cell array when the data signal is embedded in a bit line and a bit bar line (or a data line and a data bar line), respectively, It is designed to accurately sense a small potential difference of data transmitted from a cell, amplify it in a short time, and transmit it to the next circuit.

참고로, 반도체 메모리의 셀에 저장된 데이타가 밖으로 독출되는 과정을 살펴보면, 먼저 로오 어드레스가 입력되면 이 어드레스에 해당하는 워드 라인이 액티브되고 일정한 시간후에 비트라인 감지증폭기가 동작하여 액티브된 워드 라인의 셀 데이터를 래치(latch) 시킨다.(이 시간이 로오 액티브 시간(tRCD)). 이후 컬럼 어드레스가 입력되면 그중 선택된 비트 라인 감지증폭기의 정보를 데이터 라인을 통해서 데이터라인 센스앰프로 보내 증폭한 후 데이타 출력 버퍼쪽으로 전송하게 된다. When the data stored in the cell of the semiconductor memory is read out, the word line corresponding to the address is first activated and the bit line sense amplifier operates after a predetermined time, Latch the data (this time is the ROO Active time (tRCD)). After the column address is input, information of the selected bit line sense amplifier is amplified by the data line sense amplifier through the data line, and then transmitted to the data output buffer.

그러면 첨부 도면을 참조하여 종래의 감지증폭기의 동작 및 구성에 대해 설명한다.The operation and configuration of the conventional sense amplifier will now be described with reference to the accompanying drawings.

도 1은 종래의 감지 증폭기의 회로도로서, 커런트 미러형 구조를 갖는 제1 및 제2 감지증폭부(11)(12)와 제1 및 제2 감지증폭부(11)(12)의 출력신호(sa1, sa1b)를 수신하여 감지 증폭된 신호를 출력하는 제3 감지증폭부(14)를 구비한다.FIG. 1 is a circuit diagram of a conventional sense amplifier. FIG. 1 is a circuit diagram of a conventional sense amplifier. The first and second sense amplifiers 11 and 12 and the first and second sense amplifiers 11 and 12 and a third sense amplifier unit 14 receiving the amplified signals and outputting the amplified signals.

이에 대한 동작은 감지 증폭기의 인에이블 신호(pse1)가 '하이'로 인가되면, 제 1 및 제2 감지증폭부(11, 12)의 커런트 소오스 역할을 하는 제3 NMOS 트랜지스터(N3)가 턴온되어 상기 제1 및 제2 감지증폭부(11, 12)를 동작시키게 된다. 제1 및 제2 감지증폭부(11, 12)는 메모리 셀로부터 전송된 미세한 데이타 신호(db, dbb)를 감지한 후 이를 차동 증폭한 신호(sa1, sa1b)를 각각 출력한다.When the enable signal pse1 of the sense amplifier is high, the third NMOS transistor N3 serving as a current source of the first and second sense amplifiers 11 and 12 is turned on The first and second sense amplifiers 11 and 12 are operated. The first and second sense amplifiers 11 and 12 sense the fine data signals db and dbb transmitted from the memory cell and output the differential amplified signals sa1 and sa1b, respectively.

그 후, 제3 감지증폭부(13)는 상기 제1 및 제2 감지증폭부(11, 12)에서 증폭 된 출력 신호(sa1, sa1b)를 입력으로 하여 또 한번의 증폭된 신호(sa2, sa2b)를 데이터 출력 버퍼부(15)쪽으로 출력하고, 데이타 출력 버퍼부(15)의 인에이블 신호(pso)가 입력되면 상기 증폭된 신호(sa2, sa2b)가 데이타 출력 버퍼부(15)를 통해 데이타 패드(미도시)로 출력된다.Thereafter, the third sense amplifier unit 13 receives the amplified signals sa1 and sa1b amplified by the first and second sense amplifiers 11 and 12 and outputs the amplified signals sa2 and sa2b To the data output buffer unit 15. When the enable signal pso of the data output buffer unit 15 is input, the amplified signals sa2 and sa2b are supplied to the data output buffer unit 15 via the data output buffer unit 15. [ And output to a pad (not shown).

도면에서 도시된 프리차지 및 이퀄라이즈 회로부(14)는 제1, 제2 감지증폭부(11, 12) 및 제3 감지증폭부(13)가 동작하지 않는 대기 상태시, 감지증폭기의 인에이블 신호(pse1, pse2)가 '로우'로 전이되면 동작하여 상기 제1 및 제2 감지증폭부(11, 12)의 출력 노드를 전원전압(Vcc)으로 프리차지 및 이퀄라이징 시키게 된다.The precharge and equalization circuit unit 14 shown in the figure is a circuit in which when the first and second sense amplifier units 11 and 12 and the third sense amplifier unit 13 are in a standby state, the output nodes of the first and second sense amplifier units 11 and 12 are precharged and equalized to the power supply voltage Vcc when the first and second sense amplifiers pse1 and pse2 transition to 'low'.

그러나, 커런트 미러형 구조의 제1, 제2 감지증폭부(11)(12)는 잡음 면역성은 우수하나 감지증폭부(11)(12)의 인에이블 신호(pse1)가 활성화 되어 있는 경우 계속해서 전류가 소모되는 전류 패스(pass)가 존재한다. 이에따라 전류 소모가 증가하여 저전압용 회로에 적용하는데 문제점이 있다.However, if the first and second sense amplifiers 11 and 12 of the current mirror type structure are excellent in noise immunity but the enable signal pse1 of the sense amplifiers 11 and 12 is active, There is a current path that consumes current. As a result, current consumption is increased, which is problematic in application to a low voltage circuit.

따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은 커런트 미러형 감지증폭부를 제어할 수 있는 자동감지부를 구비하여 전류 소모를 줄일 수 있는 저 전력용 감지증폭기를 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a low-power sense amplifier having an automatic sensing unit capable of controlling a current mirror type sense amplifier unit to reduce current consumption.

상기 목적 달성을 위한 본 발명의 저 전력용 감지증폭기는, 커런트 미러형 구조를 갖는 제1 및 제2 감지증폭부와 상기 제1 및 제2 감지증폭부의 출력신호를 수신하여 감지 증폭된 신호를 출력하는 제3 감지증폭부를 포함하는 반도체 메모리 장치의 감지증폭기에 있어서, 상기 제1 및 제2 감지증폭부를 구동하는 인에이블 신호와 상기 제3 감지증폭부의 출력신호를 수신하여 상기 제1 및 제2 감지증폭부의 동작을 제어하는 자동감지부를 포함하는 반도체 메모리 장치의 저 전력용 감지증폭기를 제공하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a low-power sense amplifier comprising: first and second sense amplifiers having a current mirror structure; and a second sense amplifier for receiving output signals of the first and second sense amplifiers, And a third sense amplifying part for receiving the enable signal for driving the first and second sense amplifying parts and the output signal of the third sense amplifying part, And an automatic sensing section for controlling the operation of the amplifying section.

이때, 상기 자동감지부는 상기 제3 감지증폭부의 제1 출력신호(sa2)를 반전하는 제1 인버터와, 상기 제1 인버터의 출력신호 및 상기 제3 감지증폭부의 제2 출력신호(sa2)를 입력으로 하는 제1 낸드 게이트와, 상기 제3 감지증폭부의 제2 출력신호(sa2)를 반전하는 제2 인버터와, 상기 제2 인버터의 출력신호 및 상기 제3 감지증폭부의 제1 출력신호(sa1)를 입력으로 하는 제2 낸드 게이트와, 상기 제1 낸드 게이트 및 제2 낸드 게이트의 출력신호를 입력으로 하는 제3 낸드 게이트와, 상기 제3 낸드 게이트의 출력신호를 반전하는 제3 인버터와, 상기 제3 인버터의 출력신호와 상기 제1, 제2 감지증폭부를 구동시키는 인에이블 신호(pse1)를 입력으로 하는 제4 낸드 게이트 및 상기 제4 낸드 게이트의 출력신호를 반전하는 제4 인버터를 포함하는 것을 특징으로 한다.The automatic sensing unit may include a first inverter for inverting a first output signal sa2 of the third sense amplifier unit, a second inverter for inverting an output signal of the first inverter and a second output signal sa2 of the third sense amplifier unit A second inverter for inverting a second output signal sa2 of the third sense amplifier unit; a second inverter for inverting an output signal of the second inverter and a first output signal sa1 of the third sense amplifier unit, A third inverter for inverting an output signal of the third NAND gate, a third inverter for inverting the output signal of the third NAND gate, and a third inverter for inverting the output signal of the third NAND gate, A fourth inverter for receiving the output signal of the third inverter and an enable signal pse1 for driving the first and second sense amplifiers, and a fourth inverter for inverting the output signal of the fourth NAND gate .

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 저 전력용 감지증폭기의 회로도이고, 도 3은 본 발명의 실시예에 따른 저 전력용 감지증폭기의 동작타이밍도이다.FIG. 2 is a circuit diagram of a low-power sense amplifier according to an embodiment of the present invention, and FIG. 3 is an operation timing diagram of a low-power sense amplifier according to an embodiment of the present invention.

먼저, 도 2에 도시된 바와같이, 저 전력용 감지증폭기는 커런트 미러형 구조 를 갖는 제1 및 제2 감지증폭부(21)(23)와, 제1 및 제2 감지증폭부(21)(23)의 출력신호(sa1, sa1b)를 수신하여 감지 증폭된 신호를 출력하는 제3 감지증폭부(40)와, 제1 및 제2 감지증폭부(21)(23) 디스에이블될 때 그 출력노드를 전원전압 레벨로 프리차아지 및 이퀄라이징 시키는 프리차아지-이퀄라이즈 회로부(50)와, 제3 감지증폭부(40)가 디스에이블될 때 그 출력노드를 전원전압레벨로 프리차아지 및 이퀄러아징 시키는 프리차아지-이퀄라이즈 회로부(52)와, 제3 감지증폭부(40)의 출력신호(sa2, sa2b)를 외부 데이타 패드로 전달하는 데이타 출력버퍼부(60)를 포함하며, 상기 제3 감지증폭부(40)의 출력신호와 제1 및 제2 감지증폭부(21)(23)의 활성화 신호(pse1)를 수신하여 제1 및 제2 감지증폭부(21)(23)를 제어하는 자동감지부(100)를 구비한다.2, the low-power sense amplifier includes first and second sense amplifiers 21 and 23 having a current mirror structure, first and second sense amplifiers 21 and 22, A third sense amplifier unit 40 receiving the output signals sa1 and sa1b of the first and second sense amplifiers 21 and 23 and outputting a sense amplified signal; A precharging-equalizing circuit unit 50 for precharging and equalizing nodes to a power supply voltage level, and a precharging / equalizing circuit unit 50 for, when the third sensing amplifying unit 40 is disabled, And a data output buffer unit 60 for transmitting the output signals sa2 and sa2b of the third sense amplifier unit 40 to an external data pad, The first and second sensing amplifying units 21 and 23 receive the output signal of the third sensing amplifying unit 40 and the activation signal pse1 of the first and second sensing amplifying units 21 and 23, And an automatic sensing unit (100) for controlling the sensing unit (23).

제1 감지증폭부(21)는 제어신호(pse1_cut)에 의해 접지전압으로 커런트 경로를 형성시켜 주는 NMOS 트랜지스터(N3)와, 전원전압을 공급하는 커런트 미러형 구조이 PMOS 트랜지스터(P1)(P2)와, 상기 PMOS 트랜지스터(P1)(P2)와 NMOS 트랜지스터(N3) 사이에 접속되며 데이타 버스 신호(db)(dbb)를 수신하는 NMOS 트랜지스터(N1)(N2)로 구성된다. 또한, 제2 감지증폭부(23)는 상기 제1 감지증폭부(21)와 마찬가지로, 상기 제어신호(pse1_cut)에 의해 접지전압으로 커런트 경로를 형성시켜 주는 NMOS 트랜지스터(N3)를 포함하며, 전원전압을 공급하는 커런트 미러형 구조이 PMOS 트랜지스터(P3)(P4)와, 상기 PMOS 트랜지스터(P3)(P4)와 NMOS 트랜지스터(N3) 사이에 접속되며 데이타 버스 신호(db)(dbb)를 수신하는 NMOS 트랜지스터(N4)(N5)로 구성된다. The first sense amplifier unit 21 includes an NMOS transistor N3 for forming a current path with a ground voltage by a control signal pse1_cut and a current mirror type PMOS transistor P1 and P2 for supplying a power source voltage. And NMOS transistors N1 and N2 connected between the PMOS transistors P1 and P2 and the NMOS transistor N3 and receiving the data bus signal db dbb. The second sense amplifier unit 23 includes an NMOS transistor N3 for forming a current path to the ground voltage by the control signal pse1_cut in the same manner as the first sense amplifier unit 21, The NMOS transistor P3 is connected between the PMOS transistors P3 and P4 and the NMOS transistor N3 and receives a data bus signal db dbb. And a transistor N4 (N5).                     

제3 감지증폭부(40)는 활성화 신호(pse2)에 의해 접지전압으로 커런트 경로를 형성시켜 주는 NMOS 트랜지스터(N6)와, 전원전압을 공급하는 크로스 커플형 구조의 PMOS 트랜지스터(P5)(P6)와, 상기 PMOS 트랜지스터(P5)(P6)와 상기 NMOS 트랜지스터(N6) 사이에 접속되고 상기 제1 및 제2 감지증폭부(21)(23)의 출력신호(sa1)(sa1b)를 수신하는 NMOS 트랜지스터(N7)(N8)로 구성된다.The third sense amplifier unit 40 includes an NMOS transistor N6 for forming a current path to the ground voltage by the activation signal pse2 and PMOS transistors P5 and P6 for cross- And an NMOS transistor connected between the PMOS transistors P5 and P6 and the NMOS transistor N6 and receiving the output signal sa1 and sa1b of the first and second sense amplifiers 21 and 23, And a transistor N7 (N8).

또한, 프리차아지-이퀄라이즈 회로부(50)는 인에이블 신호(eq)에 의해 상기 제1 및 제2 감지증폭부(21)(23)의 출력노드를 프리차아지 및 이퀄라이징시키는 제7, 제8, 제9 PMOS 트랜지스터(P7)(P8)(P9)를 구비한다.In addition, the precharging-equalizing circuit 50 includes seventh, eighth and eighth transistors for precharging and equalizing the output nodes of the first and second sense amplifiers 21 and 23 by an enable signal eq. 8, and a ninth PMOS transistor P7 (P8) and P9.

또한, 프리차아지-이퀄라이즈 회로부(52)는 인에이블 신호(eq)에 의해 상기 제3 감지증폭부(40)의 출력노드를 프리차아지 및 이퀄라이징시키는 제11, 제12, 제13 PMOS 트랜지스터(P11)(P12)(P13)를 구비한다.The 13th, 12th, and 13th PMOS transistors for precharging and equalizing the output node of the third sense amplifier section 40 by an enable signal eq are connected to the precharging- (P11) and P12 (P13).

출력버퍼부(60)는 제3 감지증폭부(40)의 출력신호(sa2, sa2b)와 출력버퍼 인에이블 신호(pso)를 각각 2 입력으로 하는 제1, 제2 낸드게이트(NAND1)(NAND2)와 제2 낸드게이트의 출력신호를 반전하는 인버터(INV)와, 제1 낸드게이트(NAND1)의 출력신호에 의해 출력단자(sjout)로 전원전압을 전송하는 풀-업 드라이버(P10)와, 상기 인버터(INV)의 출력신호에 의해 출력단자(sjout)를 접지전압으로 방전시키는 풀-다운 드라이버(N9)로 구성된다.The output buffer unit 60 includes first and second NAND gates NAND1 and NAND2 having two inputs of the output signals sa2 and sa2b of the third sense amplifier unit 40 and an output buffer enable signal pso, An inverter INV for inverting the output signal of the second NAND gate and a pull-up driver P10 for transferring a power supply voltage to the output terminal sjout by an output signal of the first NAND gate NAND1, And a pull-down driver N9 for discharging the output terminal sjout to the ground voltage by the output signal of the inverter INV.

한편, 본 발명의 실시예에 따른 자동 감지부(100)는 제3 감지증폭부(40)의 제1 출력신호(sa2)를 반전하는 제1 인버터와(70), 제1 인버터(70)의 출력신호 및 제3 감지증폭부(40)의 제2 출력신호(sa2b)를 입력으로 하는 제1 낸드 게이트(72)를 포함한다.The automatic sensing unit 100 includes a first inverter 70 for inverting the first output signal sa2 of the third sense amplifier unit 40 and a second inverter 70 for inverting the first output signal sa2 of the first inverter 70 And a first NAND gate 72 receiving an output signal and a second output signal sa2b of the third sense amplifier unit 40 as inputs.

또한, 제3 감지증폭부(40)의 제2 출력신호(sa2b)를 반전하는 제2 인버터(74)와, 제2 인버터(74)의 출력신호 및 제3 감지증폭부(40)의 제1 출력신호(sa2)를 입력으로 하는 제2 낸드 게이트(75)를 포함한다. A second inverter 74 for inverting the second output signal sa2b of the third sense amplifier unit 40 and a second inverter 74 for inverting the output signal of the second inverter 74 and the first output signal sa2b of the third sense amplifier unit 40, And a second NAND gate 75 receiving the output signal sa2 as an input.

다음, 상기와 같이 구성된 제1 낸드 게이트(72) 및 제2 낸드 게이트(75)의 출력신호를 입력으로 하는 제3 낸드 게이트(76)와, 제3 낸드 게이트(76)의 출력신호를 반전하는 제3 인버터(77)와, 제3 인버터(77)의 출력신호와 제1, 제2 감지증폭부(21)(23)의 인에이블(pse1) 신호를 입력으로 하는 제4 낸드 게이트(78) 및 제4 낸드 게이트(78)의 출력신호를 반전하는 제4 인버터(79)를 포함하여 구성한다. The third NAND gate 76 receives the output signals of the first NAND gate 72 and the second NAND gate 75 constructed as described above and the third NAND gate 76 inverts the output signal of the third NAND gate 76 A fourth inverter 76 for receiving the output signal of the third inverter 77 and the enable signal pse1 of the first and second sense amplifiers 21 and 23, And a fourth inverter (79) for inverting the output signal of the fourth NAND gate (78).

이와같이 구성되는 자동감지부(100)는, 제4 인버터(79)의 출력신호 (pse1_cut)가 제1 및 제2 감지증폭부(21, 23)의 커런트 소오스 역할을 하는 제3 NMOS 트랜지스터(N3)의 게이트 단자에 접속된다.The automatic sensing unit 100 configured as described above is configured such that the output signal pse1_cut of the fourth inverter 79 is supplied to the third NMOS transistor N3 serving as the current source of the first and second sense amplifier units 21 and 23, As shown in FIG.

이러한 자동감지부(100)는 인에이블 신호(pse1)가 수신되면 제1 및 제2 감지증폭부(21)(23)가 동작된 다음 제3 감지증폭부(40)의 출력신호(sa2)(sa2b)가 수신되면, 제1 및 제2 감지증폭부(210(23)의 동작을 디스에이블 시키는 신호를 발생한다.When the enable signal pse1 is received, the automatic sensing unit 100 outputs the output signal sa2 of the third sense amplifier unit 40 after the first and second sense amplifiers 21 and 23 are operated. and generates a signal for disabling the operations of the first and second sense amplifier units 210 and 23 when the first and second sense amplifiers 210 and 23 are received.

상기 구성을 갖는 본 발명의 저 전력용 감지증폭기의 동작을 도 3에 도시된 동작 타이밍도를 참조하여 상세히 설명하기로 한다.The operation of the low-power sense amplifier of the present invention having the above-described configuration will be described in detail with reference to an operation timing diagram shown in FIG.

제1, 제2 감지증폭부(21)(23) 및 제3 감지증폭부(40)가 동작하기 전에는 프리차아지 및 이퀄라이즈 회로부(50)(52)에 의해 제3 감지증폭부(40)의 제1 출력신 호(sa2) 및 제2 출력신호(sa2b)는 전원전압레벨로 프리차아지된 상태이다. 그리고, 제1, 제2 감지증폭부(21)(23)를 구동시키는 인에이블 신호(pse1)는 '로우' 상태를 가지므로 자동감지부(100)에 의해 NMOS 트랜지스터(N3)는 턴 오프된다. 따라서 제1, 제2 감지증폭부(21)(23)는 동작하지 않는다.Before the first and second sensing amplifying units 21 and 23 and the third sensing and amplifying unit 40 operate, the third sensing and amplifying unit 40 is precharged and equalized by the precharging and equalizing circuit units 50 and 52, The first output signal sa2 and the second output signal sa2b are precharged to the power supply voltage level. Since the enable signal pse1 for driving the first and second sense amplifiers 21 and 23 has a low state, the NMOS transistor N3 is turned off by the automatic sensing unit 100 . Therefore, the first and second sense amplifiers 21 and 23 do not operate.

그 후, 도시된 바와같이 제1, 제2 감지증폭부(21)(23)에 미세한 전압차를 갖는 데이타 입력신호(db, dbb)가 입력되고 인에이블 신호(pse1)가 '로우'에서 '하이'로 천이되면 제1, 제2 감지증폭부(21)(23)가 동작된다. 이때, 제1, 제2 감지증폭부(21)(23)의 출력신호(sa1)(sa1b)의 전압 차가 5 ~ 6배 정도로 증폭이 완료되는 시점에서 제3 감지증폭부(40)의 인에이블 신호(pse2)가 '로우'에서 '하이'레벨로 천이되어 상기 제1, 제2 감지증폭부(21)(23)로부터 수신된 신호(sa1)(sa1b)를 전원전압 및 접지전압으로 증폭시켜 출력하게 된다.Thereafter, data input signals db and dbb having fine voltage differences are input to the first and second sense amplifiers 21 and 23 and the enable signal pse1 is changed from 'low' to ' High ', the first and second sense amplifiers 21 and 23 are operated. At this time, when the voltage difference between the output signals sa1 and sa1b of the first and second sense amplifying units 21 and 23 is about 5 to 6 times the amplification, the enable of the third sense amplifier unit 40 The signal pse2 transitions from the low level to the high level to amplify the signal sa1 received from the first and second sense amplifiers 21 and 23 to the power supply voltage and the ground voltage .

이때, 제3 감지증폭부(40)에 의해 감지증폭된 출력신호(sa2)(sa2b)가 자동감지부(100)에 입력되면, 일정시간 경과 후, 자동감지부(100)의 출력신호(pse1_cut)가 '하이'레벨에서 '로우'레벨로 천이하여 자동적으로 제1, 제2 감지증폭부(21)(23)를 디스에이블시킨다. 따라서, △t 만큼의 시간동안 전류 소모를 줄일 수 있다.At this time, when the output signal sa2 (sa2b) sensed and amplified by the third sense amplifier unit 40 is input to the automatic sensing unit 100, the output signal pse1_cut of the automatic sensing unit 100 ) Is shifted from the high level to the low level to automatically disable the first and second sense amplifiers 21 and 23. Therefore, the current consumption can be reduced for a time of [Delta] t.

상술한 본 발명의 저 전력용 감지증폭기에 의하면, 제1, 제2 감지증폭부(21)(23)의 출력신호를 입력으로 하면서 그 신호를 감지, 증폭하는 제3 감지증폭부(40)의 신호 출력시 제1, 제2 감지증폭부(21)(23)의 인에이블 동작을 제 어할 수 있는 자동감지부(100)을 구성함으로써, 커런트 미러형의 제1, 제2 감지증폭부에서 소모되는 전류를 줄일 수 있다. According to the low-power sense amplifier of the present invention, the third sense amplifier unit 40 for sensing and amplifying an output signal of the first and second sense amplifier units 21 and 23 while receiving the signal The automatic sensing unit 100 configured to control the enable operation of the first and second sensing amplifying units 21 and 23 at the time of signal output allows the first and second sensing and amplifying units of the current mirror type to consume Current can be reduced.

따라서 저전압용 메모리 소자에 채용될 경우 제품의 경쟁력을 높일 수 있는 효과가 있다.Accordingly, when the memory device is used in a low-voltage memory device, it is possible to enhance the competitiveness of the product.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.

Claims (3)

커런트 미러형 구조를 갖는 제1 및 제2 감지증폭부와, 상기 제1 및 제2 감지증폭부의 출력신호를 수신하여 감지 증폭된 신호를 출력하는 제3 감지증폭부를 포함하는 반도체 메모리 장치의 감지증폭기에 있어서,And a third sense amplifier unit receiving the output signals of the first and second sense amplifier units and outputting a sense amplified signal, wherein the first and second sense amplifier units each have a current mirror type structure, In this case, 상기 제3 감지증폭부의 제1 출력신호(sa2)를 반전하는 제1 인버터와, A first inverter for inverting the first output signal sa2 of the third sense amplifier unit, 상기 제1 인버터의 출력신호 및 상기 제3 감지증폭부의 제2 출력신호(sa2b)를 입력으로 하는 제1 낸드 게이트와, A first NAND gate receiving an output signal of the first inverter and a second output signal sa2b of the third sense amplifier section, 상기 제3 감지증폭부의 제2 출력신호(sa2b)를 반전하는 제2 인버터와, 상기 제2 인버터의 출력신호 및 상기 제3 감지증폭부의 제1 출력신호(sa1)를 입력으로 하는 제2 낸드 게이트와,A second inverter for inverting the second output signal sa2b of the third sense amplifier unit; a second NAND gate for receiving the output signal of the second inverter and the first output signal sa1 of the third sense amplifier unit, Wow, 상기 제1 낸드 게이트 및 제2 낸드 게이트의 출력신호를 입력으로 하는 제3 낸드 게이트와,A third NAND gate having an output signal of the first NAND gate and a second NAND gate as inputs, 상기 제3 낸드 게이트의 출력신호를 반전하는 제3 인버터와,A third inverter for inverting the output signal of the third NAND gate, 상기 제3 인버터의 출력신호와 상기 제1, 제2 감지증폭부를 구동시키는 인에이블 신호(pse1)를 입력으로 하는 제4 낸드 게이트 및,A fourth NAND gate receiving an output signal of the third inverter and an enable signal pse1 for driving the first and second sense amplifiers, 상기 제4 낸드 게이트의 출력신호를 반전하는 제4 인버터를 포함하고, 상기 제1 및 제2 감지증폭부의 동작을 제어하는 자동감지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 저 전력용 감지증폭기.And a fourth inverter for inverting an output signal of the fourth NAND gate and controlling an operation of the first and second sense amplifier units. 제 1항에 있어서,The method according to claim 1, 상기 자동감지부는 상기 인에이블 신호가 수신되면, 상기 제1 및 제2 감지증폭부를 동작시키고, 상기 제3 감지증폭부의 출력신호가 수신되면 상기 제1 및 제2 감지증폭부의 동작을 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 저 전력용 감지증폭기.The automatic sensing unit operates the first and second sensing amplifying units when the enable signal is received and disables the operations of the first and second sensing amplifying units when the output signal of the third sensing amplifying unit is received A sense amplifier for low power in a semiconductor memory device. 삭제delete
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