KR100732287B1 - A semiconductor memory device driver by a packet command - Google Patents

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Abstract

본 발명은 멀티뱅크 방식을 채용한 패킷 명령어 구동형 반도체 메모리 장치에 관한 것으로서, 글로벌 칼럼 디코더 출력라인과 패스 트랜지스터 게이트단자 사이에 패스 트랜지스터를 제어할 수 있는 수단을 구비하여, 비선택뱅크의 비트라인에서 로우컬 데이터 버스라인으로 흐르는 커런트 패스를 차단시켜 전체적인 전력소모를 방지하는 효과를 갖는다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a packet command driven semiconductor memory device employing a multi-bank method, comprising a means for controlling a pass transistor between a global column decoder output line and a pass transistor gate terminal. This cuts off the current path through the local data busline to prevents overall power consumption.

Description

패킷 명령어 구동형 반도체 메모리 장치{A semiconductor memory device driver by a packet command} A semiconductor memory device driver by a packet command

도 1은 멀티뱅크 방식을 채용한 종래에 따른 반도체 메모리 장치의 데이터 칼럼 패스의 회로도.1 is a circuit diagram of a data column path of a conventional semiconductor memory device employing a multi-bank method.

도 2는 멀티뱅크 방식을 채용한 본 발명에 따른 패킷 명령어 구동형 반도체 메모리 장치의 데이터 칼럼 패스의 회로도.2 is a circuit diagram of a data column path of a packet command driven semiconductor memory device according to the present invention employing a multi-bank method.

도 3은 본 발명에 따른 적용예의 회로도.3 is a circuit diagram of an application example according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 패스 트랜지스터 20 : 패스 트랜지스터 제어부10: pass transistor 20: pass transistor control unit

본 발명은 패킷 명령어 구동형 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 글로벌 칼럼 디코딩신호에 동시에 구동되는 멀티뱅크 방식에서 리드동작시 비선택 뱅크로부터 발생되는 전력소모를 방지한 패킷 명령어 구동형 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a packet command driven semiconductor memory device, and more particularly, to a packet command driven semiconductor memory which prevents power consumption generated from an unselected bank during a read operation in a multi-bank method simultaneously driven by a global column decoding signal. Relates to a device.

패킷 명령어 구동형 메모리로서, 특히 램버스 디램은 데이터의 고속 입/출력 을 위해 멀티 뱅크(8개, 16개 ···) 구조를 채택하고 있다.As a packet instruction-driven memory, in particular, Rambus DRAMs adopt a multi-bank (8, 16) structure for high-speed input / output of data.

이와같은 구조에서 일반적으로 글로벌 칼럼 디코더는 하나의 비트라인쌍과 하나의 로우컬 데이터 버스라인쌍을 연결하는 패스 트랜지스터(10)를 구동하는 신호로써, 멀티뱅크 방식에 있어서는 도 1에 도시된 바와같이 모든 뱅크에 동시에 인가되어 패스 트랜지스터(10)를 구동한다.In such a structure, a global column decoder is a signal for driving the pass transistor 10 connecting one bit line pair and one local data bus line pair. In the multi-bank method, as shown in FIG. It is applied to all banks simultaneously to drive the pass transistor 10.

이때 선택뱅크와 비선택뱅크에서의 동작은 구분이 되는데, 종래의 방식에서는 위에서 언급한 바와같이 글로벌 칼럼 디코더 신호가 모든 뱅크에 동시에 인가되어 패스 트랜지스터(10)를 구동하는 관계로, 비선택뱅크의 비트라인쌍과 로우컬 데이터 버스라인쌍이 턴온된 패스 트랜지스터(10)를 통해 상호 연결된다.At this time, the operation of the selected bank and the non-selected bank is distinguished. In the conventional method, as described above, the global column decoder signal is simultaneously applied to all banks to drive the pass transistor 10. The bit line pair and the local data bus line pair are interconnected through the turned on pass transistor 10.

따라서, 프리차지 상태로 존재하는 상기 비트라인쌍과 로우컬 데이터 버스라인쌍의 전압차에 의해 원하지 않는 전력소모가 발생된다.Accordingly, unwanted power consumption is caused by the voltage difference between the bit line pair and the local data bus line pair that exist in the precharge state.

즉, 로우컬 데이터 버스라인은 Vdd/2의 전압이, 비트라인은 Vdd 또는 Vss의 전압이 각각 프리차지되어 있어 워드라인 구동시 비트라인으로부터 로우컬 데이터 버스라인으로 커런트 패스가 존재하여 비선택뱅크에서 불필요한 전력소모가 발생된다.In other words, the local data bus line is pre-charged with a voltage of Vdd / 2 and the bit line is precharged with a voltage of Vdd or Vss.Therefore, there is a current path from the bit line to the local data bus line when the word line is driven. Unnecessary power consumption occurs at.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 멀티뱅크 방식에서 뱅크선택 신호에 의해 비선택뱅크의 패스 트랜지스터를 제어할 수 있는 수단을 패스 트랜지스터 게이트단과 글로벌 칼럼 디코더의 출력라인 사이에 구비하여 리드동작시 비선택뱅크의 패스 트랜지스터를 차단함으로써 불필요한 전력 소모를 방지하기 위한 패킷 명령어 구동형 반도체 메모리 장치를 제공함에 그 목적이 있다.The present invention has been made to solve the above-mentioned problems of the prior art, and means for controlling a pass transistor of an unselected bank by a bank selection signal in a multi-bank method is provided between a pass transistor gate stage and an output line of a global column decoder. It is an object of the present invention to provide a packet instruction driving type semiconductor memory device for preventing unnecessary power consumption by blocking pass transistors of an unselected bank during a read operation.

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상기한 목적 달성을 위한 본 발명에 따른 패킷 명령어 구동형 반도체 메모리 장치는, 복수개의 기억소자로 이루어지는 메모리 셀 어레이와, 워드라인의 구동시 비트라인을 통해 전달된 메모리 셀 어레이의 저장 데이터를 센싱 및 증폭하는 비트라인 센스앰프와, 비트라인 센스앰프의 증폭 데이터를 리드동작시 로우컬 데이터 버스라인으로 전달하는 패스 트랜지스터를 제어하는 글로벌 칼럼 디코더 신호를 출력하는 글로벌 칼럼 디코더와, 로우컬 데이터 버스라인에 접속된 글로벌 데이터 버스라인을 통해 전달된 증폭 데이터를 재차 증폭하여 데이터 출력버퍼로 출력하는 데이터 버스 센스앰프, 및 뱅크선택 신호에 따라 제어되어 선택된 뱅크의 패스 트랜지스터를 턴온시키고 선택되지 않는 뱅크의 패스 트랜지스터를 턴오프시켜 비선택 뱅크에서의 커런트 패스를 제어하고, 글로벌 칼럼 디코더 출력라인과 패스 트랜지스터 게이트 단자 사이에 구비된 패스 트랜지스터 제어수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 멀티뱅크 방식을 채용한 본 발명에 따른 패킷 명령어 구동형 반도체 메모리 장치의 데이터 칼럼 패스의 회로도로, 그 구성상의 특징은 비트라인과 로우컬 데이터 버스라인을 연결하는 패스 트랜지스터(10)의 게이트단자와 글로벌 칼럼 디코더 출력라인 사이에 뱅크선택 신호(BK)의 제어를 받는 패스 트랜지스터 제어부(20)를 구비하여 비선택뱅크의 패스 트랜지스터(10)를 제어함에 있다.According to an exemplary embodiment of the present invention, a packet command-driven semiconductor memory device includes a memory cell array including a plurality of memory elements, and sensing data stored in a memory cell array transferred through a bit line when a word line is driven. A global column decoder that outputs a bit line sense amplifier for amplifying, a global column decoder signal for controlling a pass transistor that transfers the amplified data of the bit line sense amplifier to the local data bus line during a read operation, and a local column decoder for the local data bus line. A data bus sense amplifier that amplifies the amplified data transmitted through the connected global data bus line and outputs the amplified data to the data output buffer; To turn off the Controlling the parent path, and it characterized in that it comprises a pass transistor, the control means provided between the global column decoder output line and the pass transistor gate terminal.
The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 2 is a circuit diagram of a data column path of a packet command-driven semiconductor memory device in accordance with the present invention employing a multi-bank method. The pass transistor controller 20 which is controlled by the bank select signal BK is provided between the gate terminal and the global column decoder output line to control the pass transistor 10 of the unselected bank.

즉, 패스 트랜지스터 제어부(20)는 게이트로 뱅크선택 신호(BK)가 인가되고 글로벌 칼럼 디코더 출력라인 GCD과 패스 트랜지스터(10)의 게이트 단자 사이에 연결되는 엔모스형 트랜지스터와, 상기 패스 트랜지스터(10)의 게이트 단자와 접지단 사이에 연결되며 게이트 단자가 비트라인 프리차지 전압 VBLP의 인가단에 접속되는 엔모스형 트랜지스터를 구비한다.That is, the pass transistor control unit 20 is an NMOS transistor connected to a gate selection signal BK as a gate and connected between a global column decoder output line GCD and a gate terminal of the pass transistor 10, and the pass transistor 10. The NMOS transistor is connected between the gate terminal and the ground terminal and the gate terminal is connected to the application terminal of the bit line precharge voltage VBLP.

이와같은 구성에 의해 멀티뱅크 방식을 채용한 본 발명에 따른 패킷 명령어 구동형 반도체 메모리 장치에 있어서 리드동작시 글로벌 칼럼 디코더 신호가 모든 뱅크에 입력되더라도, 비선택뱅크에서는 로직로우의 뱅크선택 신호(BK)에 의해 패스 트랜지스터 제어부(20)가 턴오프되므로 로직하이의 글로벌 칼럼 디코더 신호가 패스 트랜지스터(10) 게이트단자로 인가되지 못한다.In this configuration, even in the case of the read operation, the global column decoder signals are inputted to all banks in the packet instruction driving type semiconductor memory device employing the multi-bank method. Since the pass transistor controller 20 is turned off, the global column decoder signal of logic high cannot be applied to the gate terminal of the pass transistor 10.

따라서, 모든 비선택뱅크의 패스 트랜지스터(10)가 턴오프되므로 비트라인과 로우컬 데이터 버스라인 사이에는 커런트 패스가 형성되지 않아 전력소모가 일어나지 않는다.Therefore, since the pass transistors 10 of all unselected banks are turned off, no current path is formed between the bit lines and the local data bus lines so that power consumption does not occur.

도 3은 본 발명에 따른 적용예의 회로도로, 두쌍의 비트라인(bitline0과 /bitline0, bitline1과 /bitline1)과 두쌍의 로우컬 데이터 버스라인(LDB0과 /LDB0, LDB1과 /LDB1)를 예로 든 것으로, 두 개의 패스 트랜지스터(10)를 한 개의 패스 트랜지스터 제어부(20)가 제어하며, 상기 패스 트랜지스터 제어부(20)는 뱅크선택 신호(BK)의 제어를 받는다.Fig. 3 is a circuit diagram of an application example according to the present invention, taking two pairs of bit lines (bitline0 and / bitline0, bitline1 and / bitline1) and two pairs of local data bus lines (LDB0 and / LDB0, LDB1 and / LDB1). One pass transistor control unit 20 controls two pass transistors 10, and the pass transistor control unit 20 is controlled by a bank selection signal BK.

이상에서 살펴본 바와 같이, 본 발명은 하나의 글로벌 칼럼 디코더 라인이 공유된 멀티뱅크 방식의 반도체 메모리 장치에서 선택되지 않는 뱅크의 비트라인에서 로우컬 데이터 버스라인으로 흐르는 커런트 패스를 막아주어 전체적인 전력소모를 방지하는 효과가 있다.As described above, the present invention prevents a current path from a bit line of a bank that is not selected in a shared multi-bank type semiconductor memory device to a local data bus line in order to reduce overall power consumption. It is effective to prevent.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (4)

복수개의 기억소자로 이루어지는 메모리 셀 어레이와,A memory cell array comprising a plurality of memory elements, 워드라인의 구동시 비트라인을 통해 전달된 상기 메모리 셀 어레이의 저장 데이터를 센싱 및 증폭하는 비트라인 센스앰프와,A bit line sense amplifier configured to sense and amplify stored data of the memory cell array transferred through the bit line when the word line is driven; 상기 비트라인 센스앰프의 증폭 데이터를 리드동작시 로우컬 데이터 버스라인으로 전달하는 패스 트랜지스터를 제어하는 글로벌 칼럼 디코더 신호를 출력하는 글로벌 칼럼 디코더와,A global column decoder for outputting a global column decoder signal for controlling a pass transistor for transferring amplified data of the bit line sense amplifier to a local data bus line during a read operation; 상기 로우컬 데이터 버스라인에 접속된 글로벌 데이터 버스라인을 통해 전달된 증폭 데이터를 재차 증폭하여 데이터 출력버퍼로 출력하는 데이터 버스 센스앰프, 및 A data bus sense amplifier for amplifying the amplified data transmitted through the global data bus line connected to the local data bus line and outputting the amplified data to the data output buffer; 뱅크선택 신호에 따라 제어되어 선택된 뱅크의 패스 트랜지스터를 턴온시키고 선택되지 않는 뱅크의 패스 트랜지스터를 턴오프시켜 비선택 뱅크에서의 커런트 패스를 제어하고, 글로벌 칼럼 디코더 출력라인과 패스 트랜지스터 게이트 단자 사이에 구비된 패스 트랜지스터 제어수단을 포함하는 것을 특징으로 하는 패킷 명령어 구동형 반도체 메모리 장치.Controlled according to the bank selection signal to turn on the pass transistors of the selected banks and turn off the pass transistors of the unselected banks to control current paths in the unselected banks, and between the global column decoder output lines and the pass transistor gate terminals. And a pass transistor control means. 삭제delete 제 1 항에 있어서, 상기 패스 트랜지스터 제어수단은 The method of claim 1, wherein the pass transistor control means 상기 글로벌 칼럼 디코더의 출력라인과 상기 패스 트랜지스터의 게이트 단자 사이에 접속되며 게이트 단자를 통해 상기 뱅크선택 신호가 인가되는 제1 모스 트랜지스터, 및 A first MOS transistor connected between an output line of the global column decoder and a gate terminal of the pass transistor, and to which the bank selection signal is applied through a gate terminal; 상기 패스 트랜지스터의 게이트 단자와 접지단 사이에 연결되며 게이트 단자가 비트라인 프리차지 전압의 인가단에 접속되는 제2 모스 트랜지스터를 구비함을 특징으로 하는 패킷 명령어 구동형 반도체 메모리 장치.And a second MOS transistor connected between the gate terminal and the ground terminal of the pass transistor and having a gate terminal connected to an application terminal of a bit line precharge voltage. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1, 제2 모스 트랜지스터는 엔모스형 트랜지스터를 구비함을 특징으로 하는 패킷 명령어 구동형 반도체 메모리 장치.And the first and second MOS transistors include NMOS transistors.
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