KR100735424B1 - Terminal structure of multi-layer chip component and method for producing thereof - Google Patents

Terminal structure of multi-layer chip component and method for producing thereof Download PDF

Info

Publication number
KR100735424B1
KR100735424B1 KR1020050116547A KR20050116547A KR100735424B1 KR 100735424 B1 KR100735424 B1 KR 100735424B1 KR 1020050116547 A KR1020050116547 A KR 1020050116547A KR 20050116547 A KR20050116547 A KR 20050116547A KR 100735424 B1 KR100735424 B1 KR 100735424B1
Authority
KR
South Korea
Prior art keywords
electrode pad
paste
printed
chip component
conductive via
Prior art date
Application number
KR1020050116547A
Other languages
Korean (ko)
Other versions
KR20070058203A (en
Inventor
한기호
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020050116547A priority Critical patent/KR100735424B1/en
Publication of KR20070058203A publication Critical patent/KR20070058203A/en
Application granted granted Critical
Publication of KR100735424B1 publication Critical patent/KR100735424B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
    • H01G13/006—Apparatus or processes for applying terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Abstract

고착력과 신뢰성이 우수한 적층형 칩부품의 단자 구조 및 그 제조방법을 제공한다. 본 발명에 따른 적층형 칩부품의 단자구조는 세라믹 적층물 하면에 형성된 제1전극패드와; 상기 세라믹 적층물과 제1전극패드의 하면에 적층되는 최하부 세라믹시트에 형성되며, 상기 제1전극패드에 접속되는 도전성 비아와; 상기 최하부세라믹시트의 하면에 형성되며 상기 도전성 비아에 접속되는 제2전극패드를 포함한다. Provided are a terminal structure of a laminated chip component having excellent adhesion and reliability, and a method of manufacturing the same. The terminal structure of the multilayer chip component according to the present invention includes a first electrode pad formed on the bottom surface of the ceramic laminate; A conductive via formed in a lowermost ceramic sheet stacked on the lower surface of the ceramic laminate and the first electrode pad and connected to the first electrode pad; And a second electrode pad formed on a lower surface of the lowermost ceramic sheet and connected to the conductive via.

적층형 칩부품, 전극패드, 고착력 Stacked Chip Parts, Electrode Pads, Adhesive Force

Description

적층형 칩부품 단자구조 및 그 제조방법 {TERMINAL STRUCTURE OF MULTI-LAYER CHIP COMPONENT AND METHOD FOR PRODUCING THEREOF}Multi-layered chip component terminal structure and manufacturing method {TERMINAL STRUCTURE OF MULTI-LAYER CHIP COMPONENT AND METHOD FOR PRODUCING THEREOF}

도1은 종래의 적층형 칩부품의 측면도이다.1 is a side view of a conventional stacked chip component.

도2는 종래의 적층형 칩부품의 단자구조의 제조방법을 나타내는 플로어차트이다.2 is a floor chart showing a method of manufacturing a terminal structure of a conventional stacked chip component.

도3은 본 발명의 실시형태에 따른 적층형 칩부품의 단면도이다.3 is a cross-sectional view of the stacked chip component according to the embodiment of the present invention.

도4는 도3의 부분 확대 단면도이다.4 is a partially enlarged cross-sectional view of FIG. 3.

도5는 본 발명의 실시형태에 따른 적층형 칩부품의 하부평면도이다.5 is a bottom plan view of a stacked chip component according to an embodiment of the present invention.

도6은 본 발명의 실시형태에 따른 적층형 칩부품의 단자구조의 제조방법을 나타내는 플로어차트이다.6 is a floor chart showing a method of manufacturing a terminal structure of a stacked chip component according to an embodiment of the present invention.

<도면의 주요부분에 대한 상세한 설명><Detailed Description of Main Parts of Drawing>

100...적층 세라믹기판 200...단자구조100 ... Laminated ceramic substrate 200 ... Terminal structure

110...세라믹 적층물 120...최하부 세라믹시트110 ... ceramic laminate 120 ... bottom ceramic sheet

210...제1전극패드 220...도전성 비아210 ... first electrode pad 220 ... conductive via

230...제2전극패드230.2nd electrode pad

본 발명은 적층형 칩부품의 단자 구조 및 그 제조방법에 관한 것으로 특히, 고착력과 신뢰성이 우수한 적층형 칩부품의 단자 구조 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a terminal structure of a multilayer chip component and a method of manufacturing the same, and more particularly, to a terminal structure of a multilayer chip component having excellent fixing strength and reliability and a method of manufacturing the same.

이동통신 분야의 발전에 따라 단말기 및 관련 부품들을 소형화 및 경량화하는 것이 매우 중요한 기술요소로 부각되고 있다. 이를 위해서는 기판의 배선밀도를 높이는 것과 개별 부품 또는 모듈의 크기와 무게를 절감하는 것이 절실히 필요하며 이러한 요구에 부응하기 위해 새로운 부품 제조 기술이 제시되어 왔다.With the development of the mobile communication field, miniaturization and weight reduction of terminals and related components are emerging as a very important technology element. To achieve this, it is necessary to increase the wiring density of the board and to reduce the size and weight of individual components or modules, and new component manufacturing techniques have been proposed to meet these demands.

이러한 부품 제조기술에는 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic : LTCC), 또는 고온 동시 소성 세라믹(High Temperature Co-fired Ceramic : HTCC) 등을 이용하여 적층형 칩부품을 제조하는 것이 있다. Such component manufacturing techniques include manufacturing a laminated chip component using a low temperature co-fired ceramic (LTCC) or a high temperature co-fired ceramic (HTCC).

이와 같은 적층형 칩부품은 전극패드를 포함하여 모듈 또는 제품의 PCB기판에 실장된다.Such a stacked chip component is mounted on a PCB or a PCB of a module including an electrode pad.

도1은 종래의 적층형 칩부품의 측면도이다.1 is a side view of a conventional stacked chip component.

도1을 참조하면, 종래의 적층형 칩부품(10)은 적층된 세라믹기판(11)과 이 기판(11)의 하면에 형성된 전극패드(12)를 포함한다. 상기 전극패드(12)는 적층된 세라믹기판(11) 내부에 형성된 패턴의 일단에 연결되어 상기 적층형 칩부품(10)의 단자구조를 구성한다.Referring to FIG. 1, a conventional stacked chip component 10 includes a stacked ceramic substrate 11 and an electrode pad 12 formed on a bottom surface of the substrate 11. The electrode pad 12 is connected to one end of a pattern formed in the stacked ceramic substrate 11 to form a terminal structure of the stacked chip component 10.

도2는 종래의 적층형 칩부품의 단자구조의 제조 방법을 나타낸 플로어차트이다.2 is a floor chart showing a method of manufacturing a terminal structure of a conventional stacked chip component.

도2를 참조하면, 종래의 적층형 칩부품의 당자구조 제조방법은 적층된 세라믹기판을 준비하는 단계(S11)와, 상기 적층된 세라믹기판의 하면에 전극패드용 페이스트를 인쇄하는 단계(S12)와, 이후 상기 전극패드용 페이스트를 소성하여 전극패드를 얻는 단계(S13)와, 상기 전극패드에 금도금을 하는 단계(S14)를 포함한다.Referring to FIG. 2, the conventional method for manufacturing a sugar structure of a multilayer chip component includes preparing a stacked ceramic substrate (S11), and printing an electrode pad paste on a bottom surface of the stacked ceramic substrate (S12); After that, the step of baking the electrode pad paste to obtain an electrode pad (S13), and the step of gold plating the electrode pad (S14).

이와 같은 종래의 단자 구조를 갖는 적층형 칩부품은 적층된 세라믹기판과 전극패드의 재질이 상이하여 소성단계를 거친 후 열변형에 의해 적층된 세라믹 기판(11)과 전극패드(12)간의 고착력이 떨어진다. 이에 따라, 사용중에 제품을 떨어뜨리거나 또는, 이 같은 상황을 가정한 신뢰성 시험 등의 외부충격에 의해 PCB에 실장된 칩부품이 이탈하거나 또는 동작 불량이 발생하는 문제점이 있다.Such a laminated chip component having a conventional terminal structure has different materials between the laminated ceramic substrate and the electrode pad, and after the firing step, the adhesion between the ceramic substrate 11 and the electrode pad 12 stacked by thermal deformation is increased. Falls. Accordingly, there is a problem that the chip component mounted on the PCB is detached or malfunction occurs due to dropping the product during use or external shock such as reliability test assuming such a situation.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 고착력과 신뢰성이 우수한 적층형 칩부품의 단자 구조를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a terminal structure of a laminated chip component having excellent fixing force and reliability.

또한, 본 발명의 다른 목적은, 단자구조의 고착력가 신뢰성을 향상시킬 수 있는 적층형 칩부품 단자구조의 제조방법을 제공하는 것이다.Further, another object of the present invention is to provide a method for manufacturing a laminated chip component terminal structure in which the fixing force of the terminal structure can improve the reliability.

상술한 목적을 달성하기 위해, 본 발명은, 세라믹 적층물 하면에 형성된 제1전극패드와; 상기 세라믹 적층물과 제1전극패드의 하면에 적층되는 최하부 세라믹시트에 형성되며, 상기 제1전극패드에 접속되는 도전성 비아와; 상기 최하부세라믹시트의 하면에 형성되며 상기 도전성 비아에 접속되는 제2전극패드를 포함한다.In order to achieve the above object, the present invention, the first electrode pad formed on the lower surface of the ceramic laminate; A conductive via formed in a lowermost ceramic sheet stacked on the lower surface of the ceramic laminate and the first electrode pad and connected to the first electrode pad; And a second electrode pad formed on a lower surface of the lowermost ceramic sheet and connected to the conductive via.

상기 도전성 비아의 단면적은 상기 제1전극패드의 면적과 동일하거나 더 작게 형성될 수 있다.The cross-sectional area of the conductive via may be formed to be the same as or smaller than the area of the first electrode pad.

상기 제2전극패드의 면적은 상기 제1전극패드의 면적과 동일하거나 더 크게 형성될 수 있다.An area of the second electrode pad may be equal to or larger than an area of the first electrode pad.

상기 제1전극패드는 원형, 정사각형 또는 직사각형의 외형을 갖을 수 있다.The first electrode pad may have a circular, square or rectangular outer shape.

또한, 상기 도전성 비아는 원형, 정사각형 또는 직사각형의 단면을 가질 수 있다In addition, the conductive via may have a circular, square or rectangular cross section.

또한, 상기 제2전극패드는 원형, 정사각형 또는 직사각형의 외형을 가질 수 있다In addition, the second electrode pad may have a circular, square or rectangular outer shape.

상기 적층형 칩부품은 칩 안테나일 수 있다.The stacked chip component may be a chip antenna.

상기 적층형 칩부품은 저온 동시 소성 세라믹으로 형성될 수 있다.The multilayer chip component may be formed of a low temperature cofired ceramic.

또한, 상술한 목적을 달성하기 위해, 본 발명은, 세라믹 적층물을 준비하는 제1단계와; 상기 세라믹 적층물의 하면에 제1전극패드용 페이스트를 인쇄하는 제2단계와; 상기 세라믹 적층물의 하면에 적층되는 최하부 세라믹시트를 준비하는 제3 단계와; 상기 최하부 세라믹시트에 비아홀을 가공하고 상기 비아홀 내부에 도전성물질을 충전하여 도전성 비아를 형성하는 제4단계와; 상기 도전성 비아가 상기 인쇄된 제1 전극패드용 페이스트와 접속되도록 상기 최하부 세라믹시트를 상기 세라믹 적층물의 하면에 적층하여 압착하는 제5단계와; 상기 최하부 세라믹시트의 하면에 제2전극패드용 페이스트를 인쇄하는 제6단계; 및 상기 결과물을 소성하는 제7단계를 포함하여 적층형 칩부품의 단자구조를 제조한다.In addition, in order to achieve the above object, the present invention comprises a first step of preparing a ceramic laminate; Printing a paste for a first electrode pad on a lower surface of the ceramic laminate; Preparing a lowermost ceramic sheet stacked on a lower surface of the ceramic laminate; A fourth step of forming a conductive via by processing a via hole in the lowermost ceramic sheet and filling a conductive material in the via hole; A fifth step of laminating and compressing the lowermost ceramic sheet on the lower surface of the ceramic laminate such that the conductive via is connected to the printed first electrode pad paste; A sixth step of printing a paste for a second electrode pad on a lower surface of the lowermost ceramic sheet; And a seventh step of firing the resultant product to manufacture a terminal structure of the stacked chip component.

상기 제4단계에서, 상기 도전성 비아의 단면적이 상기 인쇄된 제1전극패드용 페이스트의 면적과 동일하거나 더 작게 되도록 상기 도전성 비아를 형성할 수 있다.In the fourth step, the conductive via may be formed so that the cross-sectional area of the conductive via is equal to or smaller than the area of the printed first electrode pad paste.

상기 제6단계에서, 상기 인쇄된 제2전극패드용 페이스트의 면적이 상기 인쇄된 제1전극패드용 페이스트의 면적과 동일하거나 더 크게 되도록 상기 제2전극패드용 페이스트를 인쇄할 수 있다.In the sixth step, the second electrode pad paste may be printed such that an area of the printed second electrode pad paste is equal to or larger than an area of the printed first electrode pad paste.

상기 제2단계에서, 상기 인쇄된 제1전극패드용 페이스트의 외형이 원형, 정사각형 또는 직사각형이 되도록 상기 제1전극패드용 페이스트를 인쇄할 수 있다.In the second step, the first electrode pad paste may be printed such that the outer shape of the printed first electrode pad paste may be circular, square or rectangular.

상기 제4단계에서, 상기 도전성 비아의 단면이 원형, 정사각형 또는 직사각형이 되도록 상기 도전성 비아를 형성할 수 있다.In the fourth step, the conductive via may be formed such that the cross section of the conductive via is round, square or rectangular.

상기 제6단계에서, 상기 인쇄된 제2전극패드용 페이스트의 외형이 원형, 정사각형 또는 직사각형이 되도록 상기 제2전극패드용 페이스트를 인쇄할 수 있다.In the sixth step, the second electrode pad paste may be printed such that the printed shape of the second electrode pad paste may be circular, square or rectangular.

이하, 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

도3은 본 발명의 실시형태에 따른 적층형 칩부품의 단면도이다.3 is a cross-sectional view of the stacked chip component according to the embodiment of the present invention.

도3을 참조하면, 먼저, 상기 적층형 칩부품은 복수의 세라믹 기판이 적층되어 형성된다. 적층된 세라믹 기판(100)은 세라믹 적층물(110)과 상기 세라믹 적층물(110) 하면에 적층된 최하부 세라믹시트(120)를 포함한다. 상기 세라믹 적층물(110) 및 최하부 세라믹시트(120)에는 소정 패턴이 형성될 수 있다.Referring to FIG. 3, first, the multilayer chip component is formed by stacking a plurality of ceramic substrates. The stacked ceramic substrate 100 includes a ceramic stack 110 and a lowermost ceramic sheet 120 stacked on the bottom surface of the ceramic stack 110. A predetermined pattern may be formed on the ceramic stack 110 and the lowermost ceramic sheet 120.

상기 세라믹 적층물(110) 하면에는 세라믹 적층물(110)에 형성된 패턴과 연결되며 일정한 면적을 갖는 제1전극패드(210)가 형성된다.A first electrode pad 210 having a predetermined area is formed on the bottom surface of the ceramic stack 110 and connected to a pattern formed on the ceramic stack 110.

상기 최하부 세라믹시트(120)는 상기 제1전극패드(210)와 접속되는 도전성 비아(220)를 포함한다. 상기 최하부 세라믹시트(120)는 상기 세라믹 적층물(110)과 그 하면에 형성된 제1전극패드(210)의 하면에 적층된다. The lowermost ceramic sheet 120 includes conductive vias 220 connected to the first electrode pads 210. The lowermost ceramic sheet 120 is stacked on the lower surface of the ceramic laminate 110 and the first electrode pad 210 formed on the lower surface thereof.

적층된 최하부 세라믹시트(120)의 하면에는 일정한 면적을 갖는 제2전극패드(230)가 형성된다. 상기 제2전극패드(230)는 상기 도전성 비아(220)와 접속된다.A second electrode pad 230 having a predetermined area is formed on the bottom surface of the stacked lowermost ceramic sheet 120. The second electrode pad 230 is connected to the conductive via 220.

바람직하게는, 상기 적층형 칩부품은 칩안테나일 수 있다.Preferably, the stacked chip component may be a chip antenna.

또한, 상기 적층형 칩부품은 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic : LTCC)으로 형성될 수 있다.In addition, the multilayer chip component may be formed of a low temperature co-fired ceramic (LTCC).

도4는 본 발명의 실시형태에 따른 적층형 칩부품의 단자구조를 나타내는 부분 확대 단면도이다.4 is a partially enlarged cross-sectional view showing the terminal structure of the stacked chip component according to the embodiment of the present invention.

도3과 함께 도4를 참조하면, 상기 적층 세라믹 기판(100)은 PCB기판 등에 실장될 수 있는 단자구조(200)를 포함한다. 상기 단자구조(200)는 상기 세라믹 적층 물(120) 하면에 형성된 상기 제1전극패드(210)와, 상기 최하부 세라믹기판(120)에 포함되며, 상기 제1전극패드(210)에 접속된 상기 도전성 비아(220)와, 상기 최하부 세라믹기판(120)의 하면에 형성되며 상기 도전성 비아(220)에 접속된 상기 제2전극패드(230)를 포함한다.Referring to FIG. 4 along with FIG. 3, the multilayer ceramic substrate 100 includes a terminal structure 200 that may be mounted on a PCB substrate. The terminal structure 200 is included in the first electrode pad 210 and the lowermost ceramic substrate 120 formed on the bottom surface of the ceramic stack 120, and is connected to the first electrode pad 210. The conductive via 220 includes the conductive via 220 and the second electrode pad 230 formed on the lower surface of the lowermost ceramic substrate 120 and connected to the conductive via 220.

도5는 본 발명의 실시형태에 따른 적층형 칩부품의 하부평면도이다.5 is a bottom plan view of a stacked chip component according to an embodiment of the present invention.

도3 및 도4와 함께, 도5를 참조하면, 상기 적층 세라믹기판(100)은 하부에 상기 단자구조(200)를 형성한다. 상기 단자구조(200)에 포함된 제1전극패드(210)는 원형, 정사각형 또는 직사각형의 외형을 갖을 수 있다. Referring to FIG. 5 together with FIGS. 3 and 4, the multilayer ceramic substrate 100 forms the terminal structure 200 at a lower portion thereof. The first electrode pad 210 included in the terminal structure 200 may have a circular, square or rectangular outer shape.

상기 제1전극패드(210)에 접속된 도전성 비아(220)의 단면적은 상기 제1전극패드(210)의 길이(L1)와 폭(W1)을 곱한 면적과 동일하게 형성될 수 있다. 도전성 비아(220)의 단면적이 상기 제1전극패드(210)의 면적보다 크면 고착력이 떨어질 수 있으므로, 바람직하게는 상기 도전성 비아(220)의 단면적이 상기 제1전극패드(210)의 면적보다 더 작게 형성될 수 있다. 또한, 상기 도전성 비아(220)는 원형, 정사각형 또는 직사각형의 단면을 가질 수 있다.The cross-sectional area of the conductive via 220 connected to the first electrode pad 210 may be equal to the area obtained by multiplying the length L1 and the width W1 of the first electrode pad 210. If the cross-sectional area of the conductive via 220 is larger than the area of the first electrode pad 210, the adhesion force may drop, so that the cross-sectional area of the conductive via 220 is larger than the area of the first electrode pad 210. Can be made smaller. In addition, the conductive via 220 may have a circular, square or rectangular cross section.

마찬가지로, 상기 제2전극패드(230)의 길이(L2)와 폭(W2)을 곱한 면적은 상기 제1전극패드(210)의 면적과 동일하게 될 수 있다. 바람직하게는, 고착력을 강화하기 위해 상기 제2전극패드(230)의 면적은 제1전극패드(210)의 면적보다 더 크게 형성될 수 있다. 또한, 상기 제2전극패드(230)는 원형, 정사각형 또는 직사각형의 외형을 가질 수 있다Similarly, an area obtained by multiplying the length L2 and the width W2 of the second electrode pad 230 may be equal to the area of the first electrode pad 210. Preferably, the area of the second electrode pad 230 may be larger than the area of the first electrode pad 210 in order to strengthen the fixing force. In addition, the second electrode pad 230 may have a circular, square or rectangular outer shape.

도6은 본 발명의 실시형태에 따른 적층형 칩부품의 단자구조의 제조방법을 나타내는 플로어차트이다.6 is a floor chart showing a method of manufacturing a terminal structure of a stacked chip component according to an embodiment of the present invention.

도3 내지 도5와 함께, 도6을 참조하면, 먼저, 적층형 칩부품의 단자구조를 제조하기 위해 세라믹 적층물(110)을 준비한다(S100).3 to 5, referring to FIG. 6, first, a ceramic laminate 110 is prepared in order to manufacture a terminal structure of a stacked chip component (S100).

이후, 상기 세라믹 적층물(110)의 하면에 제1전극패드용 페이스트를 인쇄한다. 이때 인쇄된 제1전극패드용 페이스트는 그 외형이 원형, 정사각형 또는 직사각형이 되도록 인쇄될 수 있다(S200).Thereafter, the first electrode pad paste is printed on the bottom surface of the ceramic laminate 110. In this case, the printed first electrode pad paste may be printed such that its shape is circular, square or rectangular (S200).

상기 제1전극패드용 페이스트가 인쇄된 상기 세라믹 적층물(110)에 적층하기 위한 최하부 세라믹기판(120)을 준비한다(S300). A lowermost ceramic substrate 120 is prepared to be stacked on the ceramic laminate 110 on which the first electrode pad paste is printed (S300).

이후, 상기 최하부 세라믹기판(120)에 비아홀을 가공하고, 상기 비아홀에 도전성 물질을 충전하여 도전성 비아홀을 형성한다. 이때, 상기 도전성 비아의 단면적이 상기 인쇄된 제1전극패드용 페이스트의 면적과 동일하게 도전성 비아를 형성할 수 있다. 바람직하게는, 고착력을 강화하기 위해 상기 인쇄된 제1전극패드용 페이스트의 면적보다 더 작게 되도록 상기 도전성 비아를 형성할 수 있다. 또한, 상기 도전성 비아의 단면이 원형, 정사각형 또는 직사각형이 되도록 상기 도전성 비아를 형성할 수 있다(S400).Subsequently, via holes are processed in the lowermost ceramic substrate 120, and conductive materials are filled in the via holes to form conductive via holes. In this case, the conductive via may be formed to have the same cross-sectional area as that of the printed first electrode pad paste. Preferably, the conductive via may be formed to be smaller than the area of the printed first electrode pad paste in order to enhance adhesion. In addition, the conductive via may be formed such that the cross section of the conductive via is circular, square or rectangular (S400).

상기 도전성 비아(220)가 상기 제1전극패드용 페이스트에 접속되도록 최하부 세라믹기판(120)을 상기 세라믹 적층물(110)의 하면에 압착한다(S500).The lowermost ceramic substrate 120 is pressed onto the lower surface of the ceramic laminate 110 such that the conductive via 220 is connected to the first electrode pad paste (S500).

이후, 상기 최하부 세라믹기판(120)의 하면에 제2전극패드용 페이스트를 인 쇄한다. 이때, 상기 인쇄된 제2전극패드용 페이스트의 면적이 상기 인쇄된 제1전극패드용 페이스트의 면적과 동일하게 상기 제2전극패드용 페이스트를 인쇄할 수 있다. 바람직하게는, 고착력을 강화하기 위해 상기 인쇄된 제1전극패드용 페이스트의 면적보다 더 크게 되도록 상기 제2전극패드용 페이스트를 인쇄할 수 있다. 또한, 상기 인쇄된 제2전극패드용 페이스트의 외형이 원형, 정사각형 또는 직사각형이 되도록 인쇄할 수 있다(S600).Thereafter, the second electrode pad paste is printed on the lower surface of the lowermost ceramic substrate 120. In this case, the second electrode pad paste may be printed such that the area of the printed second electrode pad paste is equal to the area of the printed first electrode pad paste. Preferably, the second electrode pad paste may be printed to be larger than the area of the printed first electrode pad paste in order to enhance adhesion. In addition, the printed shape of the paste for the second electrode pad may be printed so as to be circular, square or rectangular (S600).

최종적으로 상기 제1전극패드용 페이스트 및 제2전극패드용 페이스트로부터제1전극패드(210) 및 제2전극패드(230)를 형성하기 위하여 상술한 제조방법을 따른 결과물을 소성한다. 이때, 저온 동시 소성기술로 소성할 수 있다.Finally, in order to form the first electrode pad 210 and the second electrode pad 230 from the first electrode pad paste and the second electrode pad paste, the resultant according to the manufacturing method described above is fired. At this time, it can be baked by a low temperature simultaneous firing technique.

이에 더하여, 소성이 완성된 이후 상기 제2전극패드에 금도금을 형성할 수 있다.In addition, gold plating may be formed on the second electrode pad after the baking is completed.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고 특허청구범위에 의해 한정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성의 다양한 변경 및 개조가 가능하다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, but is defined by the claims, and the configuration of the present invention may be modified in various ways without departing from the spirit of the present invention. It will be apparent to those skilled in the art that modifications are possible.

상술한 바와 같이, 본 발명의 실시형태에 따르면, 고착력과 신뢰성이 우수한 단자구조를 가진 적층형 칩부품을 제조할 수 있다..As described above, according to the embodiment of the present invention, it is possible to manufacture a laminated chip component having a terminal structure excellent in fixing force and reliability.

Claims (14)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 세라믹 적층물을 준비하는 제1단계;A first step of preparing a ceramic laminate; 상기 세라믹 적층물의 하면에 제1전극패드용 페이스트를 인쇄하는 제2단계;A second step of printing a paste for a first electrode pad on a lower surface of the ceramic laminate; 상기 세라믹 적층물의 하면에 적층되는 최하부 세라믹시트를 준비하는 제3단계; A third step of preparing a lowermost ceramic sheet stacked on the lower surface of the ceramic laminate; 상기 최하부 세라믹시트에 비아홀을 가공하고 상기 비아홀 내부에 도전성물질을 충전하여 도전성 비아를 형성하는 제4단계; A fourth step of forming a conductive via by processing a via hole in the lowermost ceramic sheet and filling a conductive material in the via hole; 상기 도전성 비아가 상기 인쇄된 제1 전극패드용 페이스트와 접속되도록 상기 최하부 세라믹시트를 상기 세라믹 적층물의 하면에 적층하여 압착하는 제5단계; A fifth step of laminating and compressing the lowermost ceramic sheet on the lower surface of the ceramic stack such that the conductive via is connected to the printed first electrode pad paste; 상기 최하부 세라믹시트의 하면에 제2전극패드용 페이스트를 인쇄하는 제6단계; 및A sixth step of printing a paste for a second electrode pad on a lower surface of the lowermost ceramic sheet; And 상기 결과물을 소성하는 제7단계Seventh step of firing the result 를 포함하는 것을 특징으로 하는 적층형 칩부품의 단자구조 제조방법.Method for manufacturing a terminal structure of a laminated chip component comprising a. 제9항에 있어서, 상기 제4단계에서,The method of claim 9, wherein in the fourth step, 상기 도전성 비아의 단면적이 상기 인쇄된 제1전극패드용 페이스트의 면적과 동일하거나 더 작게 되도록 상기 도전성 비아를 형성하는 것을 특징으로 하는 적층형 칩부품의 단자구조 제조방법.And forming the conductive via so that the cross-sectional area of the conductive via is equal to or smaller than the area of the printed first electrode pad paste. 제9항에 있어서, 상기 제6단계에서,The method of claim 9, wherein in the sixth step, 상기 인쇄된 제2전극패드용 페이스트의 면적이 상기 인쇄된 제1전극패드용 페이스트의 면적과 동일하거나 더 크게 되도록 상기 제2전극패드용 페이스트를 인쇄하는 것을 특징으로 하는 적층형 칩부품의 단자구조 제조방법.Manufacturing the terminal structure of the multilayer chip component, wherein the second electrode pad paste is printed such that an area of the printed second electrode pad paste is equal to or larger than an area of the printed first electrode pad paste. Way. 제9항에 있어서, 상기 제2단계에서,The method of claim 9, wherein in the second step, 상기 인쇄된 제1전극패드용 페이스트의 외형이 원형, 정사각형 또는 직사각형이 되도록 상기 제1전극패드용 페이스트를 인쇄하는 것을 특징으로 하는 적층형 칩부품의 단자구조 제조방법.And printing the first electrode pad paste so that an outer shape of the printed first electrode pad paste becomes circular, square or rectangular. 제9에 있어서, 상기 제4단계에서,The method of claim 9, wherein in the fourth step, 상기 도전성 비아의 단면이 원형, 정사각형 또는 직사각형이 되도록 상기 도전성 비아를 형성하는 것을 특징으로 하는 적층형 칩부품의 단자구조 제조방법.And forming the conductive via such that the cross section of the conductive via is circular, square or rectangular. 제9항에 있어서, 상기 제6단계에서,The method of claim 9, wherein in the sixth step, 상기 인쇄된 제2전극패드용 페이스트의 외형이 원형, 정사각형 또는 직사각형이 되도록 상기 제2전극패드용 페이스트를 인쇄하는 것을 특징으로 하는 적층형 칩부품의 단자구조 제조방법.And printing the second electrode pad paste so that the outer shape of the printed second electrode pad paste becomes circular, square or rectangular.
KR1020050116547A 2005-12-01 2005-12-01 Terminal structure of multi-layer chip component and method for producing thereof KR100735424B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050116547A KR100735424B1 (en) 2005-12-01 2005-12-01 Terminal structure of multi-layer chip component and method for producing thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050116547A KR100735424B1 (en) 2005-12-01 2005-12-01 Terminal structure of multi-layer chip component and method for producing thereof

Publications (2)

Publication Number Publication Date
KR20070058203A KR20070058203A (en) 2007-06-08
KR100735424B1 true KR100735424B1 (en) 2007-07-04

Family

ID=38355180

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050116547A KR100735424B1 (en) 2005-12-01 2005-12-01 Terminal structure of multi-layer chip component and method for producing thereof

Country Status (1)

Country Link
KR (1) KR100735424B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09186422A (en) * 1995-12-30 1997-07-15 Sony Corp Semiconductor device
JP2002008944A (en) 2000-06-23 2002-01-11 Nichicon Corp Chip-like capacitor
JP2002373967A (en) 2001-06-14 2002-12-26 Sharp Corp Semiconductor device and method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09186422A (en) * 1995-12-30 1997-07-15 Sony Corp Semiconductor device
JP2002008944A (en) 2000-06-23 2002-01-11 Nichicon Corp Chip-like capacitor
JP2002373967A (en) 2001-06-14 2002-12-26 Sharp Corp Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
KR20070058203A (en) 2007-06-08

Similar Documents

Publication Publication Date Title
JP5104932B2 (en) Multilayer wiring board and manufacturing method thereof
JP4254860B2 (en) Multilayer substrate with built-in chip-type electronic component and method for manufacturing the same
KR100853144B1 (en) Ceramic substrate with chip type electronic component mounted thereon and process for manufacturing the same
JP2001308548A (en) Multilayer printed circuit board, manufacturing method thereof and bga semiconductor package formed utilizing the same
WO2007026455A1 (en) Ceramic electronic component and method for manufacturing the same
JP3928665B2 (en) Chip-type electronic component built-in multilayer substrate and method for manufacturing the same
US8003893B2 (en) Multilayer ceramic circuit board having protruding portion and method for manufacturing the same
JP5799973B2 (en) Ceramic multilayer wiring board and module including the same
US8541694B2 (en) Multilayer wiring board
WO2003065446A1 (en) Multi-layer ceramic substrate, and method and device for producing the same
JP5842859B2 (en) Multilayer wiring board and module having the same
US9961768B2 (en) Multilayer wiring substrate, manufacturing method therefor, and substrate for probe card
JP4329762B2 (en) Chip type electronic component built-in multilayer board
KR100447032B1 (en) Resistor-buried multilayer low-temperature-cofired-ceramic substrate with flat surface and fabrication method thereof
KR100748238B1 (en) Non-shrinkage ceramic substrate and method of manufacturing the same
KR100735424B1 (en) Terminal structure of multi-layer chip component and method for producing thereof
JP2006216709A (en) Multilayered wiring board with built-in multilayered electronic component, and multilayered electronic component
KR100956212B1 (en) Manufacturing method of multi-layer substrate
JP4329253B2 (en) Manufacturing method of ceramic multilayer substrate for flip chip
JPH03280496A (en) Electronic copmponent mounting structure and method of packaging
US20060182939A1 (en) Method and arrangement forming a solder mask on a ceramic module
KR20170132267A (en) A multilayer wiring board and a probe card
JP2003198129A (en) Method of manufacturing laminated ceramic electronic component
KR100887112B1 (en) Method of manufacturing the non-shrinkage ceramic substrate and multilayer ceramin substrate manufactured by the same
JP2005136266A (en) Ceramic multilayer wiring circuit board, method for manufacturing the same, and semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20120409

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130403

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee