KR100734075B1 - Flash memory cell and method of making the same - Google Patents

Flash memory cell and method of making the same Download PDF

Info

Publication number
KR100734075B1
KR100734075B1 KR1020010049298A KR20010049298A KR100734075B1 KR 100734075 B1 KR100734075 B1 KR 100734075B1 KR 1020010049298 A KR1020010049298 A KR 1020010049298A KR 20010049298 A KR20010049298 A KR 20010049298A KR 100734075 B1 KR100734075 B1 KR 100734075B1
Authority
KR
South Korea
Prior art keywords
silicon layer
floating gate
flash memory
oxide film
forming
Prior art date
Application number
KR1020010049298A
Other languages
Korean (ko)
Other versions
KR20030015528A (en
Inventor
박은정
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020010049298A priority Critical patent/KR100734075B1/en
Publication of KR20030015528A publication Critical patent/KR20030015528A/en
Application granted granted Critical
Publication of KR100734075B1 publication Critical patent/KR100734075B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 플래쉬 메모리 셀에서 부유 게이트를 다결정 실리콘층과 비정질 실리콘층의 적층 구조로 사용하여 소거 동작시 터널 산화막의 신뢰성을 개선한 플래쉬 메모리 셀의 구조 및 그의 제조 방법에 관한 것으로, 반도체 기판상에 터널링 산화막을 형성하는 단계와 상기 터널링 산화막상에 제 1 실리콘층과 상기 제 1 실리콘층상의 제 2 실리콘층으로 구성되는 부유 게이트를 형성하는 단계와 상기 부유 게이트상에 유전막을 형성하는 단계와 상기 유전막상에 제어 게이트를 형성하는 단계와 상기 제어게이트 양측의 상기 반도체 기판에 불순물 영역을 형성하는 단계를 포함하여 이루어진다.





BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a flash memory cell that improves reliability of a tunnel oxide film during an erase operation by using a floating gate as a stacked structure of a polycrystalline silicon layer and an amorphous silicon layer in a flash memory cell, and a method of manufacturing the same. Forming a tunneling oxide film, forming a floating gate comprising a first silicon layer on the tunneling oxide film and a second silicon layer on the first silicon layer, forming a dielectric film on the floating gate, and forming the dielectric layer. And forming an impurity region in the semiconductor substrate on both sides of the control gate.





플래쉬 메모리, 부유 게이트, 결정입계Flash memory, floating gate, grain boundary

Description

플래쉬 메모리 셀의 구조 및 그의 제조 방법{Flash memory cell and method of making the same} Structure of Flash Memory Cell and Manufacturing Method Thereof {Flash memory cell and method of making the same}

도 1은 종래 기술의 플래쉬 메모리 셀 제조 방법의 공정 단면도1 is a process cross-sectional view of a flash memory cell manufacturing method of the prior art.

도 2은 본 발명에 따른 플래쉬 메모리 셀 제조 방법의 공정 단면도2 is a process cross-sectional view of a method of manufacturing a flash memory cell according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 터널링 산화막21 semiconductor substrate 22 tunneling oxide film

23 : 다결정 실리콘층 24 : 비정질 실리콘층23 polycrystalline silicon layer 24 amorphous silicon layer

25 : 유전막 27 : 제어 게이트25 dielectric layer 27 control gate

28 : 부유 게이트 29, 32 : 소오스 영역28: floating gate 29, 32: source region

31 : 산화막 측벽 스페이서 33 : 드레인 영역31 oxide film sidewall spacer 33 drain region

34 : 연결층34: connection layer

본 발명은 플래쉬 메모리 셀의 구조 및 그의 제조 방법에 관한 것으로, 특히 소오스 소거 방식이나 채널 소거 방식을 채택하고 있는 플래쉬 메모리 셀에서 부유 게이트를 다결정 실리콘층과 비정질 실리콘층의 적층 구조로 사용하여 소거 동작시 터널링 산화막의 신뢰성을 개선한 플래쉬 메모리 셀의 구조 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a flash memory cell and a method of fabricating the same. In particular, an erase operation using a floating gate as a stacked structure of a polycrystalline silicon layer and an amorphous silicon layer in a flash memory cell employing a source erase method or a channel erase method. The present invention relates to a structure of a flash memory cell having improved reliability of a sea tunneling oxide film and a method of manufacturing the same.

반도체 메모리 소자의 종류에는 여러 가지가 있다. 그 들중 RAM(random access memory)종류의 기억 장치는 전원 공급이 중단되면 기억된 정보가 소멸되는 특성을 갖는 반면, ROM(read only memory)종류의 기억 장치는 외부로부터 전원 공급이 중단되어도 기억된 정보를 그대로 유지하는 특성을 갖는다. 따라서 이러한 ROM 종류의 기억장치는 불휘발성 기억장치라 불린다. 이들 불휘발성 기억 장치 중 전기적으로 정보를 소거시키거나 프로그램밍 할 수 있는 플래쉬 메모리 소자는 컴퓨터 및 메모리 카드 등에 널리 사용된다.There are various kinds of semiconductor memory devices. Among them, the RAM (random access memory) type memory device has the characteristic that the stored information is lost when the power supply is interrupted, whereas the ROM (read only memory) type memory device is stored even when the power supply is interrupted from the outside It has the property of keeping the information as it is. Therefore, such ROM type memory devices are called nonvolatile memory devices. Among these nonvolatile memory devices, flash memory devices capable of electrically erasing or programming information are widely used in computers and memory cards.

플래쉬 메모리 소자는 일반적으로 소오스 및 드레인 영역과 부유 게이트(floating gate), 제어 게이트(control gate)로 구성되고, 부유 게이트는 정보를 저장하는 기능을 하며 제어 게이트는 부유 게이트를 조절하는 역할을 한다. 그리고 플래쉬 메모리 소자는 터널링 산화막을 통하여 다결정 실리콘층으로 사용하는 부유 게이트에 전자를 충전하거나 소거한다.The flash memory device generally includes a source and drain region, a floating gate, and a control gate, the floating gate functions to store information, and the control gate controls the floating gate. The flash memory device charges or erases electrons in the floating gate used as the polycrystalline silicon layer through the tunneling oxide film.

그러나 플래쉬 메모리 소자의 집적도가 높아 질수록 다결정 실리콘층의 두께가 얇아짐에 따라 다결정 실리콘층의 결정 입계에서 전계에 취약한 부분이 나타나고, 이 결정 입계에서 충전 및 소거시 전계의 집중 현상이 나타나 터널링 산화막의 신뢰성에 문제가 발생하였다.However, as the degree of integration of flash memory devices increases, the thinner the thickness of the polycrystalline silicon layer becomes, the more vulnerable to the electric field is at the grain boundaries of the polycrystalline silicon layer. There was a problem with the reliability.

이하 첨부된 도면을 참고하여 종래 기술의 플래쉬 메모리 셀의 구조 및 그의 제조 방법에 관하여 상세하게 설명하면 다음과 같다. Hereinafter, a structure and a manufacturing method of a flash memory cell of the related art will be described in detail with reference to the accompanying drawings.                         

도 1은 플래쉬 메모리 셀의 제조 방법의 공정 단면도이다.1 is a process sectional view of a method of manufacturing a flash memory cell.

도 1(a)와 같이, P 형의 반도체 기판(1) 또는 P 웰 영역(도면에 도시되지 않음)이 형성된 반도체 기판(1)에 격리 영역(도면에 도시되지 않음)을 형성하고, 반도체 기판(1)상에 터널링 산화막(2)을 형성하고, 터널링 산화막(2)상에 부유 게이트(floating gate)용 다결정 실리콘층(3)을 순차적으로 적층한다. 그리고 도면에 도시되지 않았지만 부유 게이트용 다결정 실리콘층(3)을 수평 방향으로 패터닝한다.As shown in Fig. 1A, an isolation region (not shown) is formed in a semiconductor substrate 1 having a P-type semiconductor substrate 1 or a P well region (not shown), and the semiconductor substrate A tunneling oxide film 2 is formed on (1), and a polycrystalline silicon layer 3 for floating gate is sequentially stacked on the tunneling oxide film 2. Although not shown in the drawing, the polycrystalline silicon layer 3 for floating gate is patterned in the horizontal direction.

도 1(b)와 같이, 부유 게이트용 다결정 실리콘층(3)상에 유전막(4)을 형성하고, 유전막(4)상에 제어 게이트(control gate)용 다결정 실리콘층(5)을 형성한다. 여기서 유전막(4)는 부유 게이트용 다결정 실리콘층(3)을 산화시켜서 형성한다.As shown in FIG. 1B, the dielectric film 4 is formed on the floating gate polycrystalline silicon layer 3, and the polycrystalline silicon layer 5 for the control gate is formed on the dielectric film 4. Here, the dielectric film 4 is formed by oxidizing the polycrystalline silicon layer 3 for the floating gate.

도 1(c)와 같이, 부유 게이트용 다결정 실리콘층(3)과 수직한 방향으로 제어 게이트용 다결정 실리콘층(5)을 패터닝하여 제어 게이트(6)을 형성하고, 제어 게이트(6)를 마스크로 이용하여 유전막(4)을 식각한 후 부유 게이트용 다결정 실리콘층(3)을 식각하여 부유 게이트(7)를 형성한다.As shown in FIG. 1C, the control gate polycrystalline silicon layer 5 is patterned in a direction perpendicular to the floating gate polycrystalline silicon layer 3 to form the control gate 6, and the control gate 6 is masked. After the dielectric film 4 is etched, the floating gate polycrystalline silicon layer 3 is etched to form the floating gate 7.

이어서, 감광막(도면에 도시하지 않음)을 도포하고 노광 및 현상하여 플래쉬 메모리 셀의 소오스 영역(9)만을 노출시키는 감광막 패턴(8)을 형성하고, 감광막 패턴(8)을 마스크로 사용하여 소오스 영역(9)에 저농도의 N 형 불순물 이온을 주입한다. 그리고 감광막 패턴(8)을 제거한 후 열공정을 실시하여 소오스 영역(9)에 주입된 불순물 이온을 확산시킨다. Subsequently, a photoresist film (not shown) is applied, exposed and developed to form a photoresist pattern 8 exposing only the source region 9 of the flash memory cell, and the source region using the photoresist pattern 8 as a mask. A low concentration of N-type impurity ions is implanted into (9). After removing the photoresist pattern 8, the thermal process is performed to diffuse the impurity ions implanted into the source region 9.

도 1(d)와 같이, 제어 게이트(6)과 부유 게이트(7)를 포함하는 반도체 기판(1)상에 산화막(도면에 도시되지 않음)을 형성하고, 이방성 식각을 실시하여 산화막 측벽 스페이서(10)를 형성한 후, 제어 게이트(6)를 마스크로 이용하여 반도체 기판(1)에 고농도의 N 형 불순물 이온을 주입한다. 이어서 열공정을 실시하여 주입된 고농도 N 형 불순물 이온을 확산시켜 고농도의 소오스 영역(12)와 드레인 영역(11)를 형성한다. 따라서 소오스 영역(9,12)와 드레인 영역(11)이 비대칭 구조로 형성된다. As shown in FIG. 1D, an oxide film (not shown) is formed on the semiconductor substrate 1 including the control gate 6 and the floating gate 7, and anisotropic etching is performed to form an oxide film sidewall spacer ( 10), a high concentration of N-type impurity ions are implanted into the semiconductor substrate 1 using the control gate 6 as a mask. Subsequently, the high concentration N-type impurity ions implanted by the thermal process are diffused to form the high concentration source region 12 and the drain region 11. Therefore, the source regions 9 and 12 and the drain region 11 are formed in an asymmetrical structure.

도 1(e)와 같이, 소오스 영역(9,12)와 드레인 영역(11)상에 배선과 연결시키키 위한 연결층(12)을 형성한다.As shown in FIG. 1E, a connection layer 12 is formed on the source regions 9 and 12 and the drain region 11 to be connected to the wiring.

이와 같은 종래 기술의 플래쉬 메모리 셀의 구조 및 그의 제조 방법은 다음과 같은 문제점이 있다. Such a structure of a flash memory cell of the related art and a manufacturing method thereof have the following problems.

플래쉬 메모리 소자의 집적도가 높아 질수록 부유 게이트로 사용하는 다결정 실리콘층의 두께가 얇아진다. 그리고 다결정 실리콘층 중에서도 결정과 결정의 경계인 결정 입계에서 전계에 취약한 부분이 나타나고, 이 결정 입계에서 충전 및 소거시 전계의 집중 현상이 나타나 터널링 산화막의 신뢰성에 문제가 발생하였다.As the degree of integration of flash memory devices increases, the thickness of the polycrystalline silicon layer used as the floating gate becomes thinner. Among the polycrystalline silicon layers, the vulnerable part of the electric field appeared at the grain boundary, which is the boundary between the crystal and the crystal, and the concentration of the electric field appeared during charging and erasing at the grain boundary, causing a problem in the reliability of the tunneling oxide film.

본 발명은 이와 같은 종래 기술의 반도체 소자의 격리층 구조 및 그의 제조 방법에 대한 문제를 해결하기 위한 것으로 부유 게이트를 형성할 때, 다결정 실리콘층과 다결정 실리콘층상에 결정립이 미소한 비정질 실리콘층을 적층한 이중 구조로 사용하여 전계 집중 현상에 취약한 결정 입계를 제거함으로써 터널링 산화막의 신뢰성을 개선한 플래쉬 메모리 셀의 구조 및 제조방법을 제공하는 데 그 목적이 있다.The present invention is to solve the problems of the isolation layer structure and the manufacturing method of the semiconductor device of the prior art, when forming a floating gate, laminating an amorphous silicon layer of minute crystal grains on the polycrystalline silicon layer and the polycrystalline silicon layer. It is an object of the present invention to provide a structure and a manufacturing method of a flash memory cell which improves the reliability of a tunneling oxide film by eliminating grain boundaries susceptible to electric field concentration by using a double structure.

이와 같은 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀은 반도체 기판; 상기 반도체 기판상의 터널링 산화막; 상기 터널링 산화막상에 제 1 실리콘층과 상기 제 1 실리콘층상의 제 2 실리콘층으로 이루어진 부유 게이트; 상기 부유 게이트상의 유전막; 상기 유전막상의 제어 게이트; 상기 제어게이트 양측의 상기 반도체 기판에 불순물 영역을 포함하여 이루어지는 것을 특징한다. Flash memory cell according to the present invention for achieving the above object is a semiconductor substrate; A tunneling oxide film on the semiconductor substrate; A floating gate comprising a first silicon layer on the tunneling oxide film and a second silicon layer on the first silicon layer; A dielectric film on the floating gate; A control gate on the dielectric layer; And an impurity region in the semiconductor substrate on both sides of the control gate.

이와 같은 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀 제조 방법은 반도체 기판상에 터널링 산화막을 형성하는 단계; 상기 터널링 산화막상에 제 1 실리콘층과 상기 제 1 실리콘층상의 제 2 실리콘층으로 구성되는 부유 게이트를 형성하는 단계; 상기 부유 게이트상에 유전막을 형성하는 단계; 상기 유전막상에 제어 게이트를 형성하는 단계; 상기 제어게이트 양측의 상기 반도체 기판에 불순물 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다. Flash memory cell manufacturing method according to the present invention for achieving the above object comprises the steps of forming a tunneling oxide film on a semiconductor substrate; Forming a floating gate on the tunneling oxide film, the floating gate comprising a first silicon layer and a second silicon layer on the first silicon layer; Forming a dielectric film on the floating gate; Forming a control gate on the dielectric layer; And forming an impurity region in the semiconductor substrate on both sides of the control gate.

이하 첨부된 도면을 참고하여 본 발명에 따른 플래쉬 메모리 셀의 구조 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다. Hereinafter, a structure of a flash memory cell and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 2(a)와 같이, P 형의 반도체 기판(21) 또는 P 웰 영역(도면에 도시되지 않음)이 형성된 반도체 기판(21)에 격리 영역(도면에 도시되지 않음)을 형성하고, 반도체 기판(21)상에 얇은 터널링 산화막(22)을 형성하고, 터널링 산화막(22)상에 부유 게이트(floating gate)용 다결정 실리콘층(23)과 비정질 실리콘층(24)을 순차적으로 적층한다. 그리고 도면에 도시되지 않았지만 부유 게이트용 다결정 실리콘층(23)과 비정질 실리콘층(24)을 수평 방향으로 패터닝한다.As shown in Fig. 2A, an isolation region (not shown) is formed in the semiconductor substrate 21 on which the P-type semiconductor substrate 21 or the P well region (not shown) is formed, and the semiconductor substrate is formed. A thin tunneling oxide film 22 is formed on 21 and the polycrystalline silicon layer 23 and the amorphous silicon layer 24 for floating gate are sequentially stacked on the tunneling oxide film 22. Although not shown, the floating gate polycrystalline silicon layer 23 and the amorphous silicon layer 24 are patterned in the horizontal direction.

도 2(b)와 같이, 부유 게이트용 비정질 실리콘층(24)상에 유전막(25)을 형성하고, 유전막(25)상에 제어 게이트(control gate)용 다결정 실리콘층(26)을 형성한다. 여기서 유전막(25)은 부유 게이트용 비정질 실리콘층(24)을 산화시켜서 형성한다.As shown in FIG. 2B, the dielectric film 25 is formed on the floating gate amorphous silicon layer 24, and the polycrystalline silicon layer 26 for the control gate is formed on the dielectric film 25. The dielectric film 25 is formed by oxidizing the amorphous silicon layer 24 for the floating gate.

도 2(c)와 같이, 부유 게이트용 다결정 실리콘층(23)과 비정질 실리콘층(24)과 수직한 방향으로 제어 게이트용 다결정 실리콘층(26)을 패터닝하여 제어 게이트(27)을 형성하고, 제어 게이트(27)을 마스크로 이용하여 유전막(25)을 식각한 후 부유 게이트용 다결정 실리콘층(23)과 비정질 실리콘층(24)을 식각하여 부유 게이트(28)를 형성한다.As shown in FIG. 2 (c), the control gate 27 is formed by patterning the control gate polycrystalline silicon layer 26 in the direction perpendicular to the floating gate polycrystalline silicon layer 23 and the amorphous silicon layer 24. After the dielectric layer 25 is etched using the control gate 27 as a mask, the floating gate polycrystalline silicon layer 23 and the amorphous silicon layer 24 are etched to form the floating gate 28.

이어서, 감광막(도면에 도시되지 않음)을 도포하고 노광 및 현상하여 플래쉬 메모리 셀의 소오스 영역(29)만을 노출시키는 감광막 패턴(30)을 형성하고, 감광막 패턴(30)을 마스크로 사용하여 소오스 영역(29)에 저농도의 N 형 불순물 이온을 주입한다. 그리고 감광막 패턴(30)을 제거한 후 열공정을 실시하여 소오스 영역(29)에 주입된 불순물 이온을 확산시킨다. Subsequently, a photoresist film (not shown) is applied, exposed and developed to form a photoresist pattern 30 exposing only the source region 29 of the flash memory cell, and the source region using the photoresist pattern 30 as a mask. Low concentration N-type impurity ions are implanted into (29). After removing the photoresist pattern 30, a thermal process is performed to diffuse the impurity ions implanted into the source region 29.

도 2(d)와 같이, 제어 게이트(27)과 부유 게이트(28)를 포함하는 반도체 기판(21)상에 산화막(도면에 도시되지 않음)을 형성하고, 이방성 식각을 실시하여 산화막 측벽 스페이서(31)을 형성한 후, 제어 게이트(27)를 마스크로 이용하여 반도체 기판(21)의 소오스 영역(32)와 드레인 영역(33)에 고농도의 N 형 불순물 이온을 주입한다. 이어서 열공정을 실시하여 주입된 고농도 N 형 불순물 이온을 확산시켜 비대칭 구조의 소오스 영역(29,32)와 드레인 영역(33)를 형성한다.As shown in FIG. 2D, an oxide film (not shown) is formed on the semiconductor substrate 21 including the control gate 27 and the floating gate 28, and anisotropic etching is performed to form an oxide film sidewall spacer ( After the 31 is formed, a high concentration of N-type impurity ions are implanted into the source region 32 and the drain region 33 of the semiconductor substrate 21 using the control gate 27 as a mask. Subsequently, the implanted high concentration N-type impurity ions are diffused by thermal processing to form source regions 29 and 32 and drain regions 33 having an asymmetric structure.

도 2(e)와 같이, 소오스 영역(29,32)와 드레인 영역(33)상에 배선과 연결시키키 위한 연결층(34)을 형성한다.As shown in FIG. 2E, a connection layer 34 is formed on the source regions 29 and 32 and the drain region 33 to be connected to the wiring.

이와 같은 본 발명에 따른 플래쉬 메모리 셀의 구조 및 그의 제조 방법은 다음과 같은 효과가 있다.Such a structure of a flash memory cell and a method of manufacturing the same according to the present invention have the following effects.

소오스 소거 방식이나 채널 소거 방식을 사용하는 플래쉬 메모리 셀의 부유 게이트를 다결정 실리콘층과 비정질 실리콘층의 적층구조를 사용하여, A floating gate of a flash memory cell using a source erase method or a channel erase method is used by using a stacked structure of a polycrystalline silicon layer and an amorphous silicon layer.

첫 번째, 부유 게이트의 표면이 다결정 실리콘층의 단일층을 사용하는 종래의 부유 게이트보다 평탄화되어 결정과 결정사이의 취약한 부분이 제거되어 소거시 전계 집중 현상에 의해 나타나는 터널닝 산화막의 신뢰성 문제를 해결할 수 있고,First, the surface of the floating gate is flattened than the conventional floating gate using a single layer of polycrystalline silicon layer to eliminate the weak portion between the crystal and the crystal to solve the reliability problem of the tunneling oxide film caused by the field concentration phenomenon during erasing. Can,

두 번째, 부유 게이트의 표면이 평탄화됨으로써 부유 게이트 형성후 유전막의 형성이 용이하고, Second, since the surface of the floating gate is planarized, it is easy to form a dielectric film after the floating gate is formed.

세 번째, 다결정 실리콘층의 단일층을 사용하는 종래기술에서는 후속 열공정에 의해 다결정 실리콘층의 결정변화를 초래할 수 있어 공정조건이 민감하였으나, 본 발명에서는 다결정 실리콘층상에 비정질 실리콘층이 적층되어 있어 후속 열공정에 덜 민감하여 공정마진이 충분한 효과가 있다.Third, in the prior art using a single layer of a polycrystalline silicon layer, the process conditions are sensitive because it may cause a crystal change of the polycrystalline silicon layer by a subsequent thermal process, but in the present invention, an amorphous silicon layer is laminated on the polycrystalline silicon layer. It is less susceptible to subsequent thermal processes, resulting in a sufficient process margin.

Claims (5)

반도체 기판;Semiconductor substrates; 상기 반도체 기판상의 터널링 산화막;A tunneling oxide film on the semiconductor substrate; 상기 터널링 산화막상에 제 1 실리콘층과 상기 제 1 실리콘층상의 제 2 실리콘층으로 이루어진 부유 게이트;A floating gate comprising a first silicon layer on the tunneling oxide film and a second silicon layer on the first silicon layer; 상기 부유 게이트상의 유전막;A dielectric film on the floating gate; 상기 유전막상의 제어 게이트;A control gate on the dielectric layer; 상기 제어게이트 양측의 상기 반도체 기판에 불순물 영역을 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀.And an impurity region in the semiconductor substrate on both sides of the control gate. 제 1 항에 있어서, 상기 제 1 실리콘층과 상기 제 2 실리콘층은 각각 다결정 실리콘층과 비정질 실리콘층인 것을 특징으로 하는 플래쉬 메모리 셀.The flash memory cell of claim 1, wherein the first silicon layer and the second silicon layer are polycrystalline silicon layers and amorphous silicon layers, respectively. 반도체 기판상에 터널링 산화막을 형성하는 단계;Forming a tunneling oxide film on the semiconductor substrate; 상기 터널링 산화막상에 제 1 실리콘층과 상기 제 1 실리콘층상의 제 2 실리콘층으로 구성되는 부유 게이트를 형성하는 단계;Forming a floating gate on the tunneling oxide film, the floating gate comprising a first silicon layer and a second silicon layer on the first silicon layer; 상기 부유 게이트상에 유전막을 형성하는 단계;Forming a dielectric film on the floating gate; 상기 유전막상에 제어 게이트를 형성하는 단계;Forming a control gate on the dielectric layer; 상기 제어게이트 양측의 상기 반도체 기판에 불순물 영역을 형성하는 단계를 포함 하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.And forming an impurity region in the semiconductor substrate on both sides of the control gate. 제 3 항에 있어서, 상기 제 1 실리콘층과 상기 제 2 실리콘층은 각각 다결정 실리콘층과 비정질 실리콘층으로 형성하는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.4. The method of claim 3, wherein the first silicon layer and the second silicon layer are formed of a polycrystalline silicon layer and an amorphous silicon layer, respectively. 제 3 항에 있어서, 상기 제 1 실리콘층과 상기 제 2 실리콘층을 수직방향으로 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.4. The method of claim 3, further comprising patterning the first silicon layer and the second silicon layer in a vertical direction.
KR1020010049298A 2001-08-16 2001-08-16 Flash memory cell and method of making the same KR100734075B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010049298A KR100734075B1 (en) 2001-08-16 2001-08-16 Flash memory cell and method of making the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010049298A KR100734075B1 (en) 2001-08-16 2001-08-16 Flash memory cell and method of making the same

Publications (2)

Publication Number Publication Date
KR20030015528A KR20030015528A (en) 2003-02-25
KR100734075B1 true KR100734075B1 (en) 2007-07-02

Family

ID=27719382

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010049298A KR100734075B1 (en) 2001-08-16 2001-08-16 Flash memory cell and method of making the same

Country Status (1)

Country Link
KR (1) KR100734075B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101051952B1 (en) * 2003-12-23 2011-07-26 매그나칩 반도체 유한회사 Manufacturing method of semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960011187A (en) * 1994-09-21 1996-04-20 쯔지 요시후미 Multi-plate Friction Clutch Structure
JPH08255878A (en) * 1995-03-16 1996-10-01 Fujitsu Ltd Floating gate transistor and fabrication thereof
JPH08264668A (en) * 1995-03-22 1996-10-11 Nec Corp Nonvolatile semiconductor memory device and manufacture thereof
KR960039443A (en) * 1995-04-21 1996-11-25 김광호 Nonvolatile Semiconductor Memory Device and Manufacturing Method Thereof
JPH10163351A (en) * 1996-11-29 1998-06-19 Sanyo Electric Co Ltd Nonvolatile semiconductor memory and its manufacture
KR19980064702A (en) * 1996-12-27 1998-10-07 다까노야스아끼 Method of manufacturing transistors, transistor arrays, semiconductor memories and transistor arrays
JPH11284084A (en) * 1998-03-30 1999-10-15 Sanyo Electric Co Ltd Nonvolatile semiconductor storage device and its manufacture
KR20000013297A (en) * 1998-08-06 2000-03-06 윤종용 Method for manufacturing floating gate of non-volatile memory device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960011187A (en) * 1994-09-21 1996-04-20 쯔지 요시후미 Multi-plate Friction Clutch Structure
JPH08255878A (en) * 1995-03-16 1996-10-01 Fujitsu Ltd Floating gate transistor and fabrication thereof
JPH08264668A (en) * 1995-03-22 1996-10-11 Nec Corp Nonvolatile semiconductor memory device and manufacture thereof
KR960039443A (en) * 1995-04-21 1996-11-25 김광호 Nonvolatile Semiconductor Memory Device and Manufacturing Method Thereof
JPH10163351A (en) * 1996-11-29 1998-06-19 Sanyo Electric Co Ltd Nonvolatile semiconductor memory and its manufacture
KR19980064702A (en) * 1996-12-27 1998-10-07 다까노야스아끼 Method of manufacturing transistors, transistor arrays, semiconductor memories and transistor arrays
JPH11284084A (en) * 1998-03-30 1999-10-15 Sanyo Electric Co Ltd Nonvolatile semiconductor storage device and its manufacture
KR20000013297A (en) * 1998-08-06 2000-03-06 윤종용 Method for manufacturing floating gate of non-volatile memory device

Also Published As

Publication number Publication date
KR20030015528A (en) 2003-02-25

Similar Documents

Publication Publication Date Title
US4597060A (en) EPROM array and method for fabricating
KR100239459B1 (en) Semiconductor memory device and manufacturing method thereof
KR100661225B1 (en) Method for manufacturing flash eeprom device
JP2003031706A (en) Method for manufacturing semiconductor device
US20020050609A1 (en) Non-volatile memory device and fabrication method thereof
US4713142A (en) Method for fabricating EPROM array
KR100402703B1 (en) Semiconductor device and process for manufacturing semiconductor device
KR100734075B1 (en) Flash memory cell and method of making the same
JP2003046062A (en) Method for manufacturing semiconductor storage device
KR100452313B1 (en) Nonvolatile Memory Device and Manufacturing Method
KR100464443B1 (en) Cell structure of EPROM device and fabrication thereof
US6365449B1 (en) Process for making a non-volatile memory cell with a polysilicon spacer defined select gate
US7307024B2 (en) Flash memory and fabrication method thereof
KR100317318B1 (en) Nonvolatile memory device and method for fabricating the same
KR20020045434A (en) Method for fabricating split gate type flash memory device
KR100719738B1 (en) Flash memory device and method of operating and manufacturing the same
KR100751661B1 (en) Method of manufacturing a flash memory cell
KR100399415B1 (en) Nonvolatile Memory Device and Method of fabricationg the Same
KR100661230B1 (en) Flash memory cell and method for manufacturing the same
KR19990060817A (en) Flash memory cell manufacturing method
KR100731059B1 (en) Method for patterning gate of flash memory device
KR19980053442A (en) Flash memory cell manufacturing method
KR20010037863A (en) Method for Manufacturing of Flash Memory Drvice
KR100861792B1 (en) NOR type flash memory device having a buried source line and method for fabricating the same
KR20030001912A (en) Method for manufacturing a flash memory cell

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140519

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150518

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170529

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190516

Year of fee payment: 13