KR100751661B1 - Method of manufacturing a flash memory cell - Google Patents

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Abstract

본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 소자 분리막이 형성된 반도체 기판 상부에 제 1 폴리실리콘막을 형성한 후 패터닝할 때 하부의 소자 분리막을 소정 깊이로 식각하고, 제 1 폴리실리콘막의 측부와 소정 깊이로 식각된 소자 분리막의 측벽에 제 2 폴리실리콘막을 형성하여 플로팅 게이트를 형성한 후 유전체막 및 제 3 폴리실리콘막을 형성하여 플래쉬 메모리 셀의 게이트를 형성함으로써 커플링비를 향상시킬 수 있으며, 유전체막의 캐패시턴스를 크게 높일 수 있어 데이터 리텐션 특성을 향상시키는 등 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법이 제시된다.
The present invention relates to a method of manufacturing a flash memory cell, wherein after forming a first polysilicon film on a semiconductor substrate on which a device isolation film is formed, the lower device isolation film is etched to a predetermined depth when patterning, and a side portion of the first polysilicon film is formed. The coupling ratio may be improved by forming a floating gate by forming a second polysilicon layer on a sidewall of the device isolation layer etched to a predetermined depth, and then forming a dielectric layer and a third polysilicon layer to form a gate of a flash memory cell. A method of fabricating a flash memory cell capable of greatly increasing the capacitance of a film to improve device reliability, such as improving data retention characteristics, is disclosed.

플래쉬 메모리 셀, 유전체막 캐패시턴스, 커플링비, 소자 분리막 식각Flash memory cell, dielectric film capacitance, coupling ratio, device isolation etching

Description

플래쉬 메모리 셀의 제조 방법{Method of manufacturing a flash memory cell} Method of manufacturing a flash memory cell             

도 1은 종래의 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 도시한 소자의 단면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a sectional view of a device shown for explaining a conventional method of manufacturing a flash memory cell.

도 2(a) 내지 도 2(c)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
2 (a) to 2 (c) are cross-sectional views of devices sequentially shown for explaining a method of manufacturing a flash memory cell according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

11 및 21 : 반도체 기판 12 및 22 : 소자 분리막11 and 21: semiconductor substrate 12 and 22: device isolation film

13 및 23 : 터널 산화막 14 및 24 : 제 1 폴리실리콘막13 and 23: tunnel oxide film 14 and 24: first polysilicon film

15 및 26 : 유전체막 16 및 25 : 제 2 폴리실리콘막15 and 26: dielectric film 16 and 25: second polysilicon film

27 : 제 3 폴리실리콘막
27: third polysilicon film

본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 제 1 폴리실리콘막을 패터닝할 때 하부의 소자 분리막을 소정 깊이로 식각하고, 제 1 폴리실리콘막의 측부와 소정 깊이로 식각된 소자 분리막의 측벽에 제 2 폴리실리콘막을 형성하여 플로팅 게이트를 형성한 후 유전체막 및 제 3 폴리실리콘막을 형성하여 플래쉬 메모리 셀의 게이트를 형성함으로써 커플링비를 향상시킬 수 있으며, 유전체막의 캐패시턴스를 크게 높일 수 있어 데이터 리텐션 특성을 향상시키는 등 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
The present invention relates to a method of manufacturing a flash memory cell, and in particular, when the first polysilicon film is patterned, the lower device isolation layer is etched to a predetermined depth, and the side of the first polysilicon film is etched to a sidewall of the device isolation film etched to a predetermined depth. By forming a second polysilicon film to form a floating gate, and then forming a dielectric film and a third polysilicon film to form a gate of a flash memory cell, the coupling ratio can be improved, and the capacitance of the dielectric film can be greatly increased, resulting in data retention. The present invention relates to a method of manufacturing a flash memory cell capable of improving device reliability, such as improving characteristics.

종래의 플래쉬 메모리 셀의 제조 방법을 도 1을 이용하여 설명하면 다음과 같다.A conventional method of manufacturing a flash memory cell is described with reference to FIG. 1 as follows.

반도체 기판(11)의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성한 후 트렌치가 매립되도록 절연막을 형성하여 소자 분리막(12)을 형성한다. 전체 구조 상부에 터널 산화막(13) 및 제 1 폴리실리콘막(14)을 순차적으로 형성한다. 제 1 마스크를 이용한 리소그라피 공정 및 식각 공정에 의해 제 1 폴리실리콘막(14) 및 터널 산화막(13)을 패터닝하여 플로팅 게이트를 형성한다. 이때, 플로팅 게이트는 소자 분리막(12)과 소정 영역 중첩되도록 형성한다. 그리고, 전체 구조 상부에 유전체막(15)을 형성한 후 제 2 폴리실리콘막(16)을 형성한다. 제 2 마스크를 이용한 리소그라피 공정 및 식각 공정에 의해 제 2 폴리실리콘막(16), 유전체막(15), 제 1 폴리실리콘막(14) 및 터널 산화막(13)을 패터닝하여 콘트롤 게이트 및 플로팅 게이 트가 적층된 스택 게이트를 형성한다. 그리고, 불순물 이온 주입 공정을 실시하여 소오스 및 드레인 영역(도시안됨)을 형성한다.
After forming a trench by etching a predetermined region of the semiconductor substrate 11 to a predetermined depth, an isolation layer 12 is formed by forming an insulating film to fill the trench. The tunnel oxide film 13 and the first polysilicon film 14 are sequentially formed on the entire structure. The first polysilicon layer 14 and the tunnel oxide layer 13 are patterned by a lithography process and an etching process using a first mask to form a floating gate. In this case, the floating gate is formed to overlap the device isolation layer 12 by a predetermined region. After the dielectric film 15 is formed over the entire structure, the second polysilicon film 16 is formed. The second polysilicon film 16, the dielectric film 15, the first polysilicon film 14, and the tunnel oxide film 13 are patterned by a lithography process and an etching process using a second mask to control the gate and the floating gate. Form a stacked stack gate. An impurity ion implantation process is then performed to form source and drain regions (not shown).

상기와 같은 일반적인 공정에 의해 제조되는 플래쉬 메모리 셀은 고집적화 및 셀 사이즈의 축소에 따라 유전체막의 두께 또한 축소되어야 한다. 만약, 플래쉬 메모리 셀의 사이즈가 축소됨에도 불구하고 유전체막의 두께가 축소되지 않으면 유전체막의 캐패시턴스는 점점 줄어들게 된다. 한편, 제 1 마스크를 이용한 리소그라피 공정 및 식각 공정에 의해 제 1 폴리실리콘막은 약 0.3㎛ 정도의 폭과 약 0.1㎛ 정도의 높이를 갖도록 패터닝된다. 이와 같이 제 1 폴리실리콘막의 폭이 줄어들게 됨에 따라 측벽의 캐패시턴스의 비중이 높아진다. 이때, 유전체막의 캐패시턴스는 다음과 같은 [수학식 1]에 의해 구해지는데, 유전체막의 캐패시턴스중 수직 캐패시턴스가 차지하는 비중이 약 40%나 된다.Flash memory cells manufactured by the above-described general process must also reduce the thickness of the dielectric film due to high integration and reduction in cell size. If the size of the flash memory cell is reduced but the thickness of the dielectric film is not reduced, the capacitance of the dielectric film is gradually reduced. Meanwhile, the first polysilicon layer is patterned to have a width of about 0.3 μm and a height of about 0.1 μm by a lithography process and an etching process using the first mask. As the width of the first polysilicon film is reduced in this manner, the specific gravity of the sidewall capacitance is increased. At this time, the capacitance of the dielectric film is calculated by the following Equation 1, and the vertical capacitance of the capacitance of the dielectric film is about 40%.

유전체막 캐패시턴스 = 유전율 ×유전체막 면적/유전체막 두께Dielectric film capacitance = dielectric constant x dielectric film area / dielectric film thickness

= 유전율 ×(게이트 길이 ×제 1 폴리실리콘막의 폭 ×2×제 1 폴리실리콘막의 높이)
= Dielectric constant x (gate length x width of the first polysilicon film x 2 x height of the first polysilicon film)

따라서, 프로그램 및 소거를 실시할 때 콘트롤 게이트로 많은 전압을 인가해야만 한다. 또한, 단위 전하당 문턱 전압의 변화가 매우 크기 때문에 데이터 리텐션(data retention)에도 취약할 수 밖에 없다.Therefore, a large amount of voltage must be applied to the control gate when programming and erasing. In addition, since the change in the threshold voltage per unit charge is very large, it is also vulnerable to data retention.

본 발명의 목적은 문턱 전압의 변화를 줄여 데이터 리텐션 특성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a flash memory cell that can improve the data retention characteristics by reducing the change in the threshold voltage.

본 발명의 다른 목적은 커플링비(coupling ratio)를 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a flash memory cell capable of improving a coupling ratio.

본 발명의 또다른 목적은 유전체막의 캐패시턴스를 80% 정도 증가시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.
Another object of the present invention is to provide a method of manufacturing a flash memory cell capable of increasing the capacitance of the dielectric film by about 80%.

본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 소정 영역에 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성하는 단계와, 상기 제 1 폴리실리콘막 및 터널 산화막을 패터닝하면서 상기 소자 분리막을 소정 깊이로 식각하는 단계와, 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 전면 식각하는 단계와, 전체 구조 상부에 유전체막 및 제 3 폴리실리콘막을 형성한 후 상기 제 3 폴리실리콘막, 유전체막, 제 1 폴리실리콘막 및 터널 산화막을 순차적으로 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성하는 단계와, 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상에 소오스 및 드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.A method of manufacturing a flash memory cell according to the present invention includes the steps of sequentially forming a tunnel oxide film and a first polysilicon film on a semiconductor substrate on which a device isolation film is formed in a predetermined region, and patterning the first polysilicon film and the tunnel oxide film. Etching the device isolation layer to a predetermined depth, forming a second polysilicon film on the entire structure, and then etching the entire surface; forming a dielectric film and a third polysilicon film on the entire structure, and then forming the third polysilicon film. And sequentially etching the dielectric film, the first polysilicon film, and the tunnel oxide film to form a stack gate in which the floating gate and the control gate are stacked, and performing an impurity ion implantation process to form a source and a drain on the semiconductor substrate. Characterized in that it comprises a step.

한편, 상기 소자 분리막은 상기 반도체 기판을 소정 깊이로 식각한 후 상기 식각된 반도체 기판에 절연막을 매립하여 형성하는 것을 특징으로 하며, 상기 소자 분리막의 식각 깊이는 상기 소자 분리막 기저부에서 1/2 내지 4/5 정도인 것을 특징으로 한다.The device isolation layer may be formed by etching the semiconductor substrate to a predetermined depth and then embedding an insulating layer in the etched semiconductor substrate, and the etching depth of the device isolation layer is 1/2 to 4 at the base of the device isolation layer. It is characterized by being about / 5.

그리고, 상기 플로팅 게이트는 제 1 및 제 2 폴리실리콘막이고, 상기 콘트롤 게이트는 제 3 폴리실리콘막인 것을 특징으로 한다.
The floating gate may be a first polysilicon film, and the control gate may be a third polysilicon film.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2(a) 내지 도 2(c)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.2 (a) to 2 (c) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a flash memory cell according to the present invention.

도 2(a)를 참조하면, 반도체 기판(21)의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성한 후 트렌치를 절연막으로 매립시켜 소자 분리막(22)을 형성한다. 전체 구조 상부에 터널 산화막(23) 및 제 1 폴리실리콘막(24)을 순차적으로 형성한다. 제 1 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막 (24) 및 터널 산화막(23)을 식각한다. 계속되는 식각 공정으로 소자 분리막(22)을 소정 깊이로 식각하는데, 예를들어 소자 분리막(22) 전체 깊이의 1/2 내지 4/5 깊이로 식각한다.Referring to FIG. 2A, a trench is formed by etching a predetermined region of the semiconductor substrate 21 to a predetermined depth, and then the trench is filled with an insulating film to form the device isolation layer 22. The tunnel oxide film 23 and the first polysilicon film 24 are sequentially formed on the entire structure. The first polysilicon film 24 and the tunnel oxide film 23 are etched by a lithography process and an etching process using the first mask. In the subsequent etching process, the device isolation layer 22 is etched to a predetermined depth. For example, the device isolation layer 22 is etched to a depth of 1/2 to 4/5 of the entire depth of the device isolation layer 22.

도 2(b)를 참조하면, 소정 깊이로 식각된 소자 분리막(22)을 포함한 전체 구조 상부에 제 2 폴리실리콘막(25)을 형성한다. 그리고, 제 2 폴리실리콘막(25)을 전면 식각하여 제 1 폴리실리콘막(24) 상부 및 소자 분리막(22)이 식각된 기저부의 제 2 폴리실리콘막(25)을 제거한다. 이에 의해 제 1 폴리실리콘막(24)의 측부와 소자 분리막(22)이 식각된 부분의 측면에 제 2 폴리실리콘막(25)이 잔류된다. Referring to FIG. 2B, a second polysilicon layer 25 is formed on the entire structure including the device isolation layer 22 etched to a predetermined depth. Then, the second polysilicon film 25 is etched entirely to remove the second polysilicon film 25 on the base portion where the first polysilicon film 24 and the device isolation layer 22 are etched. As a result, the second polysilicon film 25 remains on the side of the first polysilicon film 24 and the side of the portion where the device isolation film 22 is etched.                     

도 2(c)를 참조하면, 전체 구조 상부에 유전체막(26)을 형성한 후 소자 분리막(22)의 식각된 부분이 완전히 매립되도록 제 3 폴리실리콘막(27)을 형성한다. 그리고, 제 2 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 3 폴리실리콘막 (27), 유전체막(26), 제 1 폴리실리콘막(24) 및 터널 산화막(23)을 순차적으로 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성한다. 여기서, 제 1 및 제 2 폴리실리콘막(24 및 25)이 플로팅 게이트가 되며, 제 3 폴리실리콘막(27)이 콘트롤 게이트가 된다. 이후 불순물 이온 주입 공정을 실시하여 반도체 기판(21)상에 소오스 및 드레인 영역(도시안됨)을 형성한다.
Referring to FIG. 2C, after forming the dielectric layer 26 over the entire structure, the third polysilicon layer 27 is formed to completely fill the etched portion of the device isolation layer 22. In addition, the third polysilicon layer 27, the dielectric layer 26, the first polysilicon layer 24, and the tunnel oxide layer 23 are sequentially etched by a lithography process and an etching process using the second mask. A stack gate structure in which control gates are stacked is formed. Here, the first and second polysilicon films 24 and 25 are floating gates, and the third polysilicon film 27 is a control gate. An impurity ion implantation process is then performed to form source and drain regions (not shown) on the semiconductor substrate 21.

상술한 바와 같이 본 발명에 의하면 제 1 폴리실리콘막을 패터닝할 때 하부의 소자 분리막을 소정 깊이로 식각하고, 제 1 폴리실리콘막의 측부와 소정 깊이로 식각된 소자 분리막의 측벽에 제 2 폴리실리콘막을 형성하여 플로팅 게이트를 형성한 후 유전체막 및 제 3 폴리실리콘막을 형성하여 플래쉬 메모리 셀의 게이트를 형성함으로써 커플링비를 향상시킬 수 있으며, 유전체막의 캐패시턴스를 크게 높일 수 있어 데이터 리텐션 특성을 향상시키는 등 소자의 신뢰성을 향상시킬 수 있다.As described above, according to the present invention, when the first polysilicon film is patterned, the lower device isolation film is etched to a predetermined depth, and the second polysilicon film is formed on the side of the first polysilicon film and the sidewall of the device isolation film etched to a predetermined depth. By forming a floating gate to form a dielectric film and a third polysilicon film to form a gate of a flash memory cell, the coupling ratio can be improved, and the capacitance of the dielectric film can be greatly increased, thereby improving data retention characteristics. Can improve the reliability.

Claims (4)

소정 영역에 소자 분리막이 형성된 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성하는 단계와,Sequentially forming a tunnel oxide film and a first polysilicon film on the semiconductor substrate having the device isolation film formed in a predetermined region; 상기 제 1 폴리실리콘막 및 터널 산화막을 패터닝하면서 상기 소자 분리막을 소정 깊이로 식각하는 단계와,Etching the device isolation layer to a predetermined depth while patterning the first polysilicon layer and the tunnel oxide layer; 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 전면 식각하는 단계와,Forming a second polysilicon film on the entire structure and then etching the entire surface; 전체 구조 상부에 유전체막 및 제 3 폴리실리콘막을 형성한 후 상기 제 3 폴리실리콘막, 유전체막, 제 1 폴리실리콘막 및 터널 산화막을 순차적으로 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트를 형성하는 단계와,After the dielectric film and the third polysilicon film are formed on the entire structure, the third polysilicon film, the dielectric film, the first polysilicon film, and the tunnel oxide film are sequentially etched to form a stack gate in which the floating gate and the control gate are stacked. To do that, 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상에 소오스 및 드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.And forming a source and a drain on the semiconductor substrate by performing an impurity ion implantation process. 제 1 항에 있어서, 상기 소자 분리막은 상기 반도체 기판을 소정 깊이로 식각한 후 상기 식각된 반도체 기판에 절연막을 매립하여 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.The method of claim 1, wherein the device isolation layer is formed by etching the semiconductor substrate to a predetermined depth and then embedding an insulating layer in the etched semiconductor substrate. 제 1 항에 있어서, 상기 소자 분리막의 식각 깊이는 상기 소자 분리막 기저부에서 1/2 내지 4/5 정도인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.The method of claim 1, wherein the etching depth of the device isolation layer is about 1/2 to 4/5 at the bottom of the device isolation layer. 제 1 항에 있어서, 상기 플로팅 게이트는 제 1 및 제 2 폴리실리콘막이고, 상기 콘트롤 게이트는 제 3 폴리실리콘막인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.The method of claim 1, wherein the floating gates are first and second polysilicon films, and the control gate is a third polysilicon film.
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