KR100733590B1

KR100733590B1 - 반도체장치의 제조시스템 및 반도체장치의 제조방법

Info

Publication number: KR100733590B1
Application number: KR1020040071858A
Authority: KR
Inventors: 유키히로 우시쿠; 히데노리 가키누마; 다츠오 아키야마; 순지 슈토; 마사히로 아베; 시게루 고마츠; 아키라 오가와
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-09-08
Filing date: 2004-09-08
Publication date: 2007-06-28
Also published as: CN101937836A; TW200512794A; KR20050025936A; TWI280603B; CN101937836B; CN1595607A

Abstract

본 발명의 과제는 프로세스 처리장치의 메인트넌스 간격을 적절히 관리하고, 반도체장치의 제조공정 기간을 단축시키는 것이다. 이러한 과제를 해결하기 위한 해결수단은, 반도체기판(17)을 이용한 프로세스 처리를 실행하는 처리장치(14), 처리장치(14)로부터 장치정보를 수신한 처리장치(14)의 자기관리를 하는 자기진단 시스템(11a), 프로세스 처리의 결과를 검사하는 검사장치(19), 검사결과에 기초해 처리장치(14)를 자동회복할지 말지를 판정하고, 판정결과가 유효판정인 때에는 자기진단 시스템(11a)의 파라미터를 변화하는 컴퓨터(11)를 구비한다.

Description

반도체장치의 제조시스템 및 반도체장치의 제조방법{MANUFACTURING SYSTEM OF SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}

도 1은 본 발명의 제1실시형태에 따른 반도체장치 제조시스템의 모식적인 계통도,

도 2는 본 발명의 제1 및 제2실시형태에 따른 반도체장치의 제조방법을 설명하는 모식적인 흐름도,

도 3은 본 발명의 제3실시형태에 따른 반도체장치의 제조시스템의 모식적인 블록도,

도 4는 본 발명의 제4실시형태에 따른 반도체장치의 제조방법을 설명하는 모식적인 흐름도,

도 5는 본 발명의 제5실시형태에 따른 반도체장치의 제조방법을 설명하는 모식적인 흐름도,

도 6은 본 발명의 제6실시형태에 따른 반도체장치의 불량 로트를 발생시킨 제조장치를 특정하는 방법을 설명하는 도면,

도 7은 본 발명의 제7실시형태에 따른 반도체장치의 제조방법을 설명하는 모식적인 흐름도,

도 8은 본 발명의 제8실시형태에 따른 반도체장치 제조시스템의 계통도,

도 9는 본 발명의 제8실시형태에 따른 반도체장치 제조방법의 흐름도,

도 10은 본 발명의 제8실시형태에 이용한 반도체장치의 단면도,

도 11은 본 발명의 제8실시형태에 이용한 판정방법을 설명하는 도면,

도 12는 본 발명의 제8실시형태에 이용한 판정방법을 설명하는 도면,

도 13은 본 발명의 제8실시형태에 이용한 판정방법을 설명하는 도면,

도 14는 본 발명의 제8실시형태에 이용한 온도상승 곡선의 도면이다.

본 발명은 반도체장치의 제조시스템 및 반도체장치의 제조방법에 관한 것으로, 특히 제조장치의 제어방법 및 그를 이용한 반도체장치 제조공정의 시뮬레이션 방법 및 시뮬레이션 장치에 관한 것이다.

종래에 반도체 제조장치에 의해 기판 단차형성, 웰 형성, 격리(isolation), 트랜지스터 형성, 비트선 형성, 캐패시터 형성, 배선 형성을 반복함으로써, DRAM 등의 반도체장치를 제조하고 있었다.

이들 반도체 제조 프로세스는, 리소그래피 처리, 에칭 처리, 열처리(산화, 어닐, 확산), 이온주입 처리, 박막형성 처리(CVD, 스퍼터링, 증착), 세정 처리(레지스트 제거, 용액에 의한 세정), 검사 처리등을 적당히 조합하여 구성되어 있었다.

또, 일반적으로, 여러 가지 처리실의 분위기를 유지 제어한 채로 기판을 처 리실에 반입반출하여 공정 처리를 실시하지만, 처리중 혹은 처리 후의 기판을 검사해 얻은 계측 검사데이터를 중앙 제어시스템에 전송하여, 기판이나 처리실의 이력 관리나 기록을 실시하고, 각 처리실이나 제조장치의 자기진단을 실시해 적절한 지시를 출력하는 시스템이 존재한다(국제공개공보 WO96/25760호 공보 참조)

종래 반도체장치의 제조장치는, 핫 프로세스를 실행하는 산화로와, 이러한 산화로를 제어하는 산화로 콘트롤러, 산화로 및 산화로 콘트롤러에 접속하여 프로세스 제어를 실행하는 산화막 두께 콘트롤러를 갖추고 있었다.

이러한 산화막 두께 콘트롤러는 산화막 두께 계산기능을 갖는 산화막 두께 계산부와 계산막 두께 판정기능을 갖는 계산막 두께 판정부를 가지고, 열화학 반응을 이용하는 소정 반도체 제조 프로세스를 실시할 때에, 미리 설정된 프로세스 실행 초기설정에 근거해 반도체 제조 프로세스를 개시하고, 열화학 반응이 진행되고 있는 소정의 계의 분위기 상태와 그 변화를 소정 시간 간격으로 측정 및 해석하며, 이 해석한 결과를 반도체 제조 프로세스에 피드백 하고 있었다 (일본국 특허공개공보 제2002-299336호 참조)

그러나, 이와 같은 종래 반도체장치의 제조장치에서는 개개의 프로세스 처리장치의 자기진단이나 프로세스 시뮬레이션을 수행해 반도체기판상의 산화막의 두께나 배선의 폭이나 불순물 확산농도의 제어를 하는 것이 가능해도, 복수의 프로세스 처리장치를 경유해 완성한 웨이퍼의 프로브 테스트로 실측정된 반도체장치의 수율과 시뮬레이션으로 얻은 수율 사이에 차이가 생겨 버린다. 이 때문에, 반도체장치의 생산계획과 고객의 주문 개수를 조정하여 수동작에 의한 번거로운 추가 생산계 획을 빈번하게 반복하지 않으면 안되고, 웨이퍼의 검사공정이 증대해 반도체장치의 제조공정 기간이 장기화되고 있었다.

본 발명은 상기한 점을 감안하여 발명된 것으로, 개개의 프로세스 처리장치의 메인트넌스(maintenance) 간격을 적절히 관리해, 각 프로세스 처리장치의 가동 시간을 연장시키고, 각 반도체 제조 프로세스가 종료한 단계에서 실시하는 웨이퍼 검사공정도 삭감시켜, 반도체장치의 제조공정 기간을 단축시키는 반도체장치의 제조시스템 및 반도체장치의 제조방법을 제공한다.

본 발명의 일태양은, 반도체기판의 프로세스 처리를 실행하는 처리장치와, 처리장치를 제어하는 처리 제어장치와, 반도체기판의 프로세스 처리를 진행시켜, 처리장치 상태를 감시하고, 처리장치의 내부 정보를 적분해, 프로세스 처리의 시뮬레이션을 실행하고, 프로세스 처리에 의해 반도체기지의 처리의 진행을 추정하는 실시간 시뮬레이터을 갖추는 반도체장치의 제조시스템인 것을 요지로 한다.

본 발명의 일태양은, 반도체기판을 이용한 프로세스 처리를 실행하는 처리장치와, 상기 처리장치로부터 장치 정보를 수신해 프로세스 처리의 추정 품질치를, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 산출하는 자기진단시스템과, 프로세스 처리의 결과를 검사하는 검사장치와, 검사 결과와 추정 품질치를 비교해, 추정 품질치를 유효 판정할 때는 자기진단시스템의 파라미터를 유지하고, 추정 품질치를 무효 판정할 때는 자기진단시스템의 파라미터를 변경하는 컴퓨터를 갖추는 반도체장치의 제조시스템인 것을 요지로 한다.

본 발명의 일태양은, 반도체기판을 이용한 프로세스 처리를 실행하는 처리장치와, 상기 처리장치로부터 장치 정보를 수신하여, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 처리장치의 자기 관리를 하는 자기진단시스템과, 프로세스 처리의 결과를 검사하는 검사장치와, 검사 결과에 근거해, 처리장치를 자동 회복할지 말지를 판정하고, 판정 결과가 유효 판정일 경우에는 자기진단시스템의 파라미터를 유지하고, 판정 결과가 무효 판정일 경우에는 자기진단시스템의 파라미터를 변경하는 컴퓨터를 갖추는 반도체장치의 제조시스템인 것을 요지로 한다.

본 발명의 일태양은, 반도체기판의 프로세스 처리를 실행하는 처리장치와, 처리장치를 자기진단 파라미터에 근거해, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 진단하는 자기진단장치와, 프로세스 처리를 검사하는 검사장치와, 자기진단장치 및 검사장치에 접속되어 반도체기판의 검사 결과가 유효인 경우에는 자기진단 파라미터를 유지하고, 검사 결과가 무효인 경우에는 자기진단 파라미터를 변경하는 컴퓨터를 갖추는 반도체장치의 제조시스템인 것을 요지로 한다.

본 발명의 일태양은, 반도체기판의 프로세스 처리를 실행하는 처리장치와, 처리장치의 장치 정보를 취득하여, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 반도체기판의 품질을 추정하는 품질 추정부와, 프로세스 처리를 거친 반도체기판의 품질 검사를 하는 품질 검사장치와, 품질 추정부의 추정 품질 데이터와 품질 검사장치가 실측한 품질관리 정보를 비교하는 비교기를 갖추는 반도체장치의 제조시스템인 것을 요지로 한다.

본 발명의 일태양은, 반도체기판의 프로세스 처리를 실행하는 처리장치와, 처리장치의 장치 정보를 취득하여, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 반도체기판의 추정 품질 정보를 출력하는 품질 추정부와, 처리를 거친 반도체기판의 품질 정보를 출력하는 품질 검사장치와, 추정 품질 정보와 품질 정보와의 품질상관처리를 실행하는 추정 품질관리부와, 추정 품질관리부로부터 출력되는 추정 품질 정보에 근거해, 시뮬레이션을 실행해 반도체장치의 수율를 예측하는 수율예측 장치와, 처리장치의 처리를 거쳐, 적어도 웨이퍼 공정이 완료한 반도체장치의 수율를 검사하는 수율검사장치를 갖추어, 수율예측 장치의 수율과 수율검사장치의 수율을 비교한 수율상관 처리를 실행하는 반도체장치의 제조시스템인 것을 요지로 한다.

본 발명의 일태양은, 반도체기판의 프로세스 처리를 실행하는 처리장치와, 처리를 거친 반도체기판의 품질 정보를 출력하는 품질 검사장치와, 품질 검사장치로부터의 품질 정보에 근거해, 시뮬레이션을 실행하여, 반도체장치의 수율를 예측하는 수율예측 장치와, 처리장치의 처리를 거쳐, 적어도 웨이퍼 공정이 완료한 반도체장치의 수율를 검사하는 수율검사장치를 갖추어, 수율예측 장치의 수율과 수율검사장치의 수율을 비교한 수율상관 처리를 실행하는 반도체장치의 제조시스템인 것을 요지로 한다.

본 발명의 일태양은, 반도체기판의 프로세스 처리를 실행하는 처리장치와, 처리장치의 장치 정보를 감시해, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 반도체기판의 추정 품질 정보를 출력하는 품질 추정부와, 처리를 거친 반도체기판의 품질 정보를 출력하는 품질 검사장치와, 추정 품질 정보와 품질 정보와의 품질 상관 처리를 실행하는 추정 품질관리부와, 품질 검사장치로부터의 품질 정보에 근거하는 시뮬레이션을 실행해, 반도체장치의 수율를 예측하는 제1수율예측 장치와, 추정 품질관리부로부터의 추정 품질 정보에 근거해, 제1수율예측 장치의 시뮬레이션과는 별도로 시뮬레이션을 실행해, 반도체장치의 수율를 예측하는 제2수율예측 장치와, 반도체 제조 프로세스를 거쳐, 적어도 웨이퍼 공정이 완료한 반도체장치의 수율를 검사하는 수율검사장치를 갖추어, 제1수율예측장치의 수율과 수율검사장치의 수율을 비교하는 제1수율상관 처리와, 제2 수율예측 장치의 수율과 수율검사장치의 수율을 비교한 제2수율상관 처리를 실행하는 반도체장치의 제조시스템인 것을 요지로 한다.

본 발명의 일태양은, 반도체기판의 프로세스 처리를 실행하는 처리장치와, 처리장치의 장치 정보를 검출해, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 검출치 중에서 처리의 비제어치를 추출해, 더욱 특징량화한 특징량과, 고유의 결함 이미지를 카테고리 분류에 의해 수치화해 미리 기억하고 있는 상관표내의 특징량을 비교해, 그 특징량화한 특징량이 그 상관표내의 특징량과 동정화하여 얻을 수 있는 값으로 판정한 단계에서 처리를 중단해, 반도체기판을 불량 로트로서 알리는 품질 검지부를 갖추는 반도체장치의 제조시스템인 것을 요지로 한다.

본 발명의 일태양은, 반도체 기판의 프로세스 처리를 실행하는 처리장치와, 처리 장치의 장치 정보를 검출해, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 검출치 중에서 처리의 비제어치를 추출해, 더욱 특징량화된 특징량과, 고유의 결함 이미지를 카테고리 분류에 의해 수치화해 미리 기억하고 있는 상관표내의 특징량을 비교하여, 동정화하여 얻을 수 없는 새로운 특징량을 갖는 불량 로트가 검출되었을 때는, 그 불량 로트의 반도체기판의 프로세스 이력 정보에 근거해, 그 반도체기판의 불량 로트 생성시의 처리장치 상태를 나타내는 장치 정보를 추출하고, 그 장치정보를 품질 추정부에 자동적으로 피드백하는 추정 품질 자동 갱신 수단을 갖추는 반도체장치의 제조시스템인 것을 요지로 한다.

본 발명의 일태양은, 처리장치에 의해 반도체기판의 프로세스 처리를 실행하 고, 반도체기판의 프로세스 처리를 진행시켜, 처리장치 상태를 감시하고, 처리장치의 내부 정보를 적분해, 프로세스 처리의 시뮬레이션을 실행하고, 프로세스 처리에 의해 반도체기판의 처리의 진행을 추정하는 반도체장치의 제조방법인 것을 요지로 한다.

(제1실시형태)

본 발명의 제1실시형태에 따른 반도체장치의 제조시스템은, 도 1에 나타낸 바와 같이 반도체기판으로서의 웨이퍼(17) 또는 그 표면의 박막에 대해 처리를 실행하는 처리장치(14), 처리장치(14)를 장비·엔지니어링·시스템(Equipment Engineering System;이하, EES로 칭한다)에 의한 자기 관리를 하는 자기진단시스템으로서의 컴퓨터(11a), 처리를 거친 반도체기판으로서의 웨이퍼(17)의 검사장치(19)에 의한 검사 결과에 근거해 처리장치(14)를 자동으로 회복할지 말지를 판정하고, 판정 결과가 유효 판정(또는 적정)일 때에는 자기진단시스템 파라미터의 계수를 유지(또는 미세조정)하고, 판정 결과가 무효 판정(또는 부적정)일 때에는 자기진단시스템 파라미터를 변경(예를 들면, 검사 회수를 증가)하는 파라미터 맞춤(피팅;fitting)장치로서의 컴퓨터(11)를 구비하여 반도체 제조 프로세스 단계의 검사 빈도를 조정할 수 있는 시스템이다.

여기서, EES란 처리장치(14)로부터 장치 정보를 취득하고, 장치 정보의 데이터를 통계적으로 해석해 처리장치(14)의 상황이 정상 또는 비정상인가를 판정하는 시스템이다.

ESS는 자기진단장치 시스템으로서의 컴퓨터(11a)상에서 실행되고, 웨이퍼 (17)를 처리하고 있는 처리장치(14)의 내부 상태를 실시간으로 취득한다. 처리장치(14)의 내부 상태를 추정할 수 있으므로, 내부에서 처리되고 있는 웨이퍼(17)의 프로세스 상태도 실시간으로 취득할 수 있다.

자기진단시스템으로서의 컴퓨터(11a)는 처리장치(14)가 실행하는 프로세스의 경시적인 변화를 데이터베이스(13a)에 웨이퍼(17)에 대응시켜 기억할 수 있다.

즉, 반도체장치의 제조시스템(10)은 제조시스템 전체를 제어하는 컴퓨터(11)와, 컴퓨터(11)에 접속해 반도체 제조 프로세스에 관한 데이터 처리 알고리즘을 기억하는 기억장치(12), 컴퓨터(11)에 접속해 APC(Advanced Process Control, 이하, 단순히 APC로 나타낸다)나 MES(Manufacturing Execution System, 이하 단순히 MES로 나타낸다)에 사용하는 데이터를 기억하는 메인 데이터베이스(13), 반도체기판으로서의 웨이퍼(17)를 처리하는 처리장치(14), 이 처리장치(14)에서 처리한 웨이퍼(17)를 검사하는 검사장치(19)를 갖추고 있다.

여기서, APC란 처리장치(14)에서 처리한 웨이퍼(17)의 처리 내용에 따라 컴퓨터(11)가 반도체 제조 프로세스를 변경하는 시스템을 의미한다. 웨이퍼(17)를 검사장치(19)로 검사한 결과 기대한 품질에 이르지 않는 경우에는, 처리장치(14)의 프로세스 조건을 과거의 프로세스 조건을 참조하면서 새로운 프로세스 조건으로 변경한다. 또한, MES란 복수의 로트(lot)의 웨이퍼(17)를 처리장치(14)에서 처리할 때, 컴퓨터(11)가 반도체장치의 생산관리를 실행하여, 선택한 1개 로트의 웨이퍼 (17)를 처리장치(14)에 반송하며, 처리장치(14)에서 처리를 실행시키고, 검사장치(19)에서도 검사를 실행시키는 시스템을 의미한다.

도시한 처리장치(14)는 단순화를 위해 1개만 예시하지만, 현재 LSI의 제조공정으로부터 용이하게 이해할 수 있는 바와 같이, 반도체장치의 제조시스템(10)은 일반적으로는 처리장치(14)가 10대 이상으로 복수대 설치되고 있다. 그리고 복수의 처리장치(14)로부터 신호선(14a)을 매개로 컴퓨터(11a)에 접속하고, EES에 의한 자기 관리를 실행시킬 수 있다. 또, 복수의 처리장치(14)는 직접 또는 컴퓨터(11a)를 매개로 컴퓨터(11)에 접속해 처리장치(14)의 장치 정보를 송신할 수 있고, 컴퓨터(11)는 수신한 장치 정보에 근거해 APC, MES의 관리하에서 반도체 제조시스템 전체를 통합적으로 관리할 수 있다.

또, 처리장치(14)는 반도체장치를 가공 처리하는 각종 처리장치에 대응시킬 수 있는데, 예를 들면 막형성 프로세스를 실행하는 막형성 처리장치, 불순물의 확산 처리장치, CVD 에 의한 박막 퇴적막장치, PSG 막, BSG 막, BPSG 막(절연막)등을 리플로우(reflow; melt)하는 가열로 장치, CVD 산화막등의 치밀화(densify)량, 실리사이드막(전극) 두께등을 조정하는 열화학 반응 처리장치, 금속 배선층을 퇴적하는 스퍼터링 장치나 진공 증착장치, 더욱이 도금 하는 도금 처리장치, 반도체기판을 화학적·기계적으로 연마하는 CMP 처리장치, 반도체기판 표면을 에칭하는 건식 또는 습식 에칭 처리장치, 포토리소그래피 처리 관련의 스핀 코트 처리장치, 스테퍼 등의 노광 처리장치, 입방으로 잘려진 칩 모양의 반도체장치의 전극을 리드 프레임에 접속하는 본딩 와이어 처리장치등 여러가지 반도체 제조 프로세스에 응용할 수 있는 처리장치를 대상으로 하는 것은 물론이다.

더욱이 본 발명에 따른 반도체장치의 제조시스템(10)은, 패치(patch)식 장치 혹은 낱장식 장치의 어느 것에도 적용 가능하다. 후술 하는 모든 실시형태에 대해서도 동일하게 패치식 장치 혹은 낱장식 장치를 적용해도 상관없다.

컴퓨터(11a)는 제조 프로세스 데이터를 내부의 데이터베이스(13a)에 기억시키고, 순차적으로 웨이퍼(17)의 로트 번호에 관련하는 처리 내용 데이터나 웨이퍼(17)의 프로세스 이력에 관련하는 처리 내용 데이터를 갱신하여, 현시점(실시간)의 최선 프로세스 상태를 처리장치(14)에 제공하면서, 처리장치(14)의 내부에서 무엇이 일어나고 있는지를 검출처리(21)하여 반도체 제조 프로세스에 내부 상태를 피드백할 수 있다.

예를 들면, 처리장치(14)가 진공 처리계의 막형성 처리장치, 확산 처리장치, 박막 퇴적막 장치와 같은 챔버를 갖는 처리장치인 경우에는, 노 내 복수 개소의 온도, 서셉터(susceptor) 온도, 챔버 외벽 복수 개소의 온도, 챔버의 진공도를 나타내는 압력, 가스의 유량, 가스 유량을 제어하는 밸브의 개방도 등의 제조건을 결정하는 각종 파라미터에 근거해 반도체 제조 프로세스를 실행하고 있다.

또, 처리장치(14)가 플라스마 처리계의 건식 에칭 장치, 이온주입 장치와 같은 전극을 갖는 처리장치인 경우에는, 상술한 진공 처리계의 각종 파라미터 외에 RF의 매칭 위치, RF 전압(진행파 전압, 반사파 전압), 웨이퍼의 위치 정보와 같은 각종 파라미터에 근거해 반도체 제조 프로세스를 실행하고 있다.

더욱이, 처리장치(14)가 대기압 처리계의 습식 에칭 처리장치, 스핀 코트 처리장치, 스테퍼 노광 처리장치, 본딩 와이어 처리장치인 경우에는, 처리 시간이나 웨이퍼 혹은 칩의 위치 정보와 같은 각종 파라미터에 근거해 반도체 제조 프로세스 를 실행하고 있다.

더욱이, 반도체장치의 제조시스템(10)은 처리장치(14)가 막형성 처리장치, 확산 처리장치, 박막 퇴적막 장치와 같은 가스나 화학물질을 사용하는 경우에는, 그 가스나 화학물질이 게이트(16)을 매개로 공급되고, 공급하는 가스나 화학물질과 같은 직접재료나, 컨테이너와 같은 간접재료로부터 되는 직재간재(15;直材間材)를 수치화하여 재료 모델로 한 데이터를 메인 데이터베이스(13)에 기록해 자기 관리를 하고 있다. 이 재료 모델화에 의해 가스나 화학물질과 같은 재료로부터 반도체 제조 프로세스에 영향이 있는지 없는지를 실시간으로 판정처리(22)할 수 있다.

웨이퍼(17)는 처리장치(14)와 링크(18)하여, 소정의 처리공정을 통과할 때 센서/검사장치(19)에 의해 막두께(NG)나 패턴 결함의 유무에 의해 웨이퍼(17)상의 현상 판정(23)이 행해진다. 이 검사 결과는 웨이퍼(17)의 로트 또는 매(枚) 단위로 관리하는 키가 되는 정보가 되어 컴퓨터(11)를 매개로 정보수집함으로써 실시간 모니터/QC의 판정 처리(24)로 제공된다.

컴퓨터(11)는 검사장치(19) 및 처리장치(14) 혹은 컴퓨터(11a)로부터 품질 정보나 장치 정보나 직재간재 정보를 취득하고, 처리장치(14)의 상태나 이 처리장치(14)로부터 반출한 로트의 웨이퍼(17)가 어떠한 품질(예를 들면, 막두께)인가 실시간으로 시뮬레이션 하는 것에 의해, 중간 처리공정에서의 검사를 생략해도 반도체장치의 품질을 충분히 파악할 수 있다.

또, 컴퓨터(11)는 품질 정보를 반도체 제조 프로세스로 피드백 처리하거나, 혹은 다음 공정 이후의 처리장치(도시되지 않음)로 피드포워드(feed forward) 처리 를 실행할 수 있고, 복수의 로트를 처리할 때마다 검사장치(19)측으로부터 송신되는 품질 정보와 컴퓨터(11a)로부터 송신되는 추정 품질 정보를 비교하여, 반도체 제조 프로세스를 컴퓨터(11)상에서 시뮬레이션 하는 것에 의해 추정 품질 정보의 확실도를 높일 수 있다.

더욱이, 컴퓨터(11)는 리소그래피 처리에 사용되는 마스크(20)(레티클;reticle)의 설계 정보(25)도 관리하여, 실시간 모니터/QC의 판정 처리(24)로 특정의 결함 개소를 웨이퍼상에서 발견했을 경우, 마스크(20)가 설계 불량인가 아닌가도 판정 처리할 수 있다.

상술한 바와 같이, 본 발명의 실시형태에 따른 반도체장치의 제조시스템(10) 은 처리장치(14), 직재간재(15), 웨이퍼(17)의 프로세스를 모델화하여, 컴퓨터(11)에 의한 APC 시스템을 구성하고 있으므로, 실시간 품질관리를 실행할 수 있고, TCAD(Technology CAD)나 YMS(Yield Management System)를 실시할 수 있기 때문에, 최종 공정을 완료하기 전 중간 처리공정에서도 최종적인 반도체장치의 수율을 예측할 수 있다고 하는 이점이 있다. 이하, 제1 내지 제7실시형태를 이용하여 본 발명의 실시형태와 관련되는 반도체장치의 제조시스템(10)의 특징을 설명한다.

도 2는 본 발명의 제1실시형태와 관련되는 반도체장치의 제조방법을 설명하는 모식적인 흐름도이다. 반도체장치의 제조시스템(30)은, 그 반도체 제조 프로세스 순서로서 웨이퍼의 로트 투입 공정(42), 반도체기판으로서의 웨이퍼 또는 그 표면의 박막에 대해 처리장치에 의한 가공 A 처리를 실행하는 제1처리공정(43), 제1검사장치에 의한 인라인 QC 처리를 실행하는 제1검사공정(44), 제2검사장치에 의한 표면 패턴의 결함 검사 처리를 하는 제2검사공정(45), 웨이퍼 혹은 그 표면의 박막에 대해 처리장치에 의한 가공 B 처리를 실행하는 제2처리공정(46), 더욱이 도시되지 않은 제3처리공정, 제4처리공정, 제3검사공정등의 복수의 처리공정이나 검사공정을 순차적으로 경유하면서, 웨이퍼 상태에서 완성하는 로트 상승 공정(47)에 이른다. 이 로트 상승 공정(47)의 웨이퍼에 형성된 복수의 반도체장치는 D/S(Die Sorting) 처리공정(48)(이하, 단지 D/S 처리공정으로 약기한다)에서 수율 검사장치에 의한 반도체장치의 수율이 검사된다. 이 D/S 처리에 의해 칩의 전기적 특성이 프로브 검사되고 우량품 또는 불량품으로 구분되어 불량품의 칩에는 잉크에 의한 마크가 행해져 식별할 수 있다.

제1처리공정(43)은 로트 투입 공정(42)에 의해 웨이퍼를 내부로 반입하고, 미리 설정된 반도체 제조 프로세스 시퀀스에 따라 가공 A 를 처리한다. 이 가공 A 는 성막 처리, 산화 처리, 플라스마 처리, 웨트 처리, CMP 처리, 본딩 처리 등 각종의 프로세스를 적용시킬 수 있다.

예를 들면, 가공 A를 실행하는 제1처리공정(43)이 성막 프로세스인 경우에는, 가스의 주입, 온도 관리, 압력 관리, RF 전압 관리, 가스의 배기라고 하는 일련의 성막 처리를 웨이퍼에 실시하면서, 처리장치의 가스압, 온도, RF 전압, 스파크의 유무, 토사퇴적물량등의 장치 정보(43a)를 자기진단시스템(31)으로 송신한다.

또, 제1처리공정(43)이 CMP 프로세스인 경우에는, 연마제의 양, 연마 테이블의 회전수, 연마 테이블의 열화 상태를 감시하면서 웨이퍼의 연마 처리를 실시하고, 처리장치로의 연마제의 공급, 연마 테이블의 교환 시기등의 장치 정보(43a)를 자기진단시스템(31)으로 송신한다.

이러한 자기진단시스템(31)은 실시간으로 웨이퍼를 전량 검사하도록 처리장치에 복수배치한 압력 검출기나, 온도 검출기, 스파크 검출기, 퇴적 막두께 검출기등으로 구성해도 되고, 반도체 제조 프로세스에 대응하는 복수의 검출기를 마련해 처리장치의 장치 상태를 나타내는 검지 신호를 수신하도록 구성하면 좋다.

또, 제1처리공정(43)에서 사용되는 처리장치의 메인트넌스 시기, 세정 시기, 부품 교환 시기와 같은 이벤트 정보(43b)를 가공 B 처리를 실행하는 제2처리공정(46)의 자기진단시스템(34)으로 송신한다. 이 이벤트 정보(43b)에 근거하여 현시점(실시간)에서의 제1처리공정(43)에서 처리중인 로트가 어떠한 상태(또는 특성)에서 제2처리공정(46)으로 인계되는지 추측할 수 있다.

자기진단시스템(31)은 반도체 제조 프로세스의 진행에 의해 도 1에 나타낸 처리장치(14)의 내부에 축적 또는 퇴적 혹은 소모하는 물질의 양을 소정 시간 간격 (예를 들면, 1초 간격)에서 측정 및 해석하고, 이 물질의 양이 소정량에 도달한 단계에서 자동 회복 요구신호를 생성한다. 자동 회복 요구신호는 QC 정보(31a)로서 경고장치(32)로 송신된다. 반도체장치의 제조시스템(30)이 가동된 초기 단계에서는, QC 정보(31a)에 포함되는 자동 회복 요구신호에 응답하여, 경고장치(32)가 제1 처리공정(43)에서 가동하는 산화로와 같은 처리장치(14)에 자동 회복의 타이밍 지시 정보(32a)를 송신한다.

가공 A를 실시하는 제1처리공정(43)이 열화학반응 프로세스를 실행하는 경우를 예시하면, 처리장치(14)로서의 산화로의 내부에 퇴적하는 산화 퇴적물량을 소정 의 시간 간격(예를 들면, 1초 간격)에 의해 측정 및 해석하고, 이 산화 퇴적물량이 소정의 퇴적량에 이른 단계에서 자동 회복 요구신호를 생성한다. 이 자동 회복 요구신호는 QC 정보(31a)로서 경고장치(32)로 송신된다. 반도체장치의 제조시스템(30)은 QC 정보(31a)에 포함되는 자동 회복 요구신호에 응답하여, 경고장치(32)가 산화로에 자동 회복의 타이밍 지시 정보(32a)를 송신하도록 구성할 수 있다.

예시한 산화로는 자동 회복의 타이밍 지시 정보(32a)를 수신하고 있지만, 제1처리공정(43)을 실행중인 단계에서는 1 단위의 반도체 제조 프로세스가 종료할 때까지 자동 회복 처리를 대기시키고, 현시점에서 처리하고 있는 웨이퍼의 로트 처리가 완료해 산화로 밖으로 웨이퍼를 반출한 후에, 산화로 내부에 클리닝 가스를 도입하면 좋다.

이 경우, 반출한 웨이퍼는 계속하여 제1검사공정(44)에 의해 인라인 QC 처리를 실시하고, 웨이퍼상에 생성한 막두께 정보를 포함한 QC 정보(44a)를 파라미터 피팅 장치(33)에 송신한다.

제1검사공정(44)에서 인라인 QC 처리가 완료된 웨이퍼는, 제2검사공정(45)에서 제2검사장치에 의해 웨이퍼상의 패턴 결함의 유무가 검사되고, 결함 검사의 결과를 포함한 QC 정보(45a)를 파라미터 피팅 장치(33)에 송신한다. 이 인라인 QC에서는, 주로 박막의 막두께 측정등의 두께 방향의 파라미터 측정을 실시한다. 또, 결함 검사로는 포토리소그래피 공정에 의해 형성되는 것 같은 평면 패턴상의 결함의 검사를 주로 의도하고 있다.

파라미터 피팅 장치(33)는 상술한 자기진단시스템(31)의 모델 및 그 파라미 터를 피팅시킨다. 본 실시형태에 있어서의 피팅으로는, 자기진단시스템(31)이 소정의 시간 간격(예를 들면, 1초 간격)에서 수신하는 처리장치로부터의 장치 정보(43a)에 근거하는 자동 회복 요구신호를 생성하는 타이밍을 적절한 시기에 변경 또는 재구성(예를 들면, 3 로트 연속해 처리장치 불편신호를 수신하고 비로소 자동 회복 요구신호를 생성)하는 기능을 의미한다.

자기진단시스템(31)의 모델 및 그 파라미터가 적절하지 않은 경우에는, 장치 정보(43a) 중에 처리장치의 산화 프로세스에 불편이 생긴 불편 파라미터가 들어갔다고 해도, 현시점에서 처리중인 로트가 처리를 종료해 처리장치로부터 반출되고, 제1검사공정(44)에 의한 검사 결과는 정상값으로 들어온다. 또, 제2검사공정(45)에 의한 검사 결과도 정상값으로 들어온다. 따라서, 처리장치로부터 발신된 장치 정보(43a) 중의 불편 파라미터 그 자체가 에러이며, 신빙성이 낮은 것으로 판정할 수 있다.

본 실시형태에서는, 신빙성이 낮은 불편 파라미터를 포함한 장치 정보(43a)의 확실도를 높이기 위해, 불편 파라미터가 발신된 시점의 웨이퍼의 로트를 품질 검사하고, 장치 정보(43a)와 웨이퍼 상태가 일치하는지 아닌지를 통계적으로 요구해 파라미터 피팅 장치(33)로부터 자기진단시스템(31)로 수정한 파라미터(33a)등을 피드백하도록 구성하고 있다.

전형적으로는, 과거 10 로트의 웨이퍼의 QC 정보(44a) 및 QC 정보(45a)를 제1검사공정(44) 및 제2검사공정(45)을 통해서 취득하고, 장치 정보(43a)의 불편 파라미터와 비교하면서 순차적으로 자기진단시스템(31)의 모델 파라미터(33a)를 변경 하도록 제어할 수 있다.

성막처리장치를 이용한 반도체장치의 제조시스템으로 예시하면, 제1검사공정(44)에서 막두께 검사장치를 사용해 막두께 검사를 실시하고, 제2검사공정(45)에서 패턴 결함 검사장치를 사용해 결함 검사를 실시하며, 각 검사 결과 정보를 취득해, 장치 정보(43a)의 불편 파라미터와 비교하여 순차적으로 자기진단시스템(31)의 모델 파라미터(33a)를 변경하도록 제어할 수도 있다.

자기진단시스템(31)은 반도체장치의 제조시스템(30)이 가동하고 있는 사이에 자기진단시스템(31)의 모델 파라미터를 수정하면서, 처리장치의 자기진단을 실행한다. 즉, 처리장치 상태를 감시하고 불편 신호의 수신에 응답해 확실도 높은 QC 정보(31a)를 생성한다. 이 QC 정보(31a)는 하류(下流)에 위치하는 MES로의 경고 발신을 하는 경고장치(32)에 대해 자동 회복의 타이밍 지시 정보(32a)의 송신을 재촉하는 신호이다.

경고장치(32)는 QC 정보(31a)의 수신에 응답해 처리장치에 대해서 메인트넌스 지시를 하는 자동 회복 타이밍 지시 정보(32a)의 경고 정보를 송신한다. 이 경우, 메인트넌스의 빈도가 증가하면 반도체장치의 제조시스템(30)의 가동률이 저하되기 때문에, 특히 자동 회복의 타이밍 지시 정보(32a)의 정확함이 품질관리 및 양산 효율에 대해 영향을 미치는 것은 물론이다.

예를 들면, 도 1에 나타낸 처리장치(14)가 성막 처리장치인 경우에는, 노내부를 클리닝하는 가스의 도입회수를 적정화하여 클리닝 회수를 감소시키면서 품질 저하를 방지하는 것에 의해 반도체장치의 제조량을 증대시킬 수 있다.

또, 경고장치(32)는 QC 정보(31a)의 수신에 응답해 메인트넌스 정보(32b)를 발신하여 오퍼레이터에게 자동 회복이 발생하는 것을 알린다. 예를 들면, 클린 룸(clean room) 내에 설치된 처리장치의 근방에 배치한 알람의 점멸 알림이나, 클린 룸 외에서 반도체 제조 프로세스 전체를 감시하고 있는 오퍼레이터의 모니터에 메인트넌스 지시 화면(38)을 표시시킬 수도 있다.

더욱이 경고장치(32)는 다른 루트로 수신하는 검사빈도 수정 지시 정보(33b)에 응답하여, 상술한 제1검사공정(44)이나 제2검사공정(45)의 처리 회수를 제어해, 웨이퍼의 로트 검사 빈도를 조정할 수 있다. 즉, 반도체 제조 프로세스가 학습곡선에 따라 품질이 안정되어, 실시간/전수 검사의 필요성이 낮아진 단계에서, 파라미터 피팅 장치(33)로부터의 검사빈도 수정 지시 정보(33b)에 응답해 제1검사공정(44)이나 제2검사공정(45)에 의한 품질 검사를 생략하도록 반도체 제조 프로세스를 자동적으로 재구성할 수 있어, 검사공정을 감소시키고 반도체장치로서의 웨이퍼의 처리량(throughput)을 증대시킬 수 있다.

더욱이, 파라미터 피팅 장치(33)는 소정의 로트에서 발생한 신규 결함 발견의 리포트 정보(33c)를 생성해, 클린 룸 밖에서 활동하고 있는 기술자의 결함 발견 보고부(39)에 대해 중간 공정에 있는 웨이퍼의 신규 결함 발견 사실을 실시간으로 보고할 수 있다.

한편, 성과/수율수집부(36)는 D/S 처리공정(48)이 로트 상승 공정(47)의 웨이퍼를 검사한 수율정보(48a)를 취득하고, 예를 들면 수율의 저하로 판정한 경우에는, 즉석에서 품질관리 체제를 자동적으로 강화하도록 수율저하를 나타내는 수율정 보(36b)를 성과/수율예측 시스템(35)으로 송신한다.

성과/수율예측 시스템(35)은 실시간(리얼타임)으로 웨이퍼의 품질관리를 처리하여, 종전의 수율정보와 현시점의 수율정보(36b)를 비교하면서, 수율의 경향(증가 또는 감소)을 예측한다. 이 수율의 경향을 나타내는 수율 예측 정보(35a)를 상술한 파라미터 피팅 장치(33)에 송신함으로써, 파라미터 피팅 장치(33)로부터 경고장치(32)로 검사빈도 수정 지시 정보(33b)를 송신시킬 수 있다.

상술한 검사빈도 수정 지시 정보(33b)는 자동조정 되지만, 그 제어 수법을 예시한다. 전형적으로는, 제1처리공정(43)에서 작동하는 처리장치의 공정 능력 지수 Cp를 이용해 검사 빈도를 자동조정할 수 있다. 여기서, 웨이퍼에 형성하는 막두께 또는 불순물 확산 심도 혹은 에칭 레이트등을 목표치로서 결정하여 각 변수를 규정한다. 이 목표치에 대해서 소정량 증가하는 처리장치의 상한 규격 Su, 이 목표치에 대해서 소정량 감소하는 처리장치의 하한 규격 Sl, 다수 로트 처리한 실측치를 평균한 처리장치의 평균치 x , 이 평균치 x에 대한 각 실측치의 불균형을 나타내는 처리장치의 표준 편차 σ를 축적하고, 처리장치의 공정 능력 지수 Cp를 산출한 경우, 상한 규격 Su에 근거해 공정 능력 지수 Cp는 (Su-x)/3σ의 관계가 성립하고, 또한 하한 규격 Sl에 근거해 공정 능력 지수 Cp는 (x-SI)/3σ 의 관계가 성립한다.

상술한 공정 능력 지수 Cp가, 예를 들면 1.33 미만의 상태(Cp < 1.33)에서는 검사 빈도를 증가시키도록 반도체 제조 프로세스를 재구성한다. 또, 공정 능력 지수 Cp가, 예를 들면 1.33 이상에서 1.67 미만의 상태(1.33 ≤ Cp < 1.67)에서는 검 사 빈도를 유지시키고 변경하지 않게 제어한다. 더욱이 공정 능력 지수 Cp가, 예를 들면 1.67 이상의 상태(1.67 ≤ Cp)에서는 검사 빈도를 감소시키도록 반도체 제조 프로세스를 재구성하듯이 자동제어하면 좋다.

또, 처리장치로부터 반출한 로트의 과거 10회 분의 막두께나 불순물 확산 심도나 에칭 레이트등의 검사 결과로부터 처리장치의 검사 평균치 x와, 처리장치의 상한 규격 Su, 혹은 처리장치의 하한 규격 Sl에 근거해, 처리장치의 공정 능력 지수를 산출해도 된다. 이 경우, 공정 능력 지수 Cp에 대응시켜 검사 빈도를 현시점의 2배, 1배, 및 O.5배로 변경해도 상술한 검사 빈도의 제어와 동등한 반도체 제조 프로세스 관리를 실행할 수 있다.

또한, 처리장치로서의 산화로를 예시하면, 목표치로 하는 막두께를 10nm로 설정한 경우, 상한 규격 Su를 12nm, 하한 규격 Sl를 8nm로 각각 설정해 검사 빈도의 제어를 실시할 수 있다.

더욱이, 성과/수율수집부(36)는 수율정보(36a)를 GDS 데이터 반출 요구부(37)로 송신하고, 포토리소그라피 공정에 이용하는 마스크 데이터의 일부를 반출한 마스크 정보(37a)를 상술한 파라미터 피팅 장치(33)로 송신하도록 재촉할 수 있다. 예를 들면, 반도체장치의 수율을 좌우하는 웨이퍼상의 결함 부위가 국소성을 나타내는 경우에 자기진단시스템(31) 모델로의 피드백 효과가 유리하게 작용하는 경우가 있다.

(제2실시형태)

도 2를 참조해 본 발명의 제2실시형태와 관련되는 반도체장치의 제조시스템 (30)의 동작의 흐름을 설명한다. 더욱이 상술한 제1실시형태와 중복하는 부재 혹은 공정의 설명은 생략하는 것으로 한다.

반도체장치의 제조시스템(30)은, 로트 투입 공정(42)에 의해 반입된 웨이퍼를 처리하는 제1처리공정(43)과, 제1처리공정(43)에서 처리된 웨이퍼의 검사를 실시하는 제1검사공정(44), 제1검사공정(44)을 거친 웨이퍼의 검사를 실시하는 제2검사공정(45), 제2검사공정(45)을 거친 웨이퍼를 처리하는 제2처리공정(46), 복수의 처리공정과 검사공정을 거쳐 웨이퍼내에 반도체장치가 완성되는 로트 상승 공정(47), 웨이퍼를 검사하는 D/S 처리공정(48)을 구비하고 있다.

반도체장치의 제조시스템(30)은, 더욱이 제1처리공정(43)을 자기진단하는 자기진단시스템(31), 제2처리공정(46)을 자기진단하는 자기진단시스템(34), D/S 처리공정(48)에서 취득한 수율정보(48a)를 수신하는 성과/수율수집부(36), 이 성과/수율수집부(36)에 접속해 반도체장치의 성과/수율를 예측하는 성과/수율예측 시스템(35)을 구비하고 있다.

반도체장치의 제조시스템(30)은, 상술한 로트 상승 공정(47)을 통과한 웨이퍼를 D/S 처리공정(48)에 의해 검사해 수율정보(48a)를 성과/수율수집부(36)로 송신하고, 새로운 수율정보(36b)를 생성시켜 성과/수율예측 시스템(35)에 송신하도록구성된다.

또, 반도체장치의 제조시스템(30)은, 상류(上流)의 반도체 제조 프로세스 상태를 하류의 반도체 제조 프로세스에 반영시켜 웨이퍼 중 반도체장치의 수율을 로트마다 예측한다. 즉, 상류 공정에 배치되는 처리장치의 사상을 관리하고, 이 처리장치의 소모품을 교환한 메인트넌스 시기, 세정 시기, 부품 교환 시기와 같은 이벤트 정보(43b)를 하류 공정의 제2처리공정(46)에서 프로세스를 실행하는 처리장치에 접속한 자기진단시스템(34)으로 전송하고, 이벤트 정보(43b)의 적부를 판단시키는 것에 의해, 제1처리공정(43)에서 작동하고 있는 처리장치의 상태를 실시간으로 제2처리공정(46)에서 실행되는 반도체 제조 프로세스에 반영시킬 수 있다.

예를 들면, 상류 공정에 배치되는 성막 처리장치의 현상을 관리하고, 성막 처리장치의 소모품을 교환한 메인트넌스 시기, 성막 처리장치의 세정 시기, 성막 처리장치의 부품 교환 시기와 같은 이벤트 정보(43b)를 하류 공정의 제2처리공정(46)에서 작동하는 다른 반도체 제조 프로세스용의 에칭 처리장치에 접속한 자기진단시스템(34)으로 전송 하는 것에 의해, 제1처리공정(43)에서 작동하고 있는 성막 처리장치의 상태를 실시간으로 제2처리공정(46)에서 실행되는 반도체 제조 프로세스에 반영시킬 수 있다.

더욱이, 상류 공정에 배치되는 자기진단시스템(31)은 하류 공정에 배치되는 자기진단시스템(34)에 접속하여, 처리장치에 의해 처리된 웨이퍼의 품질관리에 관한 로트 정보(49)를 송신한다.

자기진단시스템(34)은 상술한 이벤트 정보(43b)와 로트 정보(49)를 종합적으로 수치적으로 평가하고, 제2처리공정(46)에 의해 처리되는 웨이퍼의 로트가 처리장치 상태가 좋은 상류 공정을 통과했는지, 처리장치 상태가 열악한 상류 공정을 통과했는지, 이것들을 수치에 근거해 객관적으로 품질을 판정하고, 제2처리공정(46)에서 웨이퍼에 가공 B의 처리를 가하는 처리장치로부터 실시간으로 보내져 오 는 장치 정보(46a)에 근거하여 확실도 높은 자기진단처리를 실행할 수 있다.

또, 자기진단시스템(34)은 이벤트 정보(43b), 로트 정보(49) 및, 제2처리공정(46)에서 프로세스를 실행하는 처리장치의 장치 정보(46a)를 곱해 제2처리공정(46)을 거친 웨이퍼의 수율(예를 들면, 수 10%의 수율)을 연산하고 나서, 이 연산 결과를 전달 예측부(40)로 송신한다.

이 경우, 제1처리공정(43)의 불편 프로세스에 의한 결함 부위는 제2처리공정(46)에서 회복할 수 없기 때문에, 반도체 제조 프로세스의 하류 공정에서 진행되는 만큼 웨이퍼내의 수율은 저하하기 때문에, 전달 예측부(40)는 반도체 제조 프로세스의 중간 공정에서 최종적으로 우량품이 되는 반도체장치의 수량을 예측 혹은 판정할 수 있다.

전달 예측부(40)는 반도체장치의 제조시스템(30)의 가동계획을 작성하는 도시되지 않은 생산계획용 컴퓨터에 대해 웨이퍼의 투입량 제어 특급 신청처리(41)를 자동적으로 실행할 수 있고, 웨이퍼의 최종 검사에서 결함이 있는 물건을 발견하는 것보다, 조기에 복구 로트를 웨이퍼 공정에 흘릴 수 있으므로, 기업체로서의 반도체 메이커의 캐쉬 플로우(cash flow)의 최대화를 기대할 수 있다.

(제3실시형태)

제3실시형태에서 설명하는 반도체장치의 제조시스템(51)은 반도체장치를 가공 처리하는 각종 처리장치에 대응시킬 수 있는데, 예를 들면 막형성 프로세스를 실행하는 막형성 처리장치, 불순물의 확산 처리장치, CVD에 의한 박막 퇴적막장치,PSG 막, BSG 막, BPSG 막(절연막)등을 리플로우(멜트)하는 가열로 장치, CVD 산화 막등의 치밀화량, 실리사이드막(전극) 두께등을 조정하는 열화학반응 처리장치, 금속 배선층을 퇴적하는 스퍼터링 장치나 진공 증착 장치, 더욱이 도금하는 도금 처리장치, 반도체기판을 화학적·기계적으로 연마하는 CMP 처리장치, 반도체기판 표면을 에칭하는 건식 또는 습식 에칭 처리장치, 포트리소그래피 처리에 관련한 스핀 코트 처리장치, 스테퍼등의 노광 처리장치, 다이싱된 칩 모양의 반도체장치의 전극을 리드 프레임에 접속하는 본딩 와이어 처리장치등 여러가지 반도체 제조 프로세스에 응용할 수 있는 처리장치를 대상으로 하는 것은 물론이다.

도 3은 본 발명의 제3실시형태에 따른 반도체장치의 제조시스템(51)의 모식적인 블럭도이다. 반도체장치의 제조시스템(51)은, 예를 들면 열화학 반응을 사용한 핫 프로세스가 실행되는 프로세스 처리부로서의 산화로(54)와, 프로세스 처리부 제어장치로서의 산화로 콘트롤러(52), 이 산화로 콘트롤러(52)의 작동과 비작동 및 작동 상태를 제어하는 컴퓨터(11), 이 컴퓨터(11)와 산화로(54) 사이에 배치된 웨이퍼상의 산화막 두께 양을 계산하는 산화막 두께 실시간 시뮬레이터(53)를 구비하고 있다. 더욱이, 이 산화막 두께 실시간 시뮬레이터(53)는, 본 실시형태에서는 산화로 콘트롤러(52)와 별개의 장치로서 구성되어 있지만, 산화로 콘트롤러(52)의 내부에 그 기능의 일부로서 일체로 구성되어 있어도 상관없다.

이 산화막 두께 실시간 시뮬레이터(53)는 산화로 콘트롤러(52)로부터 산화로 (54)에 송신되는 시작신호에 응답하고, 내부의 산화막 두께 계산부(56)가 산화로(54)로부터 실시간으로 송신되는 노 내부의 온도나 압력을 나타내는 장치 내부정보에 근거해, 산화로(54)에 반입한 웨이퍼에 형성되는 산화막 두께의 계산을 개시한 다. 이 산화막 두께의 계산치는 실시간으로 컴퓨터(11)로 송신되어 MES를 이용한 공장의 생산관리에 사용된다.

컴퓨터(11)는 내부의 데이터베이스에 기억한 MES의 제어 정보에 근거해 산화막 두께의 계산비가 소정의 산화막 두께 계산치에 이른 단계에서 산화로 콘트롤러(52)로 제어 신호를 송신한다. 산화로 콘트롤러(52)는 이 제어 신호에 응답해 산화로(54)에 산화 처리를 정지시키는 정지신호를 송신한다. 이 정지신호는 병행하여 산화막 두께 실시간 시뮬레이터(53) 내부의 산화막 두께 계산부(56)에서 모니터 되고, 실시간으로 산화 처리 정지로 이행한 타이밍을 산화막 두께 실시간 시뮬레이터(53)에 알게할 수 있다.

종래의 반도체장치의 제조장치에서는 산화막 두께 계산부가 산화 처리를 정지시키는 정지신호를 모니터하고 있지 않기 때문에, 현시점에서의 장치 내부 정보가 정지신호가 송신된 후의 노내부 상태를 나타내는 정보인지 아닌지를 판별할 수 없었지만, 도 3에 나타내는 본 실시형태의 반도체장치의 제조시스템(51)은 산화로 콘트롤러(52)로부터 송신되는 정지신호를 산화막 두께 실시간 시뮬레이터(53)로 모니터하고 있으므로, 산화 처리를 정지시킨 시점으로부터의 산화로(54) 내부 온도나 압력의 강하를 나타내는 장치 내부 정보에 근거해 산화막 두께 계산을 계속하여 실시간으로 처리할 수 있다.

산화막 두께 계산부(56)는 산화로 콘트롤러(52)로부터 송신된 시작신호를 수신하고 나서 장치 내부정보에 근거해 산화로(54) 내부의 웨이퍼에 형성되는 산화막 두께의 계산을 개시하고, 소정의 프로세스 기간 후에 산화로 콘트롤러(52)로부터 송신되는 정지신호를 수신해 더욱 소정시간이 경과할 때 까지 실시간으로 산화막 두께의 계산을 계속한다.

산화막 두께 계산부(56)에 의한 산화막 두께의 계산치는 장치 내부정보가 산화로(54)로부터 송신된 시점마다 계산되는 순간치를 나타내고, 이 순간치가 실험계획법에 의한 DOE(Design of Experiment) 모델(59)에 따라 시작신호 착신 시점으로부터 산화 프로세스를 완료시키는 정지신호 착신을 거쳐 소정 시각이 경과할 때까지의 기간에 걸쳐 적분 처리가 수행되어, 웨이퍼에 형성되는 산화막 전체의 두께를 산출할 수 있다.

또, 산화막 두께 실시간 시뮬레이터(53)에 의한 반도체장치의 제조시스템(51)이 종래의 제조장치와 다른 점은, 컴퓨터(11)가 처리하는 EES 데이터(60)에 챔버 NO 정보를 부가하고, 예를 들면 산화로(54) 내부가 복수의 챔버로 구성되어 있는 경우, 이들 복수의 챔버마다 다른 EES 데이터(60)를 대응시켜 산화막 두께의 계산 정밀도를 향상시킬 수 있다. 더욱이, 실시간으로 챔버 마다의 장치 내부 정보를 취득하고 있으므로, 낱장 처리의 산화막 두께 리얼 시뮬레이션에 유리한 것은 물론이다.

본 실시형태에서는, 산화로(54)의 경시적 요소를 열화학 반응 프로세스에 실시간으로 가미하고 있기 때문에, 예를 들면 소모품을 교환하는 메인트넌스 시기나, 산화로(54)의 세정 시기와 같은 이벤트 정보를 수신하고, 그 이후의 경과시간에 대해 산화막 두께 실시간 시뮬레이터(53)에 의해 적분 처리를 하는 적분기능을 달성할 수도 있다. 따라서, 전체 로트를 동일한 반도체 제조 프로세스 조건으로 처리하 는 종래 반도체장치의 제조장치에 비해 정밀한 품질관리를 실시할 수도 있다.

더욱이, 반도체장치의 제조시스템(51)을 산화 처리장치로서 설명했지만, 본 발명은 산화 처리장치로 한정되는 것은 아니다. 예를 들면, 에칭 장치등의 처리장치에 대해에서도 도 3의 실시간·시뮬레이터의 원가요소로서 예시한 "엔드 포인트 모니터 + 에칭 레이트 추정"과 같은 실시간 시뮬레이터 기능을 갖는 반도체장치의 제조시스템을 구축할 수도 있다.

(제4실시형태)

도 4는 본 발명의 제4실시형태에 따른 관련되는 반도체장치의 제조방법을 설명하는 모식적인 흐름도이다. 가공 A를 실행하는 제1처리공정(43), 인라인 QC를 실행하는 제1검사공정(44), 결함 검사를 실행하는 제2검사공정(45), 가공 B를 실행하는 제2 처리공정(46), 기술자에의 결함 발견 보고부(39a), QC 정보(44a, 45a), 메인트넌스 정보(32b)는 상술한 제1실시형태와 동등하므로 중복된 설명은 생략한다.

본 실시형태에 나타낸 반도체장치의 제조시스템은, 추정 품질관리치와 실측치의 차이를 이용해, 각 처리장치, 각종 센서, 자기진단시스템의 모델을 진단하도록 구성한다. 품질 추정부(61)는 제1처리공정(43)에서 프로세스를 실행하고 있는 처리장치로부터 복수의 변수 X를 포함한 장치 정보(43a)(예를 들면, EES 데이터)를 받고, 함수 f로 표현되는 자기진단시스템의 모델 및 그 파라미터 a, 파라미터 b와 실시간으로 받은 장치 정보(43a)에 포함되는 복수의 변수 X에 근거해 현시점에서의 열화학반응 프로세스중의 로트에 대응하는 복수의 출력 Y 데이터를 포함한 추정 품질 데이터(61a)를 산출하고, 이 추정 품질 데이터(61a)를 이상 검지 장치로서 기능 하는 비교기(62)로 송신한다.

이러한 추정품질 데이터(61a)에는, 웨이퍼의 산화막 두께의 면내분포나, 산화막 두께의 평균값의 μ 데이터, 산화막 두께의 흩어짐을 나타내는 표준 편차의 σ 데이터가 포함되고, 비교기(62)에 접속하고 있는 MES의 제어를 실행하는 컴퓨터(11)에 실시간의 반도체장치의 품질 정보를 제공할 수 있다.

이 컴퓨터(11)는 제1 검사공정(44)을 실행하는 인라인 QC 처리장치나 제2검사공정(45)을 실행하는 결함 검사장치에 접속하고, 추정 품질 데이터(61a)와 제1검사공정(44)에 의한 QC 정보(44a)나 제2검사공정(45)에 의한 QC 정보(45a)를 각각 비교한 차이 정보에 근거해, 제1검사공정(44) 또는 제2검사공정(45)의 검사 빈도의 최적화 정보(64)를 인라인 QC 처리장치 또는 결함 검사장치에 대해 출력하여, 제1검사공정(44) 또는 제2검사공정(45)을 생략 시킬 수 있어 반도체장치의 제조 공정 기간을 단축시킬 수 있다.

품질 추정부(61)는, 예를 들면 QC 데이터베이스(65)에 격납되고 있는 품질관리 데이터로서의 마하라노비스 거리에 근거하는 자기진단시스템의 모델 및 파라미터 정보(63)을 받아, 경시적으로 변화하는 제1처리공정(43)에서 프로세스 처리를 실행하고 있는 산화로 내부 상태의 연산 처리에 의해 추정 품질 데이터(61a)를 산출한다. 추정 품질 데이터(61a)는 상술한 것처럼 비교기(62)로 송신되지만, 병행하여 제1처리공정(43)에서 프로세스를 실행하고 있는 산화로에 피드백 정보(61b)로서 송신되고, 이러한 제1처리공정(43)의 하류공정에 위치하는 제2처리공정(46)에서 가공 B를 처리하는 에칭 처리장치 또는 포토리소그래피 처리장치와 같은 산화 처리 프로세스 이외의 반도체 제조 프로세스를 실행하는 처리장치에 피드포워드 정보(61c)로서 송신된다.

비교기(62)는 품질 추정부(61)로부터의 추정 품질 데이터(61a)와, 제1검사공정(44)을 실시하는 검사장치로부터의 QC 정보(44a), 제2검사공정(45)을 실시하는 검사장치로부터의 QC 정보(45a), 경고장치(32)로부터의 메인트넌스 정보(32b)를 수신하도록 구성되어 있다.

이와 같이 비교기(62)는 품질 추정부(61)로부터 장치 정보(43a)와 모델 및 파라미터 정보(63)를 연산 처리한 추정 품질 데이터(61a)를 수신하고, 제1검사공정(44) 및 제2검사공정(45)에서 프로세스 처리를 실행하고 있는 검사장치의 각각으로부터 실측치를 수신할 수 있어, 품질관리에 관한 추정치와 실측치를 비교하면서, 자기진단시스템의 파라미터 추정을 할 수 있다. 즉, 추정한 자기진단시스템의 파라미터를 실측치에 근사시키면서, 비교기(62)로부터 품질 추정부(61)에 보정한 자기진단시스템의 파라미터 a, 파라미터 b를 송신할 수 있다.

품질 추정부(61)로부터 출력되는 추정 품질 Ys를 제1처리공정(43)의 반도체 제조 프로세스에 피드백하여 품질을 안정시킴과 더불어, 추정 품질 Ys를 제2처리공정(46)에 피드 포워드하는 것에 의해, 제2처리공정(46)의 프로세스 처리를 실행하는 처리장치의 파라미터를 미리 추정 품질 Ys에 합치시키고, 현시점에서 제1처리공정(43) 중의 로트가 제2처리공정(46)에 반입된 단계에서 추정 품질 Ys에 근거하는 프로세스 처리를 실행시킬 수 있다.

더욱이 비교기(62)는, 상술한 것처럼 추정 품질 데이터(61a)와 실측치로서의 QC 정보(44a,45a)를 취득하고 있으므로, 추정치와 실측치 사이에 괴리가 발생한 단계에서, 제1처리공정(43)의 처리장치, 제1검사공정(44)의 검사장치, 제2검사공정(45)의 검사장치의 어느 쪽이든지, 또는 모두가 불편을 일으켜 확실도가 높은 품질관리를 할 수 없는 상태를 조기에 판정할 수 있다.

비교기(62)는 추정 품질 데이터(61a)에 근거해 제1처리공정(43)의 처리장치, 제1검사공정(44)의 검사장치, 혹은 제2검사공정(45)의 검사장치에 불편이 발생한 것을 나타내는 신호를 검출했을 때에는, 장치/센서 이상 검지 신호(62a)를 경고장치(32) 및 오퍼레이터의 모니터에 송신하고, 반도체 제조 프로세스를 정지시켜 오퍼레이터의 메인트넌스 지시 화면(38)에 현시점의 품질관리 정보를 표시시킬 수 있다.

(제5실시형태)

도 5는 본 발명의 제5실시형태에 따른 반도체장치의 제조방법을 설명하는 모식적인 흐름도이다. 로트 투입 공정(42), 제1처리공정(43), 제1검사공정(44), 제2처리공정(46), 로트 상승 공정(47), D/S 처리공정(48), 품질 추정부(61)는 상술한 제4실시형태와 동등하므로 중복되는 설명을 생략한다.

본 실시형태에 의한 반도체장치의 제조방법은, 반도체 제조 프로세스의 상류에 배치되는, 예를 들면 성막 처리장치에 의한 제1처리공정(43), 제1처리공정(43)의 하류 공정에 배치된 제2처리공정(46)과, 로트 상승 공정(47)을 거친 웨이퍼상에 형성된 복수의 반도체장치의 소자 성능 및 수율를 검사하는 D/S 처리공정(48)을 구비한다.

가공 A를 처리하는 제1처리공정(43)은 프로세스 처리를 실행하는 처리장치의 장치 정보(43a)를 품질 추정부(61)에 송신하고, 품질 추정부(61)는 장치 정보(43a) 에 근거해 추정 품질 데이터(61a)를 추정 품질관리부(66)에 송신한다. 이러한 추정 품질관리부(66)는 현시점에서 가공 A가 실시되고 있는 로트의 처리가 완료된 후, 제1검사공정(44)에 의한 웨이퍼의 인라인 QC 처리 결과를 비교 데이터(67)로서 취득하여, 추정 품질 데이터(61a)와 비교할 수 있으므로 추정 품질 데이터(61a)의 확실도를 판정할 수 있다.

예를 들면, 추정 품질관리부(66)는 품질 추정부(61)가 추정한 추정 품질 데이터(61a)와 제1검사공정(44)에서 실측한 실측치를 비교하면서, 장치 정보(43a)와 실측치와의 상관 처리를 수행한다. 여기서, 본 실시형태의 상관 처리란 품질 추정부(61)에 의해 추정한 추정 품질 데이터(61a)를 실측치에 근사시키는 처리를 의미하고, 각 로트에서 얻을 수 있던 장치 정보(43a)를 제1 처리공정(43)의 반도체 제조 프로세스에 피드백해 다음 회의 로트를 처리할 단계에서 장치 정보(43a)를 보정해 실측치에 접근할 수 있다. 따라서, 상관 처리에 의해 품질 추정부(61)에 있어서의 추정 품질 데이터(61a)의 산출 모델 파라미터를 적절히 수정할 수 있다.

예를 들면, 추정 품질관리부(66)가 10 로트의 상관 처리를 실행한 후의 추정 품질 데이터(61a)와 실측치와의 괴리는, 제1검사공정(44)(인라인 QC)이나 제3검사공정(44c)(인라인 QC)이 불필요해지는 정도로 감소하고, 추정 품질부(66)에 접속한 프로세스 및 소자 시뮬레이션 장치(69a)에 제1처리공정(43)에서 가공 A를 실시한 로트의 수율정보를 전송 하는 것으로, 처리공정(43)에서 처리된 로트의 수율을 예 측할 수 있다.

동일하게, 가공 B를 처리하는 제2처리공정(46)은, 제2처리공정(46)의 프로세스 처리를 실행하는 장치 정보를 품질 추정부(68)에 송신하고, 품질 추정부(68)는 수신한 장치 정보에 근거해 추정 품질 데이터로서의 QC 정보(68a)를 추정 품질관리부(66a)에 송신한다. 이 추정 품질관리부(66a)는 현시점에서 가공 B가 실시되고 있는 로트의 처리가 완료한 후에, 제3검사공정(44c)에 의한 웨이퍼의 검사 결과 데이터로서의 QC 정보(44d)를 비교 데이터(67a)로서 취득해 QC 정보(68a)와 비교할 수 있다.

추정 품질관리부(66a)는 품질 추정부(68)가 추정한 QC 정보(68a)와 제3검사공정(44c)로 실측한 QC 정보(44d)를 비교하면서, 장치 정보와 실측치와의 상관 처리를 수행한다.

예를 들면, 추정 품질관리부(66a)가 10 로트의 상관 처리를 실행한 후의 QC 정보(68a)와 실측치와의 괴리는, 가공 B를 실시하는 제2처리공정(46)으로부터 반출한 웨이퍼를 검사하는 제3검사공정(44c)(인라인 QC)가 불필요해지는 정도로 감소하고, 추정 품질관리부(66a)에 접속한 프로세스 및 소자 시뮬레이션 장치(69a)에 제2처리공정(46)에서 가공 B를 실시한 로트의 수율정보를 전송 하는 것으로, 처리공정(46)에서 처리된 로트의 수율를 예측할 수 있다.

프로세스 및 소자 시뮬레이션 장치(69a)는, 상류 공정으로서의 제1처리공정(43)의 수율정보와 하류 공정으로서의 제2처리공정(46)의 수율정보에 근거해 반도체 제조 프로세스 및 반도체장치로서의 소자의 시뮬레이션을 실행하고, 각 로트의 추정 수율정보를 다음 단의 소자 성능 수율예측부(70a)에 송신한다.

상술한 소자 성능 수율예측부(70a)는, 추정 품질관리부(66) 및 추정 품질관리부(66a)가 추정한 정보에 근거해 반도체장치의 수율를 예측하고 있지만, 더욱이 본 실시형태에서는 인라인 QC 처리에 의한 제1검사공정(44)의 QC 정보(44a) 및, 제3검사공정(44c)의 QC 정보(44d)를 수집하고, 실측치에 근거해 반도체장치의 수율을 중간 처리공정의 단계에서 예측할 수 있다.

프로세스 및 소자 시뮬레이션 장치(69)는, 상류 공정(또는 이전 단 공정)에 배치된 제1검사공정(44)에 의한 QC 정보(44a)와, 하류 공정(또는 후단 공정)에 배치된 제3검사공정(44c)의 QC 정보(44d)를 합병시켜 프로세스 및 소자의 시뮬레이션을 실행하고, 시뮬레이션 결과로서의 수율정보를 다음 단의 소자 성능 수율예측부(70)에 송신한다.

소자 성능 수율예측부(70)는, 각 로트 마다의 수율예측 정보(72)를 상술한 소자 성능수율예측부(70a)에 송신한다. 소자 성능수율예측부(70a)는 추정수율 정보와 수율예측 정보(72)를 비교하고, 반도체장치의 수율예측 처리(75)를 실행하는 것으로 한층 더 고정밀도의 수율예측을 제공할 수 있고, 수율예측 처리 (75)와 병행해 제1검사공정(44)과 제3검사공정(44c)에 의한 인라인 QC의 빈도를 재설정(예를 들면, 검사의 생략 또는 솎아냄)할 수 있다.

더욱이, 본 실시형태에 의한 반도체장치의 제조시스템은, 제1처리공정(43) 및 제2처리공정(46)의 각각에 배치된 처리장치의 장치 정보에 근거하는 추정 품질로부터 반도체장치의 수율를 예측함과 더불어, 각 처리공정으로부터 반출되는 웨이 퍼의 검사 결과에 근거해 반도체장치의 수율를 예측했지만, 이 예측한 수율과 병행해 로트 상승 공정(47)의 웨이퍼에 대해 프로브 검사장치에 의한 D/S 처리공정(48)에서 소자 성능수율을 요구할 수 있다.

D/S 처리공정(48)에 의해 실측한 수율과 소자 성능 수율예측부(70)의 수율을 비교처리(71)하고, 그 차이로부터 소자 성능 수율예측부(70)의 시뮬레이션 정밀도를 보정할 수도 있고, D/S 처리공정(48)에 의해 실측한 수율과 소자 성능 수율예측부(70a)의 수율을 비교처리(73)하고, 그 차이로부터 소자 성능 수율예측부(70a)의 시뮬레이션 정밀도를 보정할 수도 있다. 즉, 프로세스 및 소자 시뮬레이션 장치(69,69a)에 있어서의 시뮬레이터 모델의 파라미터를 적절히 수정할 수 있다.

본 실시형태로 나타낸 반도체장치의 제조시스템에 의하면, 실측된 반도체장치의 수율에 근거해 각 수율예측을 보정하면서 반도체 제조 프로세스를 반복하면, 정밀도 높은 수율예측을 할 수 있기 때문에, 예를 들면 품질관리용의 웨이퍼로서의 NPW(Non Product Wafer)를 생략 할 수 있고, 인라인 QC로서의 검사공정도 생략할 수도 있어, 각 로트 마다의 반도체 제조 프로세스 낱장 시뮬레이션을 실행할 수도 있다고 하는 이점이 있다.

(제6실시형태)

도 6은 본 발명의 제6실시형태에 따른 반도체장치의 불량 로트를 발생시킨 제조장치를 특정하는 방법을 설명하는 도면이다. 도면 중의 반도체장치의 처리공정은 산화로를 이용해 예시하지만, 본 발명에 있어서 제1처리공정(43)에 이용하는 처리장치는 산화로로 한정되는 것은 아니고, 다른 반도체 제조 프로세스를 실행하는 처리장치에도 적용할 수 있는 것은 물론이다.

산화 공정과 같은 제1처리공정(43)은 처리장치 내부의 챔버로 열화학반응 프로세스에 의해 웨이퍼상에 산화막을 생성시킨다. 또, 제1처리공정(43)에 이용하는 처리장치는 측정기(77)에 접속되고, 챔버 내부에 배치한 복수의 검지기로부터 측정기(77)에 압력, 온도, 전압, 펄프 개방도와 같은 장치 정보를 실시간으로 송신하고 있다.

측정기(77)는 수신한 각종 검지 데이터에 근거해, 반도체 제조 프로세스중의 웨이퍼 상태를 판정한다. 예를 들면, 제1처리공정(43)의 반도체 제조 프로세스를 실행하고 있는 처리장치 내부의 챔버로부터 복수의 데이터를 수집하고, 반도체 제조 프로세스의 레시피(recipe)마다 처리한 웨이퍼의 로트를 특정할 수 있다.

또, 측정기(77)는 실시간 데이터 수집 능력을 가지는데, 예를 들면 소정 시간 간격으로 동시에 검출한 9종류의 아날로그 데이터를 디지털 데이터로 변환하고, 이 디지털 데이터를 로트마다 시(時)계열로 기록 및 해석한다. 도면 중앙의 히스토그램은 측정기(77)에서 수집한 챔버 내부 상태를 시계열로 기억하고, 기억한 시계열 데이터를 스칼라량으로 변환해 검출치(79;detection)로서 표시하고 있다. 이 검출치(79) 중에서 프로세스 제어 가능한 낮은 파고치(波高値)와 높은 파고치로 나타내는 프로세스 제어할 수 없는 비제어치(80;out of control)를 디스플레이상에서 확인할 수 있다.

측정기(77)는 비제어치(80)로 나타내는 스칼라량에 근거해 처리공정(43)의 소정 처리 시각에 대응하는 챔버 상태를 해석처리하고, 챔버 내부의 요소 정보를 특징량화(81;localization)한 수치 정보를 그래프로 표시한다. 이러한 특징량화(81)는 처리중인 로트의 몇번째 웨이퍼의 특정 개소에 어떠한 결함이 존재하는지를 나타내고 있다. 예를 들면, 검출한 비제어치(80)에 근거해 챔버 내부의 특징량(또는 요소 정보)으로서의 파라미터 A의 값을 0.78, 파라미터 B의 값을 -0.63으로서 연산 처리하고, 측정기(77)의 내부 또는 외부에 이러한 특징량화(81)의 디지털 정보를 기록하는 도시되지 않은 특징량 데이터베이스에 접속하여, 실시간의 결함 식별 처리로서의 동정화 처리(82;fault identification)를 실행한다.

상술한 동정화 처리(82)에 이용하는 특징량 데이터베이스는, 도면중의 상관표(83)의 형식에서 관리할 수 있고, 산화로와 같은 처리공정(43)의 장치 상태 수정(correction)에 이용할 수 있다. 예를 들면, 상관표(83)의 왼쪽란에 나타낸 결함 파라미터의 결함 분류번호 란에 나타낸 X1에 대응하는 오른쪽란의 특징량(A=O.8/B=-O.6)과, 측정기(77)가 연산 처리한 특징량 파라미터 A의 O.78, 파라미터 B의 -0.63이 동정화 처리(82)된 경우에는, 웨이퍼의 로트 상태는 도면 왼쪽위에 나타낸 결함부를 갖는 로트 상태(84)와 같이 홀수와 짝수의 차례로 우량품 다수 웨이퍼와 우량품 소수 웨이퍼가 반출된다고 하는 통계적인 데이터가 기록되고 있다. 이 통계적인 데이터에는 반도체 제조 프로세스의 레시피 정보나 TEG 정보도 포함되고, 검사 이력 및 반도체장치의 분류 정보도 데이터에 포함할 수 있다.

더욱이, 상관표 왼쪽란의 X1에 대응하는 오른쪽란의 특징치에 의해 특정되는 웨이퍼의 처리는, 산화 공정과 같은 처리공정(43)에서 복수의 챔버간에 어떤 EES 신호의 차이가 검출되고 있는 경우가 있어, 처리장치의 추정 불량 모드를 특정할 수 있다.

또, 상관표(83)의 왼쪽란에 나타내는 결함 패턴의 결함 분류번호 X2에 의해 동정화 처리(82)되는 웨이퍼의 로트 상태는, 특징량 데이터베이스에 기억되고 있는 특징량으로서의 파라미터 A 값이 O.2, 파라미터 B 값이 O.7의 소수점이하를 1자리수로 표시하는 수치 정보가 독출되고, 특징량화(81)된 데이터와 비교해 근사하고 있는 경우에는, 이 웨이퍼의 로트 상태는 도면 왼쪽 가운데에 나타낸 로트 상태(85)와 같이 랜덤인 상태로 우량품 소수 웨이퍼가 반출된다고 하는 통계적인 데이터에 근거해 처리공정(43)이 평가된다.

동일하게, 상관표(83)의 왼쪽란에 나타낸 결함 패턴의 결함 분류번호 X3에 의해 동정화 처리(82)되는 웨이퍼의 로트 상태는, 특징량 데이터베이스에 기억되고 있는 특징량으로서의 파라미터 A 값이 O.4, 파라미터 B 값이 -0.3의 소수점이하를 1자리수로 표시하는 수치 정보가 독출되고, 특징량화(81)된 데이터와 비교해 근사하고 있는 경우에는, 이 웨이퍼의 로트 상태는 도면 왼쪽하단에 나타낸 로트 상태(86)와 같이 로트의 전반은 우량품 소수 웨이퍼가 존재하고, 로트의 후반은 우량품 다수 웨이퍼가 존재하는 로트가 반출된다고 하는 통계적인 데이터에 근거해 처리공정(43)이 평가된다. 또한, X3의 결함 분류번호에 대응하는 로트의 웨이퍼는, 예를 들면 처리공정(43)의 노내부 온도가 서서히 상승하면 결함이 삭감된다고 하는 회복 공정에 의해 수율를 향상시킬 수 있다.

측정기(77)는, 상술한 바와 같이 실시간으로 처리공정(43)의 챔버 상태를 검출하고, 특징량화(81)하여 동정화 처리(82)를 수행하기 때문에, 동정화 처리(82)에 의해 불량한 다수의 로트가 발견된 단계에서 자동적으로 불량 원인이 되는 처리공정(43)을 특정할 수 있다. 따라서, 불량한 다수의 로트가 발견되었을 경우에는, 불량 로트를 발생하는 처리공정(43)을 즉시 정지하고, 메인트넌스를 실시하도록 오퍼레이터에게 알리는 것과 같이 구성하면 좋다. 더욱이, 새로운 패턴에 특징량화(81)된 로트는 도면 가운데 우하단에 나타낸 "신기호"를 할당하여 상술한 특징량 데이터베이스에 그 특징량이나 웨이퍼의 로트 상태를 나타내는 정보를 기록할 수도 있다.

(제7실시형태)

도 7은 본 발명의 제7실시형태에 따른 반도체장치의 제조방법을 설명하는 모식적인 흐름도이다. 로트 투입 공정(42), 제1처리공정(43), 제1검사공정(44), 제3검사공정(44c), 제2처리공정(46), 로트 상승 공정(47), D/S 처리공정(48), 품질 추정부(61), 추정 품질관리부(66), 검출치(79), 비제어치(80), 특징량화(81), 동정화 처리(82), 상관표(83) 및, 신기호는 상술한 실시형태와 동등하므로 중복된 설명을 생략 한다.

반도체장치의 제조시스템은 기존의 특징량화(81)한 정보와 관련지을 수 있었던 결함부(84b)를 갖는 웨이퍼(17b)나, 결함부(84a)를 갖는 웨이퍼(17c)에 대응하는 결함 파라미터 X1, X2, X3의 분류 번호와 복수의 특징량을 특징량 데이터베이스에 기억시켜 특징량화(81)된 로트를 동정화 처리(82)하는 것으로써 불량 로트를 발견할 수 있지만, 동종의 결함부(84a)가 존재해도, 미지의 불량 패턴으로서 웨이퍼(17a)가 처리된 로트에 대해서는 로트 아웃 처리 및 메인트넌스 처리가 곤란하다.

이에 대해, 본 실시형태에서는 처리공정(43)을 실시하는 처리장치로부터 품질 추정부(61)에 실시간으로 수집한 장치 정보를 각 로트에 대응시켜 송신하고, 그 후에 하류 공정을 종료해 로트 상승 공정(47)을 통과한 웨이퍼(17a)를 D/S 처리공정(48)에 의해 검사해, 최종적인 결함부(84a)가 특정된다.

D/S 처리공정(48)은 로트의 번호, 결함부의 주소를 기억 또는 출력하고 있으므로, 반도체장치의 제조시스템은 이 로트 번호에 의지해 이 로트의 가공 A를 처리한 처리공정(43)에서 이용한 장치의 장치 정보(예를 들면, 도 2의 43a 참조)를 검색하고, 품질 추정부(61)에서 검색한 장치 정보(43a)를 불량 로트 정보로서 감시시켜 품질 추정부(61) 내부의 파라미터를 자동적으로 갱신하도록 제어한다. 추정 품질관리부(66)는, 상술한 바와 같이 품질 추정부(61)로부터 추정 품질 데이터를 받아 반도체장치의 수율를 추정하므로, 현시점 보다 후의 반도체 제조 프로세스에 대해 웨이퍼(17a)와 같은 결함 패턴을 갖는 로트를 반도체장치의 제조시스템의 라인으로부터 조기에 배제해, 쓸데없는 화학물등을 소비하는 것을 유효하게 방지할 수 있다.

또, 반도체장치의 제조시스템은, 새롭게 발견한 불량 패턴의 특징량 정보를 상관표(83) 중의 결함 파라미터의 결함 분류번호 X4로서 신기호를 할당하여 특징량 데이터베이스에 자동적으로 등록할 수 있는 것은 물론이다.

(제8실시형태)

본 발명의 제8실시형태에 따른 반도체장치의 제조시스템은, 도 8에 나타낸 바와 같이 웨이퍼(17a)를 처리하는 처리장치(14a), 웨이퍼(17b)를 처리하는 처리장 치(14b), 웨이퍼(17c)를 처리하는 처리장치(14c), 웨이퍼(17d)를 처리하는 처리장치(14d), 각 처리장치(14a~14d) 마다 설치된 자기진단장치(5a~5d), 각 자기진단장치(5a~5d) 마다 설치된 데이터베이스(13a~13d), 웨이퍼(17a)를 검사하는 검사장치(19a), 웨이퍼(17b)를 검사하는 검사장치(19b), 웨이퍼(17c)를 검사하는 검사장치(19c), 웨이퍼(17d)를 검사하는 검사장치(19d), 자기진단장치(5a~5d)에 접속되어 각 처리장치(14a~14d)가 처리한 웨이퍼(17a~17d) 마다의 추정 품질치를 수신하는 컴퓨터(11)를 구비한다.

제8실시형태에 이용하는 자기진단장치(5a~5d)는 제1실시형태에 이용한 자기진단 시스템(11a)과 동등한 하드웨어 자원 및 이와 협동한 소프트웨어로 구성할 수 있다. 따라서, 자기진단 시스템으로서의 자기진단장치(5a~5d)는 처리 조치(14a~14d)의 장치 정보를 수신해 자기진단을 실행한다.

컴퓨터(11)는 자기진단장치(5a~5d)와 접속해, 모든 웨이퍼(17a~17d)의 추정 품질치를 기억장치(12)에 기억하며, 또는 검사 타이밍마다 검사장치(19a~19d)로부터 송신되는 수 로트의 웨이퍼중에서 선택한 로트 웨이퍼의 검사 결과를 수신하고, 검사 결과에 근거하는 검사 품질치(예를 들면, 막두께, 에칭 레이트, 불순물의 확산 심도, 멜트 상태)를 로트 번호, 웨이퍼 번호에 대응시켜 기억장치(12)에 기억한다.

컴퓨터(11)에 의한 품질관리는 선택한 로트에 복수의 웨이퍼가 존재하는 경우에는 대표 웨이퍼만을 검사장치(19a~19d)가 검사하고, 검사 결과를 로트 번호, 대표 웨이퍼 번호에 대응시켜 컴퓨터(11)가 수신한다. 검사되지 않는 웨이퍼는 대 표 웨이퍼와 동일한 품질을 갖는 것이라고 추정해 컴퓨터(11)가 로트 번호 및 웨이퍼 번호에 대응시켜 기억해 로트 및 웨이퍼마다 품질관리를 한다.

따라서, 컴퓨터(11)는 전체 로트의 전체 웨이퍼 추정 품질치를 로트 번호 및 웨이퍼 번호에 대응시켜 기억하고, 검사 타이밍마다 출력되는 일부 로트의 웨이퍼 검사 품질치를 로트 번호 및 웨이퍼 번호에 대응시켜 기억한다.

컴퓨터(11)는 메인 데이터베이스(13)에 기억한 APC, MES의 데이터를 사용해 제조시스템 전체를 관리하고, 복수의 처리장치(14a~14d)에 대해 다른 프로세스를 실행시키고 있다. 예를 들면, 처리장치(14a)는 웨이퍼(17a)에 대해 산화막 형성 프로세스를 실행시키고, 처리장치(14b)는 웨이퍼(17b)에 대해 에칭 프로세스를 실행시키고, 처리장치(14c)는 웨이퍼(17c)에 대해 불순물 확산프로세스를 실행시키고, 처리장치(14d)는, 예를 들면 웨이퍼(17d)에 대해 리플로우(또는 멜트) 프로세스를 실행시키는 바와 같이 제어한다.

단, 도시된 처리장치(14a~14d)는 단순화하기 위해 4대로서 예시하지만, 현재의 LSI의 제조공정으로부터 용이하게 이해할 수 있듯이 반도체장치의 제조시스템은, 일반적으로는 동종의 처리장치가 복수대 설치되어 전체 10대 이상의 처리장치가 배치되고 있다.

각 처리장치(14a~14d)는 내부 상태를 나타내는 장치 정보를 각종 센서를 통해 출력한다. 예를 들면, 플라스마 프로세스 장치이면, 챔버 내부의 압력, 온도, 고주파 전력치, 고주파 임피던스를 정합시키는 캐패시터의 값, 챔버내에 도입하는 가스의 유량 등, 각 프로세스마다 결정한 장치 정보를 각각 설치된 자기진단장치 (5a~5d)로 출력한다.

자기진단장치(5a)는 장치 정보를 보존하는 데이터베이스(13a)에 접속되고, ESS에 의해 웨이퍼(17a)를 처리하고 있는 처리장치(14a)로부터 장치 정보를 수신하고, 장치 정보에 근거해 웨이퍼(17a)에 대응한 추정 품질치(예를 들면, 처리장치(14a)를 산화로로 한다면, 웨이퍼(17a) 상에 형성되는 막두께)를 산출하고, 이 추정 품질치를 컴퓨터(11)에 송신함과 동시에, 데이터베이스(13a)에 웨이퍼(17a)에 대응시켜 추정 품질치를 기억한다.

또한, "추정 품질치"란, 예를 들면 처리장치(14a)를 산화로로 한다면, 처리장치(14a)로부터 수신한 장치 정보 X를 막두께 형성 모델의 식(예를 들면, Ye=aX+b)에 대입해 추정 막후치 Ye를 산출하는 웨이퍼(17a) 상에 형성되는 막두께의 추정치를 의미한다. 장치 정보 X는, 히터 온도이어도 좋고, 가스의 유량이어도 좋은, 장치 정보 마다 막두께 형성 모델의 식을 데이터베이스(13a)가 기억하고, 자기진단장치(5a)가 막두께 형성 모델의 식에 장치 정보를 입력해 추정 품질치를 산출한다.

자기진단장치(5b)는 장치 정보를 보존하는 데이터베이스(13b)에 접속되어 ESS에 의해 웨이퍼(17b)를 처리하고 있는 처리장치(14b)로부터 장치 정보를 수신하고, 장치 정보에 근거해 웨이퍼(17b)에 대응한 추정 품질치(예를 들면, 처리장치(14b)가 건식 에칭 장치이면, 에칭 레이트)를 산출하고, 이 추정 품질치를 컴퓨터(11)에 송신 함과 동시에, 데이터베이스(13b)에 웨이퍼(17b)에 대응시켜 추정 품질치를 기억한다.

자기진단장치(5c)는 장치 정보를 보존하는 데이터 페이스(13c)에 접속되어 ESS에 의해 웨이퍼(17c)를 처리하고 있는 처리장치(14c)로부터 장치 정보를 수신하고, 장치 정보에 근거해 웨이퍼(17c)에 대응한 추정 품질치(예를 들면, 처리장치(14c)를 확산로로 하면, 불순물의 확산 심도)를 산출하고, 이 추정 품질치를 컴퓨터(11)에 송신 함과 동시에, 데이터베이스(13c)에 웨이퍼(17c)에 대응시켜 추정 품질치를 기억한다.

자기진단장치(5d)는 장치 정보를 보존하는 데이터베이스(13d)에 접속되어 ESS에 의해 웨이퍼(17d)를 처리하고 있는 처리장치(14d)로부터 장치정보를 수신하고, 장치 정보에 근거해 웨이퍼(17d)에 대응한 추정 품질치(예를 들면, 처리장치(14d)를 어닐로로 하면, 절연막의 멜트 상태)를 산출하고, 이 추정 품질치를 컴퓨터(11)에 송신함과 동시에, 데이터베이스(13d)에 웨이퍼(17d)에 대응시켜 추정 품질치를 기억한다.

도 8 및 도 9를 참조하여 웨이퍼의 제조 프로세스 중에서 에칭을 예시하여 반도체장치 제조시스템의 동작을 설명한다. 제조시스템에서는 기대치의 범위에 들어가는 검사 품질치 Yq를 추출하고, 추정 품질치 Ye와 검사 품질치 Yq를 비교하고,추정 품질치 Ye의 모델을 다음의 플로우에 따라 갱신한다.

여기서, "기대치"란 기억장치(12)에 기억하고 있는 과거의 검사 품질치 Yq를 시계열로 배열해 검사 품질치 Yq의 경향을 산출하여, 현시점에서 적절하다고 기대되는 검사 품질치를 의미한다.

(재검사 플로우)

이하에서는, 처리장치(14a), 처리장치(14b), 처리장치(14c), 처리장치(14d) 중 건식 에칭 장치로서의 처리장치(14b)를 예를 들어 설명한다.

(a) 컴퓨터(11)는 시작 단계(90; 이하, 단계를 "S"로 약기한다)에서, 검사장치(19b)가 처리장치(14b)로 처리한 웨이퍼(17b)를 정기적으로 검사한 검사 결과를 수신한 단계에서, 이상 체크(S91)로 이행한다. 컴퓨터(11)는 검사 결과를 검사 품질치 Yq로 변환하고, 검사 품질치 Yq와 기억장치(12)에 기억한 기대치와 비교해 검사 품질치 Yq가 비정상인가 아닌가를 판정한다. 이상 판정의 경우에는, 재측정(S92)으로 분기해 검사 장치(19b)에 재측정 명령을 송신한다.

(b) 검사장치(19b)는, 재측정(S92)에서 웨이퍼(17b)를 재측정하고, 재측정한 검사 결과를 컴퓨터(11)에 재송신한다.

(c) 컴퓨터(11)는 재측정(S92)에서 재측정한 검사 결과를 검사 품질치 Yq로 변환하고, 기대치와 비교해 이상 판정으로 했을 경우에는, 메일 송신(S93)으로 이행해 프로세스 담당자 앞에 전자 메일을 송신하고, 웨이퍼(17b)의 이상 발생을 통지한다.

(d) 컴퓨터(11)는 이력갱신(S94)으로 이행하고, 기억장치(12)에 웨이퍼(17b)의 이상을 기록하며, 웨이퍼의 번호, 웨이퍼의 로트, 웨이퍼를 처리한 처리장치(14b)에 대응지어 데이터베이스를 갱신한다.

(실측치 비교 플로우)

(a) 컴퓨터(11)는 재측정(S92)에서 수신한 재측정의 검사 품질치 Yq를 기대치와 비교해 적정 판정으로 했을 경우에는, 기억장치(12)에 재측정의 이력을 검사 장치(19b)와 웨이퍼(17b)에 대응지어 기억함과 동시에, 노드(95)를 경유해 추정 품질 비교(S96)로 이행한다.

(b) 컴퓨터(11)는 이상 체크(S91)에서 검사 품질치 Yq를 적정으로 판정했을 경우에도 추정 품질 비교(S96)로 이행한다.

(c) 컴퓨터(11)는 추정 품질 비교(S96)에서 자기진단장치(5b)가 산출한 추정 품질치 Ye와 검사 품질치 Yq를 비교해 판정 기준과 일치하는지 판정한다. 판정 기준은, 추정 품질치 Ye와 검사 품질치 Yq의 회귀 직선의 신뢰 구간내에 추정 품질치 Ye가 존재하는 경우에는 일치로 판정하고, 신뢰 구간에서 벗어났을 때는 불일치로 판정한다.

(d) 컴퓨터(11)는 추정 품질 비교(S96)에서 불일치 판정을 했을 경우에는, 요소 판정 처리(S97)로 이행해 자기진단 파라미터를 수정한다. 예를 들면, 자기진단 파라미터는 다음의 수학식 1과 같이 표현된다.

Ye1 = aX1 + b….

(1) 컴퓨터(11)는 현재의 추정 품질치 "Ye1c"를 기억장치(12)에 기억하고, 계수 "a", 계수 "b"의 어느 쪽이든지 1 개 또는 계수 "a", 계수 "b"의 쌍방을 변경한 새로운 추정 품질치 "Ye1n"를 기억장치(12)에 기억한다.

(e) 컴퓨터(11)는 요소 판정(S97)에서 기억장치(12)에 기억하고 있는 검사 품질치 Yq의 이력을 참조해, 과거의 검사 품질치 Yq1c의 증감과 불일치로 판정한 시점의 추정 품질치 Ye1n를 비교하고, 추정 품질용 Ye1n를 검사 품질치 Yq에 근사 시키는 바와 같이, 계수 "a"의 변경, 계수 "b"의 변경, 장치 정보 X1과 다른 장치 정보 "Xn"을 추가시키는지 판정한다.

(f) 컴퓨터(11)는 추정 품질치 Ye1n이 과거의 검사 품질치 Yq1c와 비교해 가정 외의 변동으로 판정했을 경우에는, 장치 정보 추가(S98)에서 장치 정보 "X1"과 다른 새로운 장치 정보 "Xn"을 추가하고, 추정식 갱신(S101)으로 이행해 새로운 자기진단 파라미터를 데이터베이스(13b)에 자기진단장치(5b)를 경유해 기록한다.

(g) 컴퓨터(11)는 추정 품질치 Ye1n이 과거의 검사 품질치 Yq1c와 비교해 단조롭게 변화하고 있다고 판정한 경우에는, a 변경(S99)에서 계수 "a"를 증감시키고 추정 품질치 Ye1n을 검사 품질치 Yq에 근사시켜, 추정식 갱신(S101)으로 이행해 새로운 자기진단 파라미터를 데이터베이스(13b)에 자기진단장치(5b)를 경유해 기록한다.

(h) 컴퓨터(11)는 추정 품질치 Ye1n이 과거의 검사 품질치 Yq1c와 비교해 급격히 변화하고 있다고 판정한 경우에는, b 변경(S100)에서 계수 "b"를 증감시키고 추정 품질치 Ye1n을 검사 품질치 Yq에 근사시켜, 추정식 갱신(S101)으로 이행해 새로운 자기진단 파라미터를 데이터베이스(13b)에 자기진단장치(5b)를 경유해 기록한다.

(i) 그 후, 컴퓨터(11)는 메일 송신(S102)으로 이행하고, 프로세스 담당자 앞으로 전자 메일을 송신하여 새로운 자기진단 파라미터의 갱신보고를 실행한다.

(j) 컴퓨터(11)는 이력 갱신(S94)으로 이행하고, 기억장치(12) 웨이퍼(17b)의 이상을 기록해, 웨이퍼의 번호, 웨이퍼의 로트, 웨이퍼를 처리한 처리장치(14b) 에 대응지어 데이터베이스를 갱신한다.

(k) 컴퓨터(11)는 추정 품질 비교(S96)에서 일치 판정을 한 경우에는, 스펙 확인(S106)으로 분기하고, 추정 품질치 Ye1n이 규격에 들어가는지 판정한다. 규격에 들어간다고 판정한 경우에는, 이력 갱신(S94)으로 이행하고, 기억장치(12)에 웨이퍼(17b)의 정상을 기록해, 웨이퍼의 번호, 웨이퍼의 로트, 웨이퍼를 처리한 처리장치(14b)에 대응지어 데이터베이스를 갱신한다.

여기서, "규격"이란 반도체장치를 제조하는 각 프로세스에서 획일적으로 정한 기준치로 상술한 기대치와 다르다.

(센서 이상 통지 플로우)

(a) 컴퓨터(11)는 개시(S90)에서 웨이퍼(17b)의 로트가 처리장치(14b)에 반송되고 처리가 개시되는 경우, 센서 체크(S103)로 이행하여, 자기진단장치(5b)에 의한 처리장치(14b)에 설치된 각종 센서의 동작을 검사한다. 예를 들면, 에칭 가스의 유량 센서, 고주파 전원의 센서, 챔버의 압력 센서등의 에칭에 영향을 주는 장치 정보를 출력하는 센서가 정상적으로 동작하고 있는지 아닌지를 판정하고, 정상 판정의 때에는 추정 품질 계산(S104)으로 이행하고, 어느 쪽이든지 1 개에서도 센서가 이상인 경우에는 센서 이상 통지(S113)로 분기한다.

(b) 컴퓨터(11)는 센서 이상 통지(S113)에서 자기진단장치(5b)로부터 처리장치(14b)의 장치 정보에 대응시킨 센서 이상 통지를 수신하고, 기억장치(12)에 기억하고 있는 처리장치(14b)의 센서 이력 정보를 참조해, 이상으로 판정된 센서의 관련 이력 정보를 추출한다. 예를 들면, 전회의 이상 발생시로부터 금회 이상 판정시 까지의 경과시간(또는, 연속 정상 동작 기간), 처리장치(14b)가 제조 라인에 설치되고 나서 이상 판정된 통산 회수, 처리장치(14b)가 정상 동작시의 장치 정보의 경향에 근거하는 정상 추천치등을 기술한 전자 메일을 작성한다.

(c) 컴퓨터(11)는 메일 송신(S114)로 이행하고, 센서 이상 통지(S113)에서 작성한 전자 메일을 프로세스 담당자 앞에 송신하고, 처리장치(14b)의 센서의 이상을 통지해 처리를 종료한다.

(추정 품질 산출 플로우)

(a) 자기진단장치(5b)는 개시(S90)로부터 센서 체크(S103)로 이행하고, 센서가 모두 정상인 경우에는 추정 품질 계산(S104)으로 이행하며, 웨이퍼(17b)를 처리장치(14b)에 반입해 처리를 개시할 단계에서, 예를 들면 챔버의 임피던스 조정을 행하는 캐패시턴스를 나타내는 장치 정보 "X1"도 취득 개시하고, 수학식 1을 이용해 추정 품질치 Ye1을 산출해, 품질관리(S105)로 이행한다.

(b) 컴퓨터(11)는 품질관리(S105)에서 자기진단장치(5b)가 산출한 웨이퍼(17b)의 추정 품질치 Ye1을 수신 함과 동시에, 웨이퍼(17b)가 검사장치(19b)에서 검사되었는지 아닌지를 로트 번호 또는 웨이퍼 번호에 근거해 판정한다. 검사필로 판정한 경우에는, 추정 품질 비교(S96)로 분기하고, 실측치 비교 플로우의 순서를 실행한다.

한편, 웨이퍼(17b)가 검사장치(19b)에서 검사되어 있지 않은 경우에는, 스펙 확인(S106)으로 분기한다. 즉, 복수의 로트를 처리장치(14b)에서 처리하면서, 정기적으로 웨이퍼(17b)를 검사하므로 검사되지 않는 웨이퍼(17b)가 존재하며, 또는 검 사한 로트여도 대표 웨이퍼가 아닌 웨이퍼(17b)는 검사장치(19b)에서 검사되어 있지 않은 이력이 기억장치(12)에 보존되고 있으므로, 컴퓨터(11)는 웨이퍼의 이력을 참조해 스펙 확인(S106)으로 분기한다.

(c) 컴퓨터(11)는 스펙 확인(S106)에서 추정 품질치 Ye1이 규격에 맞는지 판정한다. 규격에 맞는다고 판정한 경우에는, 이력 갱신(S94)으로 이행하고, 기억장치(12)에 웨이퍼(17b)의 정상을 기록하고, 웨이퍼 번호, 웨이퍼의 로트 번호, 웨이퍼를 처리한 처리장치(14b)에 대응지어 데이터베이스를 갱신해, 처리를 종료한다.

한편, 컴퓨터(11)가 스펙 확인(S106)에서 추정 품질치 Ye1이 규격에 맞지 않는다고 판정한 경우에는, 추가 검사 결정(S107)으로 분기한다.

(d) 컴퓨터(11)는 추가 검사 결정(S107)에서 프로세스 담당자로부터의 명령으로 추가 검사를 하는 경우에는, 추가 품질관리(S108)으로 분기하고, 웨이퍼(17b) 를 검사장치(19b)로 검사시켜 검사 결과를 변환한 검사 품질치 Yq를 웨이퍼(17b)에 대응지어 기억장치(12)에 보존한다.

(e) 컴퓨터(11)는 처리를 추정 품질 비교(S96)로 이행시키고, 추가 품질관리(S108)로 기억장치(12)에 보존한 검사 품질치 Yq와 추정 품질치 Ye1을 비교해, 실측치 비교 플로우의 순서를 실행한다.

(f) 컴퓨터(11)는 추가 검사 결정(S107)에서 프로세스 담당자로부터의 명령에 의해 웨이퍼(17b)의 추가 검사를 하지 않는 경우에는, 상위 성분 리포트(S109)로 이행하고, 기억장치(12)에 기억된 과거의 추정 품질치 Ye1c와 스펙 확인(S106)에서 규격에 맞지 않으면 판정한 추정 품질치 Ye1n을 비교해, 수학식 1에서 나타낸 추정 품질치 Ye1을 산출하는 모델 중에서 불일치의 큰 상위의 성분(예를 들면, 상위의 계수 "a"와 다음의 계수 "b")을 기술한 전자 메일을 작성한다.

또, 컴퓨터(11)는 상위 성분 리포트(S109)에 있어서, 스펙 확인(S106)에서 규격외로 판정된 추정 품질치 Ye1n를 기억장치(12)의 데이터베이스에 기억함과 동시에, 데이터베이스에 기억된 추정 품질치 Ye1c의 이력을 참조해, 과거에 동일한 이상이 없는가 조사하고, 조사 결과를 기술한 전자 메일을 작성한다.

(g) 컴퓨터(11)는 메일 송신(S110)으로 이행하고, 프로세스 담당자 앞으로 상위 성분 리포트(S109)에서 작성한 전자 메일을 송신해, 웨이퍼(17b)의 추정 품질치 Ye1의 이상 발생을 통지한다.

이와 같이, 제8실시형태에 따른 반도체장치의 제조시스템에서는, 컴퓨터(11)는 자기진단장치(5b)가 산출하는 추정 품질치 Ye1와 정기적으로 취득하는 검사장치(19b)로부터 얻을 수 있던 검사 품질치 Yq를 비교해, 추정 품질치 Ye1와 검사 품질치 Yq와의 차이에 따라 추정 품질치 Ye1의 추정식의 계수를 수정하고, 또는 추정식을 변경하므로, 처리장치(14b)의 자기진단의 정밀도를 높일 수 있다.

도 9의 추정품질계산(S104)에 이용하는 웨이퍼의 단면도를 도 10에 예시한다. 처리장치(14b)는 웨이퍼를 챔버내로 반입한다. 반입하는 웨이퍼는 실리콘 기판(119)의 위쪽에 형성된 층간 절연막의 테트라 에톡시 시란(TEOSl18), TEOS118 상에 형성된 반사 방지막(117)의 막구조를 구비한다. 더욱이, 본 발명은 층간 절연막을 TEOS로 한정하는 것은 아니고, 다른 반도체 박막 형성 재료로서의 TMPO, TEM도 대상으로 한다.

반사 방지막(117)의 표면에는 노광 현상 처리가 종료한 레지스터(116)가 형성되는 영역과 노광 현상 처리로 레지스터(116)가 제거되고 반사 방지막(117)이 노출한 영역을 가진다.

처리장치(14b)는 반사 방지막(117)이 노출한 영역에 대해 TEOS118이 나타날 때 까지 반사 방지막(117)의 에칭을 실시한다.

자기진단장치(5b)는 반사 방지막(117)을 에칭 하는 에칭 가스(4 불소화탄소 CF4, 브롬화수소산 HBr, 산소 0₂ 등)의 유량, 고주파 전원의 진행파, 고주파 전원의 반사도등의 고주파 전원 관련의 파라미터, 압력등의 복수의 장치 정보 Xi(i는 수집되는 정보의 개수만큼 존재)를 처리장치(14b)로부터 수신한다.

자기진단장치(5b)는, 예를 들면, 에칭 레이트의 추정 품질 Ye1을 산출하기 위해, 챔버의 임피던스 조정을 하는 캐패시터의 용량의 값을 장치 정보로서 취득한다. 더욱이, 에칭 가스의 유량을 장치 정보 X2로서 취득하고, 에칭 레이트의 추정 품질 Ye2를 산출하는 것은 제조 프로세스의 선택 사항이다.

도 9의 추정 품질 비교(S96)에서 이용하는 판정 기준의 그래프를 도 11에 나타낸다. 그래프의 횡축은 자기진단장치(5b)가 산출한 에칭 레이트의 추정 품질치 Ye1을 나타내고, 그래프의 세로축은 검사장치(19b)가 웨이퍼(17b)를 검사한 실측치에 근거해 컴퓨터(11)가 산출한 에칭 레이트의 검사 품질치 Yq1을 나타내고 있다.

컴퓨터(11)는 추정 품질 비교(S96)에서 추정 품질치 Ye1과 검사 품질치 Yq1을 비교할 때에, 판정 기준으로서 추정 품질치 Ye1과 검사 품질치 Yq1의 회귀 직선 의 신뢰 구간내(점선 124와 점선 125에 끼인 영역)에 추정 품질치 Ye1이 존재하는 경우에는 일치로 판정하고, 신뢰 구간으로부터 빗나갔을 때는 불일치로 판정한다.

컴퓨터(11)는 처리장치(14b)에서 에칭한 복수의 로트 웨이퍼를 검사한 실측치에 근거해 웨이퍼 번호에 대응한 에칭 레이트의 검사 품질치 Yq1을 산출하고, 기억장치(12)에 기억한다. 또, 컴퓨터(11)는 자기진단장치(5b)로부터 웨이퍼 번호에 대응시킨 에칭 레이트의 추정 품질치 Ye1을 수신하고, 기억장치(12)에 기억한다.

추정 품질치 Ye1을 요구하는 모델의 수학식 1이 적합한 경우, 각 웨이퍼 번호의 검사 품질치 Yq1에 대한 추정 품질치 Ye1과의 교점을 출현시키는 웨이퍼에서는, 에칭 레이트 "2.3"~"4.3" (nm/초)의 범위에서 회귀 직선(126)과 겹쳐지는 혹은 근방에 위치하는 품질을 가진다.

다만, 처리장치(14b)에 설치된 챔버의 압력, 캐패시터의 값, 에칭 가스의 유량이 변동한 때에는, 로트 간에 웨이퍼 품질에 변동이 생기는 경우가 있다. 예를 들면, 도면 중의 써클 120, 121, 122, 123으로 둘러싼 교점을 나타나게하는 웨이퍼는 검사 품질치 Yq1에 대해 각각 추정 품질치 Ye1과의 차이가 생기고 있기 때문에, 추정 품질치 Ye1을 요구하는 모델의 수학식 1을 변경해, 추정 품질치 Ye1의 신뢰성을 높일 필요가 있다.

써클 120으로 둘러싼 교점을 출현시킨 웨이퍼는, 검사 품질치 Yq1이"2.8"에 대해 추정 품질치 Ye1이 "2.3"이고, 회귀 직선(126) 보다 상측에 위치해 추정 품질치 Ye1을 증가시키도록 모델의 수학식 1의 파라미터를 변경한다. 예를 들면, 계수 "a"를 증가시켜 검사 품질치 Yq1에 근사시킨다.

써클 121로 둘러싼 교점을 출현시킨 웨이퍼는, 검사 품질치 Yq1이 "3.1"에 대해 추정 품질치 Ye1이 "2.6"이며, 회귀 직선(126) 보다 위쪽에 위치해 추정 품질치 Ye1을 증가시키도록 모델의 수학식 1의 파라미터를 변경한다. 예를 들면, 계수 "a"를 증가시켜 검사 품질치 Yq1에 근사시킨다.

써클 122로 둘러싼 교점을 출현시킨 웨이퍼는, 검사 품질치 Yq1 이 "2.3"에 대해 추정 품질치 Ye1이 "2.8"이며, 회귀 직선(126) 보다 아래 쪽에 위치해 추정 품질치 Ye1를 감소시키도록 모델의 수학식 1의 파라미터를 변경한다. 예를 들면, 계수 "a"를 감소시켜 검사 품질치 Yq1에 근사시킨다.

써클 123으로 둘러싼 교점을 출현시킨 웨이퍼는, 검사 품질치 Yq1이 "2.5"에 대해 추정 품질치 Ye1이 "3.O"이며, 회귀 직선(126) 보다 아래 쪽에 위치해 추정 품질치 Ye1을 감소시키도록 모델의 수학식 1의 파라미터를 변경한다. 예를 들면, 계수 "a"를 감소시켜 검사 품질치 Yq1에 근사시킨다.

컴퓨터(11)는 모델의 수학식 1의 파라미터를 변경할 때에, 기억장치(12)에 기억하고 있는 웨이퍼의 실측치에 근거하는 검사 품질치 Yq1의 시계열 그래프의 데이터를 참조한다.

도 12에 나타낸 바와 같이, 검사 품질치 Yq1의 시계열 그래프에서는, 횡축은 웨이퍼를 처리한 일시를 나타내고, 세로축은 에칭 레이트(nm/초)의 검사 품질치 Yq1을 나타내고 있다.

도 11의 써클 120으로 둘러싼 교점을 출현시킨 웨이퍼는, 도면 중의 써클 130으로 둘러싼 2월 4일에 처리한 로트에 해당하고, 2월 1일부터 검사 품질치 Yq1 이 단조 증가하고 있으므로, 컴퓨터(11)는 수학식 1의 계수 "a"를 증가시켜, 에칭 레이트의 추정 품질치 Ye1n으로 갱신한다.

도 11의 써클 121로 둘러싼 교점을 출현시킨 웨이퍼도, 도면 중의 써클 131로 둘러싼 2월 5일에 처리한 로트에 해당하고, 2월 4일부터 검사 품질치 Yq1이 단조 증가하고 있으므로, 컴퓨터(11)는 수학식 1의 계수 "a"를 증가시켜, 에칭 레이트의 추정 품질치 Ye1n으로 갱신한다.

도 11의 써클 122로 둘러싼 교점을 출현시킨 웨이퍼는, 도면 중의 써클 132로 둘러싼 2월 7일에 처리한 로트에 해당하고, 2월 5일의 검사 품질치 Yq1에 비교해 급격하게 감소하고 있으므로, 컴퓨터(11)는 수학식 1의 계수 "b"를 감소시켜, 에칭 레이트의 추정 품질치 Ye1n으로 갱신한다.

도 11의 써클 123으로 둘러싼 교점을 출현시킨 웨이퍼는, 도면 중의 써클 133으로 둘러싼 2월 13일에 처리한 로트에 해당하고, 2월 7일부터 검사 품질치 Yq1c가 단조 증가하고 있으므로, 컴퓨터(11)는 수학식 1의 계수 "a"의 변경 판정을 하고, 검사 품질치 Yq1n이 회귀 직선(126)의 아래 쪽에 위치하기 때문에, 계수 "a" 를 감소시키고 에칭 레이트의 추정 품질치 Ye1n으로 갱신한다.

도면 중의 써클 134로 둘러싼 교점을 출현시킨 웨이퍼는, 2월 22일에 처리한 로트에 해당하고, 2월 13일의 검사 품질치 Yq1c에 비교해 급격하게 증가하고 있다.이 로트는, 현상태의 수학식 1에서는 가정 외의 변동이며, 컴퓨터(11)는 도 9의 추정식 갱신(S101)으로 이행하고, 새로운 자기진단 파라미터를 데이터베이스(13b)에 자기진단장치(5b)를 경유해 기록해, 메일 송신(S102;도 9참조)으로 이행해 추정 품 질치 추정식의 변경을 프로세스 담당자 앞에 메일로 통지한다.

제8의 실시형태에서는, 컴퓨터(11)가 데이터베이스(13b)의 자기진단 파라미터를 변경함과 동시에, 기억장치(12)에 기억한 웨이퍼 번호에 대응하는 추정 품질치 Ye1c와 검사 품질치 Yq1c를 로트에 대응시켜 기억하고, 복수의 로트로 처리된 복수의 웨이퍼의 추정 품질치 Ye1n을 검사 품질치 Yq1n에 근사시킨다.

더욱이, 컴퓨터(11)는 에칭 레이트의 추정 품질치 Ye1과 검사 품질치 Yq1의 비교 결과와, 검사 품질치 Yq1c의 시계열 변화에 근거해, 요소 판정 처리(S97;도 9 참조)를 실행하고, 수학식 1의 요소를 선택해, 계수 "a", 계수 "b"의 변경을 자동 갱신해, 수학식 1이 갱신된 후에, 새로운 추정 품질비 Ye1n을 요구해 적정한 상태 로 유지할 수 있다.

따라서, 에칭 레이트의 추정 품질치 Ye1 만을 감시해 발생가능한 처리장치(14b)의 이상 오류 검출 및 이상 간과의 방지가 가능해진다. 즉, 이상 오류 검출의 방지에 의해 처리장치(14b)의 가동률을 상승시켜, 이상 간과의 방지에 의해 저수율 로트의 발생을 미연에 방지한다.

이하에서는, 처리장치(14a), 처리장치(14b), 처리장치(14c), 처리장치(14d)중에서, 산화로를 갖는 처리장치(14a)를 예를 들어 설명한다.

자기진단장치(5a)는 처리장치(14a)에 공급하는 공급 가스(산소 0₂, 질소 N₂, 수소 H₂ 등)의 유량, 히터 전력, 산화로 주위의 기압등을 장치 정보로서 수신한다.수신한 장치 정보를 데이터베이스(13a)에 기억 함과 동시에, 웨이퍼(17a)의 산화막 두께의 추정 품질치 Ye2를 다음의 수학식 2를 이용해 산출한다.

Ye2 = cX2 + dX3 + eX4 + f….

장치 정보 X2는 히터 전력을 나타내고, 장치 정보 X3는 산소 0₂의 유량을 나타내며, 장치 정보 X4는 산화로 주위의 기압을 나타내고 있다. 또, 컴퓨터(11)는 계수 "c", 계수 "d", 계수 "e", 계수 "f" 에 자기진단 파라미터를 할당한다.

웨이퍼(17a)의 산화막 두께는 모든 파라미터의 영향을 받지만, 도 13 에 나타낸 바와 같이, 장기연휴 전(도면 중의 4월 13일부터 4월 28일까지)의 산화막 두께(nm)의 추정 품질치 Ye2c는, "98"~"99"의 범위에 들어간다. 처리장치(14a)는 4월 28일의 밤부터 5월 6일의 아침까지 정지되고, 장기연휴 후(도면 중의 5월 6일 이후)의 산화막 두께(nm)의 추정 품질치 Ye2n은, "96"~"97"의 범위로 이동해 산화막 두께의 추정 품질치 Ye2가 크게 변동하고 있다.

자기진단장치(5a)는, 도 14에 나타낸 바와 같이 처리장치(14a)로부터 히터 전력(W)의 장치정보를 수신한다. 장기 연휴 전의 히터 전력(140)은 처리장치(14a)를 가동시키고 나서 500초 후에 900W, 600초 후에 200W, 650초 이후는 10OW 이하이다.

이에 대해, 장기 연휴 후의 히터 전력(141)은 처리장치(14a) 가동시키고 나서 500초 후에 600W, 600초 후에 0W, 650초 후에 0으로부터 200W으로 상승하고, 750초 이후는 150W~300W 이하이며, 장기 연휴 전의 히터 전력 140과 비교해 650초 후 까지 히터 전력이 내려가고, 700초 후는 히터 전력이 상승하고 있는 점에서 다르다.

처리장치(14a)는 산화로의 온도 상승을 모니터한다. 장기 연휴 전의 온도 14 2는 처리장치(14a)를 가동시키고 나서 560초 후에 800℃로 상승하고, 700초 후에 840℃로 상승하고, 800초 이후에 840~850℃의 범위로 이동한다. 장기 연휴 후의 온도(143)은 처리장치(14a)를 가동시키고 나서 570초 후에 800℃로 상승하고, 700초 후에 830℃로 상승하고, 800초 이후에 840~850℃의 범위로 이동하고, 장기 연휴 전과 비교해 온도 상승 곡선이 내려가고 있다.

자기진단장치(5a)는 처리장치(14a)로부터 장기 연휴의 전후에서 다른 장치 정보 X2의 히터 전력의 장치 정보를 수신했기 때문에, 온도 상승 곡선이 장기 연휴의 전후에서 변동했다고 생각된다.

거기서, 컴퓨터(11)는 추정 품질 비교 처리를 실행해 검사장치(19a)에서 실측한 장기 연휴 후의 웨이퍼(17a)의 막두께 근거하는 검사 품질치 Yq2와, 자기진단장치(5a)로부터 수신한 장기 연휴 후의 웨이퍼(17a)의 산화막 두께 추정 품질치 Ye2를 비교해, 불일치 판정을 한다.

컴퓨터(11)는 요소 판정 처리를 실행하고, 수학식 2의 계수 "c"를 증가시켜, 장기 연휴 후에 대응하는 자기진단 파라미터를 자동 생성하는 것으로, 향후 장기 연휴 전후(예를 들면, 1년에 몇차례의 비정상 작업)에서의 산화로에 설치한 히터 상태 변화를 미리 파악해 웨이퍼(17a)의 산화막 두께 추정 품질치 Ye2의 신뢰성을 높일 수 있다.

컴퓨터(11)는 자기진단장치(5a)에 대해 수학식 2의 변경을 통지하고, 자기진 단장치(5a)측에 마련한 데이터베이스(13a)에 새로운 수학식 2를 기억하고, 기억장치(12)에도 수학식 2의 변경을 기억시킨다. 더욱이, 수학식 2의 변경 통지는 메일 송신 처리에 의해, 컴퓨터(11)로부터 자동적으로 프로세스 담당자 앞으로 전자 메일이 송신된다.

이와 같이, 웨이퍼(17a)의 산화막 두께 실측에 근거하는 검사 품질치 Yq2와 자기진단장치(5a)가 산출하는 산화막 두께의 추정 품질치 Ye2를 정기적으로 비교하는 것에 의해, 장기 연휴 전후(1년에 몇차례의 비정상 작업)에서의 히터 상태 변화를 파악하는 것이 가능해져, 웨이퍼(17a)의 산화막 두께 추정 품질치 Ye2의 이상을 미연에 방지할 수 있다.

더욱이, 본 발명의 실시형태에 기재된 작용 및 효과는 본 발명으로부터 발생하는 가장 적합한 작용 및 효과를 열거하는 것에 지나지 않고, 본 발명에 의한 작용 및 효과는 본 발명의 실시형태에 기재된 것에 한정되는 것은 아니다.

이하에서는, 본 발명의 실시형태에 따른 반도체장치의 제조시스템 및 반도체장치의 제조방법에 관련하는 기술 사항을 개시한다.

(a) 본 발명의 실시형태에 따른 반도체장치의 제조시스템은, 반도체기판을 이용한 프로세스 처리를 실행하는 처리장치와, 처리장치로부터 장치 정보를 수신해 프로세스 처리의 추정 품질치를 산출하는 자기진단시스템, 프로세스 처리의 결과를 검사하는 검사장치, 검사 결과와 추정 품질치를 비교해 추정 품질치를 유효 판정할 때에는 자기진단시스템의 파라미터를 유지하고 추정 품질치를 무효 판정할 때에는 자기진단시스템 파라미터의 계수를 변경하는 컴퓨터를 구비한다.

(b) 본 발명의 실시형태에 이용하는 컴퓨터는 추정 품질치를 무효 판정할 때에는 파라미터의 식을 변경한다.

(c) 본 발명의 실시형태에 이용하는 컴퓨터는 추정 품질치와 실측치로부터 이루어지는 회귀 직선의 신뢰 구역내에 검사 결과가 존재할 때에는 유효 판정을 실시한다.

(d) 본 발명의 실시형태에 이용하는 컴퓨터는 기억장치에 기억한 과거의 실측치에 근거하는 품질 경향을 산출하고, 검사 결과와 품질 경향을 비교해 판정을 실시한다.

(e) 본 발명의 실시형태에 이용하는 컴퓨터는 반도체기판의 산화 처리 프로세스의 검사 결과에 근거해 판정을 실시한다.

(f) 본 발명의 실시형태에 이용하는 컴퓨터는 반도체기판의 에칭 처리 프로세스의 검사 결과에 근거해 판정을 실시한다.

(g) 본 발명의 실시형태에 따른 반도체장치의 제조방법은 반도체기판의 프로세스 처리를 실행하는 처리장치를 진단해 소정의 조건을 만족한 단계에서 자동 회복 요구 신호를 생성하는 자동 회복 요구 공정과, 처리를 거친 반도체기판의 품질을 검사하는 품질 검사공정, 품질 검사공정에 의해 취득한 품질관리 정보에 근거해 자동 회복 요구 신호의 생성 타이밍의 좋고 나쁨을 판정해, 그 판정 결과가 유효 판정일 때에는 자기진단시스템의 파라미터를 유지하고 그 판정 결과가 무효 판정일 때에는 자기진단시스템의 파라미터를 변경함과 더불어, 품질 검사의 작동 빈도를 변경하는 자동 검사 빈도 수정 공정을 구비한다.

(h) 본 발명의 실시형태에 따른 반도체장치의 제조방법은 판정 결과가 무효 판정일 때에는, 컴퓨터가 자기진단시스템의 파라미터를 추가한다.

(i) 본 발명의 실시형태에 따른 반도체장치의 제조방법은 반도체기판의 프로세스 처리를 실행하는 처리장치 상태를 감시함과 더불어, 처리 프로세스 모델에 따라 그 처리장치의 설치 정보를 적분하고, 반도체 제조 프로세스의 시뮬레이션을 실행하여, 그 처리에 의한 반도체 기판의 품질을 추정하는 실시간 시뮬레이션 공정을 갖춘다.

(j) 본 발명의 실시형태에 따른 반도체장치의 제조방법은 반도체기판의 프로세스 처리를 실행하는 처리장치의 장치 정보를 감시해 그 반도체기판의 추정 품질 정보를 출력하는 품질 추정 공정, 처리를 거친 반도체기판의 검사 품질 정보를 출력하는 품질 검사공정, 추정 품질 정보와 검사 품질 정보를 비교해 품질 검사공정의 타이밍의 좋고 나쁨을 판정하고 판정 결과가 무효판정일 때에는 처리장치의 이상을 검지하는 이상 검지 공정을 구비한다.

(k) 본 발명의 실시형태에 따른 반도체장치의 제조방법은 반도체기판의 프로세스 처리를 실행하는 처리장치 상태를 감시해 반도체기판의 추정 품질 정보를 출력하는 품질 추정 공정, 처리를 거친 반도체기판의 검사 품질 정보를 출력하는 품질 검사공정, 추정 품질 정보와 검사 품질 정보와의 품질 상관 처리를 실행하는 추정 품질관리 공정, 추정 품질 정보에 근거해 반도체 제조 프로세스 시뮬레이션을 실행해 반도체장치의 수율를 예측하는 수율예측 공정, 처리장치에 의한 처리를 거 쳐 적어도 웨이퍼 공정이 완료한 반도체장치의 수율를 검사하는 수율검사공정, 수율예측 공정에 의한 수율과 수율검사공정에 의한 수율를 비교한 수율상관 처리공정을 구비한다.

(l) 본 발명의 실시형태에 따른 반도체장치의 제조방법은 반도체기판의 프로세스 처리를 실행하는 가공 처리공정, 가공 처리공정을 거친 반도체기판의 품질 정보를 출력하는 품질 검사공정, 품질 검사공정으로 얻을 수 있던 품질 정보를 수신하고 반도체 제조 프로세스 시뮬레이션을 실행해 반도체장치의 수율를 예측하는 수율예측 공정, 처리장치의 처리를 거쳐 적어도 웨이퍼 공정이 완료한 반도체장치의 수율를 검사하는 수율검사공정, 수율예측 공정에 의한 수율과 수율검사 공정에 의한 수율를 비교해 수율예측 공정의 수율의 예측 확실도를 높이는 수율상관 처리공정을 구비한다.

(m) 본 발명의 실시형태에 따른 반도체장치의 제조방법은 반도체기판의 프로세스 처리를 실행하는 가공 처리공정, 가공 처리장치의 장치 정보를 감시해 반도체기판의 추정 품질 정보를 출력하는 품질 추정 공정, 가공 처리공정을 거친 반도체기판의 품질 정보를 출력하는 품질 검사공정, 추정 품질 정보와 품질 정보와의 품질 상관 처리를 실행하는 추정 품질관리 공정, 품질 검사공정에 의한 품질 정보에 근거하는 반도체 제조 프로세스 시뮬레이션을 실행해 반도체장치의 수율를 예측하는 제1수율예측 공정, 추정 품질관리 공정에 의한 추정 품질 정보에 근거해 제1수율예측 공정의 반도체 제조 프로세스 시뮬레이션과 다른 반도체 제조 프로세스 시뮬레이션을 실행해 반도체장치의 수율를 예측하는 제2수율예측 공정, 가공 처리공 정을 거쳐 적어도 웨이퍼 공정이 완료한 반도체장치의 수율를 검사하는 수율검사공정, 제1수율예측 공정에 의한 수율과 수율검사공정에 의한 수율를 비교한 제1수율상관 처리공정, 제2수율예측 공정에 의한 수율과 수율검사공정에 의한 수율을 비교한 제2수율상관 처리공정, 제1 및 제2수율상관 처리공정의 상관 결과에 근거해 제1 및 제2수율예측 공정의 수율예측 확실도를 높이는 예측수율비교 공정을 구비한다.

(n) 본 발명의 실시형태에 따른 반도체장치의 제조방법은 반도체기판의 프로세스 처리를 실행하는 처리장치 상태를 나타내는 검출치를 검출해 그 검출치중에서 그 처리의 비제어치를 추출해 특징량을 얻는 특징량화 공정, 특징량화 공정에 의해 추출해 얻은 특징량과 고유의 결함 이미지를 카테고리 분류에 의해 수치화해 미리 기억 하고 있는 상관표 내의 특징량을 비교해, 상호의 특징량이 동정화할 수 있는 값으로 판정한 단계에서 반도체 제조 프로세스를 중단해, 반도체기판을 불량 로트로서 알리는 품질 검지 공정을 구비한다.

(0) 본 발명의 실시형태에 따른 반도체장치의 제조방법은 상관표 내의 특징량과 동정화할 수 없는 새로운 특징량을 갖는 불량 로트가 검출되었을 때에는, 그 불량 로트의 프로세스 이력 정보에 근거해 불량 로트 생성시의 처리장치 상태를 나타내는 장치 정보를 추출하고, 그 처리장치의 장치 정보를 품질 추정부로 자동적으로 피드백하는 추정 품질 자동 갱신 공정을 더욱 구비한다.

본 발명은, 개개의 프로세스 처리장치의 메인트넌스 간격을 적절히 관리해, 각 프로세스 처리장치의 가동시간을 연장시키고, 각 반도체 제조 프로세스가 종료 한 단계에서 실시하는 웨이퍼 검사공정도 삭감시켜, 반도체장치의 제조 공정 기간을 단축시키는 반도체장치의 제조시스템 및 반도체장치의 제조방법을 제공할 수 있다.

Claims

반도체기판의 프로세스 처리를 실행하는 처리장치;

상기 처리장치를 제어하는 처리제어장치 및;

상기 반도체기판의 프로세스 처리를 진행시켜, 상기 처리장치의 상태를 감시하고, 상기 처리장치의 내부 정보를 적분해, 상기 프로세스 처리의 시뮬레이션을 실행하고, 상기 프로세스 처리에 의한 상기 반도체기판의 처리의 진행을 추정하는 실시간 시뮬레이터를 구비하여 구성된 것을 특징으로 하는 반도체장치의 제조시스템.
제1항에 있어서, 상기 실시간 시뮬레이터는, 상기 처리 제어장치로부터 송신된 처리 정지신호의 착신 시점으로부터 상기 내부정보를 적분해, 상기 프로세스 처리의 시뮬레이션을 실행하는 것을 특징으로 하는 반도체장치의 제조시스템.
제1항에 있어서, 상기 실시간 시뮬레이터는, 상기 반도체기판의 산화 처리의 시뮬레이션을 실행하고, 상기 프로세스 처리에 의해 상기 반도체기판 처리의 진행을 추정하는 것을 특징으로 하는 반도체장치의 제조시스템
제1항에 있어서, 상기 실시간 시뮬레이터는, 상기 반도체기판의 에칭 처리의 시뮬레이션을 실행하고, 상기 프로세스 처리에 의해 상기 반도체기판 처리의 진행 을 추정하는 것을 특징으로 하는 반도체장치의 제조시스템.
제1항에 있어서, 상기 실시간 시뮬레이터는, 상기 반도체기판의 엔드 포인트를 감시해, 상기 반도체 기판 처리의 진행을 추정하는 것을 특징으로 하는 반도체장치의 제조시스템.
제1항에 있어서, 상기 처리제어장치는, 상기 실시간 시뮬레이터와 다른 컴퓨터로부터 상기 프로세스 처리의 개시 명령을 수신하고, 상기 처리 조치에 대해 처리 개시신호 및 처리 정지신호를 송신하는 것을 특징으로 하는 반도체장치의 제조시스템.
제6항에 있어서, 상기 실시간 시뮬레이터는, 상기 반도체기판 처리의 진행을 추정한 결과를 상기 컴퓨터에 송신하는 것을 특징으로 하는 반도체장치의 제조시스템.
반도체기판을 이용한 프로세스 처리를 실행하는 처리장치;

상기 처리장치로부터 장치 정보를 수신하여 상기 프로세스 처리의 추정 품질치를, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 산출하는 자기진단시스템;

상기 프로세스 처리의 결과를 검사하는 검사장치 및;

상기 검사 결과와 상기 추정 품질치를 비교해, 상기 추정 품질치를 유효 판정하는 경우에는 상기 자기진단시스템의 파라미터를 유지하고, 상기 추정 품질치를 무효 판정하는 경우에는 상기 자기진단시스템의 파라미터를 변경하는 컴퓨터를 구비하여 구성된 것을 특징으로 하는 반도체장치의 제조시스템.
반도체기판을 이용한 프로세스 처리를 실행하는 처리장치, 상기 처리장치로부터 장치 정보를 수신하여, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 상기 처리장치의 자기 관리를 하는 자기진단시스템, 상기 프로세스 처리의 결과를 검사하는 검사장치 및, 상기 검사 결과에 근거해 상기 처리장치를 자동 회복할지 말지를 판정하고, 판정 결과가 유효 판정인 경우에는 상기 자기진단시스템의 파라미터를 유지하고, 판정 결과가 무효 판정인 경우에는 상기 자기진단시스템의 파라미터를 변경하는 컴퓨터를 구비하여 구성된 것을 특징으로 하는 반도체장치의 제조시스템.
반도체기판의 프로세스 처리를 실행하는 처리장치와, 처리장치를 자기진단 파라미터에 근거해, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 진단하는 자기진단장치, 프로세스 처리를 검사하는 검사장치 및, 자기진단장치 및 검사장치에 접속되어 반도체기판의 검사 결과가 유효인 경우에는 자기진단 파라미터를 유지하고, 검사 결과가 무효인 경우에는 자기진단 파라미터를 변경하는 컴퓨터를 구비하여 구성된 것을 특징으로 하는 반도체장치의 제조시스템.
반도체기판의 프로세스 처리를 실행하는 처리장치;

처리장치의 장치 정보를 취득하여, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 반도체기판의 품질을 추정하는 품질 추정부;

프로세스 처리를 거친 반도체기판의 품질 검사를 하는 품질 검사장치 및;

품질 추정부의 추정 품질 데이터와 품질 검사장치가 실측한 품질관리 정보를 비교하는 비교기를 구비하여 구성된 것을 특징으로 하는 반도체장치의 제조시스템.
반도체기판의 프로세스 처리를 실행하는 처리장치;

처리장치의 장치 정보를 취득하여, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 반도체기판의 추정 품질 정보를 출력하는 품질 추정부;

처리를 거친 반도체기판의 품질 정보를 출력하는 품질 검사장치;

추정 품질 정보와 품질 정보의 품질 상관 처리를 실행하는 추정 품질관리부;

추정 품질관리부로부터 출력되는 추정 품질 정보에 근거하여 시뮬레이션을 실행해 반도체장치의 수율를 예측하는 수율예측 장치 및;

처리장치의 처리를 거쳐, 적어도 웨이퍼 공정이 완료된 반도체장치의 수율을 검사하는 수율검사장치를 구비하여 구성되고,

수율예측 장치의 수율과 수율검사장치의 수율를 비교한 수율상관 처리를 실행하는 것을 특징으로 하는 반도체장치의 제조시스템.
삭제
반도체기판의 프로세스 처리를 실행하는 처리장치;

처리장치의 장치 정보를 감시해, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 반도체기판의 추정 품질 정보를 출력하는 품질 추정부;

처리를 거친 반도체기판의 품질 정보를 출력하는 품질 검사장치;

추정 품질 정보와 품질 정보와의 품질상관처리를 실행하는 추정 품질관리부;

품질 검사장치로부터의 품질 정보에 근거하는 시뮬레이션을 실행해, 반도체장치의 수율를 예측하는 제1수율예측 장치;

추정 품질관리부로부터의 추정 품질 정보에 근거해, 제1수율예측 장치의 시뮬레이션과는 별도로 시뮬레이션을 실행해, 반도체장치의 수율를 예측하는 제2수율예측장치 및;

반도체 제조 프로세스를 거쳐, 적어도 웨이퍼 공정이 완료한 반도체장치의 수율을 검사하는 수율검사 장치를 구비하여 구성되고,

제1수율예측 장치의 수율과 수율검사 장치의 수율을 비교하는 제1수율상관처리와, 제2수율예측 장치의 수율과 수율검사 장치의 수율을 비교한 제2수율상관처리를 실행하는 것을 특징으로 하는 반도체장치의 제조시스템.
반도체 기판의 프로세스 처리를 실행하는 처리 장치 및;

처리 장치의 장치 정보를 검출해, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 검출치중에서 처리의 비제어치를 추출해, 더욱 특징량화한 특징량과, 고유의 결함 이미지를 카테고리 분류에 의해 수치화해 미리 기억하고 있는 상관표내의 특징량을 비교해, 그 특징량화한 특징량이 그 상관표내의 특징량과 동정화하여 얻는 값으로 판정한 단계에서 처리를 중단하여, 반도체 기판을 불량 로트로서 알리는 품질 검지부를 구비하여 구성된 것을 특징으로 하는 반도체장치의 제조시스템.
반도체 기판의 프로세스 처리를 실행하는 처리 장치 및;

처리 장치의 장치 정보를 검출해, 상기 프로세스 처리의 진행을 추정하는 실시간 시뮬레이터를 이용하여 검출치중에서 처리의 비제어치를 추출해, 더욱 특징량화한 특징량과, 고유의 결함 이미지를 카테고리 분류에 의해 수치화해 미리 기억하고 있는 상관표내의 특징량을 비교하여, 동정화하여 얻을 수 없는 새로운 특징량을 가지는 불량 로트가 검출되었을 경우에는, 그 불량 로트의 반도체 기판의 프로세스 이력 정보에 근거해, 그 반도체 기판의 불량 로트 생성시의 처리 장치 상태를 나타내는 장치 정보를 추출하고, 그 장치 정보를 품질 추정부로 자동적으로 피드백하는 추정 품질 자동 갱신 수단을 구비하여 구성된 것을 특징으로 하는 반도체 장치의 제조 시스템.
처리 장치에 의해 반도체 기판의 프로세스 처리를 실행하고,

상기 반도체 기판의 프로세스 처리를 진행시켜, 상기 처리 장치 상태를 감시 하고, 상기 처리장치의 내부정보를 적분해, 상기 프로세스 처리의 시뮬레이션을 실행하고, 상기 프로세스 처리에 의해 상기 반도체 기판의 처리의 진행을 추정하는 것을 특징으로 하는 반도체장치의 제조방법.
제17항에 있어서, 상기 프로세스 처리는, 상기 반도체 기판의 산화 처리 프로세스인 것을 특징으로 하는 반도체장치의 제조방법.
제17항에 있어서, 상기 프로세스 처리는, 상기 반도체 기판의 에칭 처리 프로세스인 것을 특징으로 하는 반도체장치의 제조방법.
제17항에 있어서, 상기 프로세스 처리의 시뮬레이션은, 상기 처리 제어장치로부터 송신된 처리 정지 신호의 착신 시점으로부터 상기 내부 정보를 적분하는 것을 특징으로 하는 반도체장치의 제조방법.
제17항에 있어서, 상기 시뮬레이션은, 상기 반도체 기판의 엔드 포인트의 출현을 감시하고, 상기 처리 장치의 내부 정보를 적분해, 상기 반도체 기판의 처리의 진행을 추정하는 것을 특징으로 하는 반도체장치의 제조방법.
제17항에 있어서, 상기 반도체 기판의 처리는, 에칭 공정인 것을 특징으로 하는 반도체장치의 제조방법.