KR100728572B1 - Semiconductor memory apparatus - Google Patents

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Abstract

A semiconductor memory apparatus is provided to reduce current consumption, by disabling a buffer and maintaining and outputting the level of an output signal when the level of an input voltage is constant for a fixed time. A buffer receives a reference voltage and an input voltage, and compares the reference voltage with the input voltage and then outputs the information. A buffer control unit(20) outputs an output signal of the buffer, and outputs a buffer control signal controlling the buffer according to the output signal of the buffer. The buffer control unit disables the buffer control signal when the buffer output signal is constant for a fixed time.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}Semiconductor Memory Apparatus

도 1은 본 발명에 따른 반도체 메모리 장치의 블록도,1 is a block diagram of a semiconductor memory device according to the present invention;

도 2는 도 1의 버퍼의 회로도,2 is a circuit diagram of the buffer of FIG. 1;

도 3은 도 1의 버퍼 제어 수단의 블록도,3 is a block diagram of the buffer control means of FIG.

도 4는 도 3의 래치부의 회로도,4 is a circuit diagram of a latch unit of FIG. 3;

도 5는 도 3의 카운터의 회로도,5 is a circuit diagram of the counter of FIG.

도 6은 도 3의 제 1제어부의 회로도,6 is a circuit diagram of a first control unit of FIG. 3;

도 7은 도 3의 비교부의 회로도,7 is a circuit diagram of a comparison unit of FIG. 3;

도 8은 도 3의 제 2 제어부의 회로도이다.FIG. 8 is a circuit diagram of the second control unit of FIG. 3.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10: 버퍼 20: 버퍼 제어 수단10: buffer 20: buffer control means

21:래치부 22: 래치 제어부 23: 버퍼 제어부21: latch portion 22: latch control portion 23: buffer control portion

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 버퍼에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a buffer of a semiconductor memory device.

종래의 버퍼는 기준 전압과 입력 전압이 입력되는 프리 엠프(preamp)와 상기 프리 엠프(preamp)의 출력 신호를 입력 받는 디퍼런셜 엠프(diffrentail amp)로 구성되어 있다. 이와 같이 2스테이지 엠프(2stage amp)로 구성된 종래의 버퍼는 상기 기준 전압과 입력 전압을 비교하여 상기 기준 전압이 상기 입력 전압보다 레벨이 높을 경우 상기 버퍼는 로우 레벨의 신호를 출력한다. 또한, 상기 입력 전압이 상기 기준 전압보다 레벨이 높을 경우 상기 버퍼는 하이 레벨의 신호를 출력한다.The conventional buffer includes a preamp to which a reference voltage and an input voltage are input, and a differential amplifier to receive an output signal of the preamp. As described above, the conventional buffer including a two-stage amp compares the reference voltage with an input voltage and outputs a low level signal when the reference voltage is higher than the input voltage. In addition, when the input voltage is higher than the reference voltage, the buffer outputs a high level signal.

이러한 동작을 하는 종래의 버퍼는 상기 프리 엠프(preamp)와 디퍼런셜 엠프(diffrentail amp)로 2스테이지 엠프(2stage amp)로 구성되어 있어 전류 소모가 많다는 문제점이 있다. 또한 종래의 버퍼는 항상 상기 기준 전압과 입력 전압을 비교하고 그에 해당하는 정보를 출력함으로써, 지속적으로 전류를 소비하고 있다. 즉, 상기 입력 전압이 지속적으로 일정한 레벨의 신호로 입력되는 경우에도 상기 버퍼는 계속 상기 기준 전압과 상기 입력 전압을 비교하고 그 정보를 출력하는 데 전류를 소비한다. 이는 낮은 전압에서 구동하는 반도체 메모리 개발을 추구하고 있는 현 추세에 반하는 것이다.The conventional buffer that performs this operation has a problem that the current consumption is high because the preamp and the differential amplifier are composed of two stage amps. In addition, the conventional buffer constantly consumes current by comparing the reference voltage with the input voltage and outputting corresponding information. That is, even when the input voltage is continuously input as a signal of a constant level, the buffer continuously consumes current to compare the reference voltage and the input voltage and output the information. This is contrary to the current trend of developing semiconductor memories that operate at low voltages.

본 발명은 상기 기준 전압과 입력 전압을 비교하고 그에 해당하는 정보를 출력함에 있어서 상기 입력 전압이 소정 시간동안 일정한 레벨을 유지할 경우 상기 버퍼를 디스에이블시켜 상기 버퍼에서 소모되는 전류를 줄이기 위한 것이다.The present invention is to reduce the current consumed in the buffer by disabling the buffer when the input voltage is maintained at a constant level for a predetermined time in comparing the reference voltage and the input voltage and outputting corresponding information.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치의 버퍼에서 사용되는 전류를 줄일 수 있도록 한 반도체 메모리 장치를 제공함 에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor memory device capable of reducing a current used in a buffer of a semiconductor memory device.

본 발명에 따른 반도체 메모리 장치는 기준 전압과 입력 전압을 입력 받아 상기 기준 전압과 입력 전압을 비교하여 그 정보를 출력하는 버퍼, 및 상기 버퍼의 출력 신호를 출력하되 상기 버퍼의 출력 신호에 따라 상기 버퍼를 제어하는 버퍼 제어 신호를 출력하는 버퍼 제어 수단을 포함한다.The semiconductor memory device according to the present invention receives a reference voltage and an input voltage and compares the reference voltage and the input voltage and outputs the information, and outputs an output signal of the buffer, wherein the buffer is output according to the output signal of the buffer. And buffer control means for outputting a buffer control signal to control the control.

이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 도 1에 도시된 바와 같이, 기준 전압(Vref)과 입력 전압(Vin)을 입력 받아 상기 기준 전압(Vref)과 입력 전압(Vin)을 비교하여 그 정보를 출력하는 버퍼(10), 및 상기 버퍼(10)의 출력 신호(Buffer_out)를 입력 받아 소정 시간동안 상기 버퍼(10)의 출력 신호(Buffer_out)가 일정 레벨의 신호일 경우 상기 버퍼(10)의 출력 신호(Buffer_out)를 유지 및 출력하고 상기 버퍼(10)를 제어하는 버퍼 제어 신호(ctrl_B)를 출력하는 버퍼 제어 수단(20)을 포함한다.As shown in FIG. 1, the buffer 10 receives the reference voltage Vref and the input voltage Vin, compares the reference voltage Vref and the input voltage Vin, and outputs the information. And receiving and outputting the output signal Buffer_out of the buffer 10 and maintaining and outputting the output signal Buffer_out of the buffer 10 when the output signal Buffer_out of the buffer 10 is a predetermined level signal for a predetermined time. And a buffer control means 20 for outputting a buffer control signal ctrl_B for controlling the buffer 10.

상기 버퍼(10)는 도 2에 도시된 바와 같이, 상기 버퍼 제어 신호(ctrl_B)의 제어를 받고 상기 기준 전압(Vref)과 상기 입력 전압(Vin)의 레벨을 비교하는 입력 전압 레벨 감지부(11), 상기 버퍼 제어 신호(ctrl_B)의 제어를 받고 상기 입력 레벨 감지부(11)의 제 1 출력 신호(out1) 및 제 2 출력 신호(out2)를 입력 받아 상기 기준 전압(Vref)과 상기 입력 전압(Vin)의 레벨이 비교된 정보를 즉, 상기 버퍼(10)의 출력 신호(Buffer_out)를 출력하는 출력부(12)를 포함한다. As shown in FIG. 2, the buffer 10 is controlled by the buffer control signal ctrl_B and an input voltage level detector 11 comparing the level of the reference voltage Vref and the input voltage Vin. ) Receives the first output signal out1 and the second output signal out2 of the input level detector 11 under the control of the buffer control signal ctrl_B and the reference voltage Vref and the input voltage. And an output unit 12 for outputting the information at which the level of Vin is compared, that is, outputting the output signal Buffer_out of the buffer 10.

상기 입력 전압 레벨 감지부(11)는 도 2에 도시된 바와 같이, 게이트단에 상기 입력 전압(Vin)을 인가 받는 제 1 트랜지스터(N1), 게이트단에 상기 기준 전압(Vref)을 인가 받는 제 2 트랜지스터(N2), 일단에 외부 전원(VDD)을 인가 받고 상기 입력 전압 레벨 감지부(11)의 제 1 출력단인 타단에 상기 제 1 트랜지스터(N1)의 드레인단이 연결된 제 1 저항 소자(R1), 일단에 외부 전원(VDD)을 인가 받고 상기 입력 전압 레벨 감지부(11)의 제 2 출력단인 타단에 상기 제 2 트랜지스터(N2)의 드레인단이 연결된 제 2 저항 소자(R2), 및 드레인단에 상기 제 1 트랜지스터(N1)와 상기 제 2 트랜지스터(N2)의 소오스단이 연결된 노드가 공통 연결되고 소오스단에 접지단(VSS)이 연결되며 게이트단에 상기 버퍼 제어 신호(ctrl_B)를 입력 받는 제 3 트랜지스터(N3)를 포함한다.As illustrated in FIG. 2, the input voltage level detector 11 may include a first transistor N1 for applying the input voltage Vin to a gate terminal and a second voltage for applying the reference voltage Vref to a gate terminal. The first resistor element R1 is connected to the second transistor N2 and one end of which the external power source VDD is applied and the drain terminal of the first transistor N1 is connected to the other end of the first output terminal of the input voltage level detector 11. ), A second resistance element R2 connected to the external power supply VDD at one end thereof, and a drain end of the second transistor N2 connected to the other end of the second output terminal of the input voltage level detector 11, and a drain. A node connected to a source terminal of the first transistor N1 and the second transistor N2 is commonly connected to a terminal, a ground terminal VSS is connected to a source terminal, and the buffer control signal ctrl_B is input to a gate terminal. The receiving third transistor N3 is included.

상기 출력부(12)는 도 2에 도시된 바와 같이, 게이트단에 상기 제 1 출력단이 연결된 제 4 트랜지스터(N4), 게이트단에 상기 제 2 출력단이 연결된 제 5 트랜지스터(N5), 드레인단에 상기 제 4 트랜지스터(N4)와 상기 제 5 트랜지스터(N5)의 소오스단이 연결된 노드가 공통 연결되고 게이트단에 상기 버퍼 제어 신호(ctrl_B)를 입력 받으며 소오스단에 접지단(VSS)이 연결된 제 6 트랜지스터(N6), 드레인단과 게이트단에 상기 제 4 트랜지스터(N4)의 드레인단이 연결되고 소오스단에 외부 전원(VDD)을 인가 받는 제 7 트랜지스터(P1), 및 게이트단에 상기 제 4 트랜지스터(N4)의 드레인단이 연결되고 소오스단에 외부 전원(VDD)을 인가 받으며 드레인단에 상기 제 5 트랜지스터(N5)의 드레인단이 연결된 제 8 트랜지스터(P2)를 포함한다.As illustrated in FIG. 2, the output unit 12 includes a fourth transistor N4 having a first output terminal connected to a gate terminal, a fifth transistor N5 having a second output terminal connected to a gate terminal, and a drain terminal. A node connected to the source terminal of the fourth transistor N4 and the fifth transistor N5 is commonly connected, the buffer control signal ctrl_B is input to a gate terminal, and a ground terminal VSS is connected to the source terminal; A transistor N6, a drain terminal of the fourth transistor N4 is connected to a drain terminal and a gate terminal, and a seventh transistor P1 receiving an external power supply VDD from a source terminal, and the fourth transistor ( The eighth transistor P2 is connected to a drain terminal of N4, receives an external power supply VDD from a source terminal, and a drain terminal of the fifth transistor N5 is connected to a drain terminal.

상기 버퍼 제어 수단(20)은 도 3에 도시된 바와 같이, 상기 버퍼(10)의 출력 신호(Buffer_out)와 래치 제어 신호(ctrl_L)를 입력 받아 본 발명인 반도체 메모리 장치의 출력 신호(out)를 출력하는 래치부(21), 상기 버퍼(10)의 출력 신호(Buffer_out)와 클럭 신호(CLK)를 입력 받아 상기 래치 제어 신호(ctrl_L)를 생성 및 출력하는 래치 제어부(22), 상기 기준 전압(Vref)과 입력 전압(Vin)과 상기 래치부(21)의 출력 신호(out)와 상기 래치 제어 신호(ctrl_L)를 입력 받아 상기 버퍼 제어 신호(ctrl_B)를 생성하는 버퍼 제어부(23)를 포함한다. As shown in FIG. 3, the buffer control means 20 receives an output signal Buffer_out and a latch control signal ctrl_L of the buffer 10 and outputs an output signal out of the semiconductor memory device of the present invention. A latch control unit 22 configured to generate and output the latch control signal ctrl_L by receiving the latch unit 21, the output signal Buffer_out and the clock signal CLK of the buffer 10, and the reference voltage Vref. ) And a buffer controller 23 for receiving the input voltage Vin, the output signal out of the latch unit 21, and the latch control signal ctrl_L to generate the buffer control signal ctrl_B.

상기 래치 제어부(22)는 상기 버퍼(10)의 출력 신호(Buffer_out)와 상기 클럭 신호(CLK)를 입력 받는 카운터(22-1), 상기 카운터(22-1)의 출력 신호(counter_out)를 입력 받아 상기 래치 제어 신호(ctrl_L)를 생성하는 제 1 제어부(22-2)를 포함한다.The latch control unit 22 inputs a counter 22-1 receiving the output signal Buffer_out and the clock signal CLK of the buffer 10, and an output signal counter_out of the counter 22-1. And a first control unit 22-2 that generates the latch control signal ctrl_L.

상기 버퍼 제어부(23)는 상기 기준 전압(Vref)과 상기 입력 전압(Vin)을 인가 받는 비교부(23-1), 및 상기 비교부(23-1)의 출력 신호(com_out)와 상기 래치부(21)의 출력 신호(out)와 상기 래치 제어 신호(ctrl_L)를 입력 받아 상기 버퍼 제어 신호(ctrl_B)를 출력하는 제 2 제어부(23-2)를 포함한다.The buffer controller 23 may include a comparator 23-1 receiving the reference voltage Vref and the input voltage Vin, an output signal com_out of the comparator 23-1, and the latch unit. And a second control unit 23-2 which receives the output signal out of 21 and the latch control signal ctrl_L and outputs the buffer control signal ctrl_B.

상기 버퍼(10)의 출력 신호(Buffer_out)를 유지 및 출력하는 상기 래치부(21)는 도 4에 도시된 바와 같이, 입력단에 상기 버퍼(10)의 출력 신호(Buffer_out)를 입력 받는 제 1 인버터(IV21), 입력단에 상기 제 1 인버터(IV21)의 출력 신호를 입력 받고 자신의 출력단이 상기 제 1 인버터(IV21)의 입력단에 연결되며 제 1 제어단에 상기 래치 제어 신호(ctrl_L)를 입력 받는 제 2 인버 터(IV22), 입력단에 상기 제 1 인버터(IV21)의 출력단이 연결되고 자신의 출력단이 상기 래치부(21)의 출력단인 제 3 인버터(IV23), 및 입력단에 상기 래치 제어 신호(ctrl_L)를 입력 받고 출력단에 상기 제 2 인버터(IV22)의 제 2 제어단이 연결된 제 4 인버터(IV24)를 포함한다.As shown in FIG. 4, the latch unit 21 for holding and outputting the output signal Buffer_out of the buffer 10 receives a first signal of the output signal Buffer_out of the buffer 10. IV21, an output signal of the first inverter IV21 is input to an input terminal, and an output terminal thereof is connected to an input terminal of the first inverter IV21, and the latch control signal ctrl_L is input to a first control terminal. A second inverter IV22, an output terminal of the first inverter IV21 is connected to an input terminal, a third inverter IV23 of which its output terminal is an output terminal of the latch unit 21, and an input terminal of the latch control signal ( and a fourth inverter IV24 connected to the input terminal of ctrl_L and having a second control terminal of the second inverter IV22 connected to the output terminal.

상기 버퍼(10)의 출력 신호(Buffer_out) 레벨을 감지하는 상기 카운터(22-1)는 도 5에 도시된 바와 같이, 입력단에 상기 버퍼(10)의 출력 신호(Buffer_out) 또는 이전 플립플롭의 출력 신호가 입력되고 출력단은 다음 플립플롭에 연결되며 자신의 출력단이 상기 카운터(22-1)의 출력단인 상기 복수개의 플립플롭(FF-0~FF-N)을 포함한다. 이때 상기 클럭 신호(CLK)는 상기 복수개의 플립플롭(FF-0~FF-N)에 각각 입력되고, 상기 카운터(22-1)의 출력 신호(counter_out<0:N>)는 복수개의 신호이다.As shown in FIG. 5, the counter 22-1 detecting the output signal Buffer_out level of the buffer 10 outputs the output signal Buffer_out of the buffer 10 or the previous flip-flop to an input terminal. A signal is input and an output terminal is connected to the next flip flop, and its output terminal includes the plurality of flip flops FF-0 to FF-N, which are output terminals of the counter 22-1. In this case, the clock signal CLK is input to the plurality of flip-flops FF-0 to FF-N, respectively, and the output signal counter_out <0: N> of the counter 22-1 is a plurality of signals. .

상기 버퍼(10)의 출력 신호(Buffer_out)가 일정한 레벨을 소정 시간 유지할 경우 인에이블된 상기 래치 제어 신호(ctrl_L)를 생성하는 상기 제 1 제어부(22-2)는 도 6에 도시된 바와 같이, 상기 카운터(22-1)의 출력 신호(counter_out<0:N>)를 입력 받는 제 1 익스클루시브 오어 게이트(XOR11)를 포함한다. 이때, 익스클루시브 노어 게이트(exclusive or gate)는 입력이 모두 일정한 레벨의 신호일 경우 로우 레벨의 신호를 출력한다.When the output signal Buffer_out of the buffer 10 maintains a constant level for a predetermined time, the first control unit 22-2 generating the enabled latch control signal ctrl_L is illustrated in FIG. 6. And a first exclusive or gate XOR11 that receives the output signal counter_out <0: N> of the counter 22-1. At this time, the exclusive NOR gate outputs a low level signal when all of the input signals are of a constant level.

상기 입력 전압(Vin)과 기준 전압(Vref)을 비교하여 그 정보를 출력하는 비교부(23-1)는 도 7에 도시된 바와 같이, 게이트단에 상기 입력 전압(Vin)을 인가 받는 제 9 트랜지스터(N21), 게이트단에 상기 기준 전압(Vref)을 인가 받는 제 10 트랜지스터(N22), 게이트단에 바이어스 전압(BIAS)을 인가 받고 드레인단에 상기 제 9 트랜지스터(N21)와 제 10 트랜지스터(N22)의 소오스단이 연결된 노드가 연결되며 소오스단에 접지단(VSS)이 연결된 제 11 트랜지스터(N23), 소오스단에 외부 전원(VDD)을 인가 받고 드레인단과 게이트단에 상기 제 9 트랜지스터(N21)의 드레인단이 연결된 제 12 트랜지스터(P21), 소오스단에 외부 전원(VDD)을 인가 받고 게이트단에 상기 제 9 트랜지스터(N21)의 드레인단이 연결되며 드레인단에 상기 제 10 트랜지스터(N22)의 드레인단이 연결된 제 13 트랜지스터(P22)를 포함한다. 이때 상기 제 10 트랜지스터(N22)의 드레인단과 상기 제 13 트랜지스터(P22)의 드레인단이 연결된 노드에서 상기 비교부(23-1)의 출력 신호(com_out)를 출력한다.A comparator 23-1 for comparing the input voltage Vin with the reference voltage Vref and outputting the information is a ninth receiving the input voltage Vin at a gate terminal as shown in FIG. 7. Transistor N21, a tenth transistor N22 that receives the reference voltage Vref at a gate terminal, a bias voltage BIAS is applied to a gate terminal, and the ninth transistor N21 and a tenth transistor ( A node connected to a source terminal of N22 is connected, an eleventh transistor N23 having a ground terminal VSS connected to a source terminal, and an external power source VDD applied to a source terminal, and the ninth transistor N21 connected to a drain terminal and a gate terminal. The twelfth transistor P21 is connected to the drain terminal of the second transistor, an external power supply VDD is applied to the source terminal, the drain terminal of the ninth transistor N21 is connected to the gate terminal, and the tenth transistor N22 is connected to the drain terminal. A thirteenth transistor having a drain terminal of P22). At this time, the output signal com_out of the comparator 23-1 is output from the node where the drain terminal of the tenth transistor N22 and the drain terminal of the thirteenth transistor P22 are connected.

상기 버퍼(10)를 제어하는 상기 버퍼 제어 신호(ctrl_B)를 생성하는 제 2 제어부(23-2)는 도 8에 도시된 바와 같이, 상기 래치부(21)의 출력 신호(out)와 상기 비교부(23-1)의 출력 신호(com_out)를 입력 받는 제 2 익스클루시브 오어 게이트(XOR21), 상기 제 2 익스클루시브 오어 게이트(XOR21)의 출력 신호와 상기 래치 제어 신호(ctrl_L)를 입력 받는 오어 게이트(OR21)를 포함한다.As shown in FIG. 8, the second control unit 23-2 generating the buffer control signal ctrl_B controlling the buffer 10 is compared with the output signal out of the latch unit 21. Input the output signal of the second exclusive or gate (XOR21), the second exclusive or gate (XOR21) and the latch control signal (ctrl_L) to receive the output signal (com_out) of the unit (23-1). The receiving OR gate OR21 is included.

이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.The operation of the semiconductor memory device according to the present invention configured as described above is as follows.

도 2에 도시된 바와 같이, 상기 버퍼(10)는 상기 기준 전압(Vref)과 상기 입력 전압(Vin)을 비교하여 그 정보를 출력한다. 이에 따라 상기 기준 전압(Vref)이 상기 입력 전압(Vin)의 레벨보다 높을 경우 로우 레벨의 신호를 상기 버퍼(10)가 출력한다.As shown in FIG. 2, the buffer 10 compares the reference voltage Vref with the input voltage Vin and outputs the information. Accordingly, when the reference voltage Vref is higher than the level of the input voltage Vin, the buffer 10 outputs a low level signal.

또한, 상기 입력 전압(Vin)이 상기 기준 전압(Vref)의 레벨보다 높을 경우 하이 레벨의 신호를 상기 버퍼(10)가 출력한다. 이때, 상기 버퍼(10)는 상기 버퍼 제어 신호(ctrl_B)의 레벨이 하이일 경우 인에이블되고 로우일 경우 디스에이블된다.In addition, when the input voltage Vin is higher than the level of the reference voltage Vref, the buffer 10 outputs a high level signal. In this case, the buffer 10 is enabled when the level of the buffer control signal ctrl_B is high and is disabled when it is low.

상기 래치부(21)는 상기 래치 제어 신호(ctrl_L)가 로우 레벨로 인에이블되었을 경우 상기 버퍼(10)의 출력 신호(Buffer_out)의 레벨을 유지 및 출력하고 상기 래치 제어 신호(ctrl_L)가 하이 레벨로 디스에이블되었을 경우 상기 버퍼(10)의 출력 신호(Buffer_out)를 출력한다.The latch unit 21 maintains and outputs the level of the output signal Buffer_out of the buffer 10 when the latch control signal ctrl_L is enabled at a low level, and the latch control signal ctrl_L is at a high level. When disabled, the output signal Buffer_out of the buffer 10 is output.

상기 래치 제어 신호(ctrl_L)를 생성하는 상기 래치 제어부(22)는 상기 버퍼(10)의 출력 신호(Buffer_out)가 소정 시간 일정한 레벨로 유지될 경우 로우로 인에이블된 상기 래치 제어 신호(ctrl_L)를 출력한다.The latch control unit 22 generating the latch control signal ctrl_L receives the latch control signal ctrl_L enabled low when the output signal Buffer_out of the buffer 10 is maintained at a predetermined level for a predetermined time. Output

상기 버퍼 제어부(23)는 상기 래치부(21)의 출력 신호(out)와 상기 비교부(23-1)의 출력 신호(com_out)가 다른 레벨의 신호이면 상기 버퍼 제어부(23)는 하이 레벨의 상기 버퍼 제어 신호(ctrl_B)를 출력하여 상기 버퍼(10)를 인에이블시킨다. 또한, 상기 래치 제어 신호(ctrl_L)가 하이 레벨의 신호이면 하이 레벨의 상기 버퍼 제어 신호(ctrl_B)를 출력하여 상기 버퍼(10)를 인에이블시킨다. 한편, 상기 래치부(21)의 출력 신호(out)와 상기 비교부(23-1)의 출력 신호(com_out)의 레벨이 같고 상기 래치 제어 신호(ctrl_L)의 레벨이 로우 레벨이면 상기 버퍼 제어 신호(ctrl_B)의 레벨은 로우 레벨이 된다. 상기 버퍼 제어 신호(ctrl_B)의 레벨이 로우 레벨이면 상기 버퍼(10)는 디스에이블된다.If the output signal out of the latch unit 21 and the output signal com_out of the comparator 23-1 are different from each other, the buffer controller 23 is of a high level. The buffer 10 is output by the buffer control signal ctrl_B to enable the buffer 10. In addition, if the latch control signal ctrl_L is a high level signal, the buffer control signal ctrl_B at a high level is output to enable the buffer 10. On the other hand, if the level of the output signal out of the latch unit 21 and the output signal com_out of the comparator 23-1 are the same and the level of the latch control signal ctrl_L is low, the buffer control signal. The level of (ctrl_B) becomes the low level. If the level of the buffer control signal ctrl_B is low, the buffer 10 is disabled.

즉, 본 발명은 상기 버퍼(10)가 상기 기준 전압(Vref)과 입력 전압(Vin)을 비교하여 그 정보를 출력함에 있어서, 상기 입력 전압(Vin)이 일정한 전압 레벨로 소정 시간 유입될 경우 상기 버퍼(10)를 디스에이블시키고, 동시에 상기 버퍼(10)의 출력 신호(Buffer_out)를 상기 입력 전압(Vin)의 레벨이 추가로 바뀌기 전까지 상기 래치부(21)에서 상기 버퍼(10)의 출력 신호(Buffer_out)를 유지 및 출력한다.That is, in the present invention, when the buffer 10 compares the reference voltage Vref and the input voltage Vin and outputs the information, when the input voltage Vin is introduced at a constant voltage level for a predetermined time, The latch unit 21 outputs the output signal of the buffer 10 until the buffer 10 is disabled and at the same time the output signal Buffer_out of the buffer 10 is further changed in the level of the input voltage Vin. Hold and print (Buffer_out).

이후, 상기 입력 전압(Vin)의 레벨에 변동이 발생하면, 즉, 상기 래치부(21)의 출력 신호(out)와 상기 비교부(23-1)의 출력 신호(com_out)가 다른 레벨의 신호일 경우 상기 버퍼(10)를 인에이블시키고, 동시에 상기 래치부(21)의 입력 신호 레벨 유지 기능을 중지한다.Thereafter, when a change occurs in the level of the input voltage Vin, that is, the output signal out of the latch 21 and the output signal com_out of the comparator 23-1 are signals of different levels. In this case, the buffer 10 is enabled, and at the same time, the input signal level holding function of the latch unit 21 is stopped.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리 장치는 입력 전압의 레벨이 소정 시간동안 일정할 경우 버퍼를 디스에이블 시키고 그 출력 신호의 레벨을 유지 및 출력함으로써 종래의 버퍼에서 소모되는 전류를 줄이는 효과가 있다.The semiconductor memory device according to the present invention has the effect of reducing the current consumed in the conventional buffer by disabling the buffer and maintaining and outputting the level of the output signal when the level of the input voltage is constant for a predetermined time.

Claims (16)

기준 전압과 입력 전압을 입력 받아 상기 기준 전압과 입력 전압을 비교하여 그 정보를 출력하는 버퍼; 및A buffer which receives a reference voltage and an input voltage and compares the reference voltage and the input voltage to output information; And 상기 버퍼의 출력 신호를 출력하되 상기 버퍼의 출력 신호에 따라 상기 버퍼를 제어하는 버퍼 제어 신호를 출력하는 버퍼 제어 수단을 포함하는 반도체 메모리 장치.And buffer control means for outputting an output signal of the buffer and outputting a buffer control signal for controlling the buffer according to the output signal of the buffer. 제 1 항에 있어서,The method of claim 1, 상기 버퍼 제어 수단은 소정 시간동안 버퍼 출력 신호가 일정한 경우에는 상기 버퍼 제어 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.And the buffer control means disables the buffer control signal when the buffer output signal is constant for a predetermined time. 제 1 항에 있어서,The method of claim 1, 상기 버퍼는, The buffer is 상기 버퍼 제어 신호의 레벨에 따라 동작이 결정되고 상기 기준 전압과 상기 입력 전압을 비교하여 그 정보를 제 1 출력 신호와 제 2 출력 신호로 출력하는 입력 전압 레벨 감지부, 및An input voltage level detector configured to determine an operation according to a level of the buffer control signal and to compare the reference voltage with the input voltage and output the information as a first output signal and a second output signal; 상기 버퍼 제어 신호의 레벨에 따라 동작이 결정되고 상기 제 1 출력 신호와 제 2 출력 신호를 입력 받아 상기 버퍼의 출력 신호 레벨을 결정 및 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And an output unit configured to determine an operation according to the level of the buffer control signal and to determine and output an output signal level of the buffer by receiving the first output signal and the second output signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 입력 전압 레벨 감지부는 The input voltage level detector 게이트단에 상기 입력 전압을 인가 받는 제 1 트랜지스터,A first transistor receiving the input voltage at a gate terminal, 게이트단에 상기 기준 전압을 인가 받는 제 2 트랜지스터,A second transistor receiving the reference voltage at a gate terminal, 일단에 외부 전원을 인가 받고 상기 입력 전압 레벨 감지부의 제 1 출력단인 타단에 상기 제 1 트랜지스터의 드레인단이 연결된 제 1 저항 소자,A first resistance element having an external power applied to one end thereof and having a drain end of the first transistor connected to the other end of the first output end of the input voltage level detector; 일단에 외부 전원을 인가 받고 상기 입력 전압 레벨 감지부의 제 2 출력단인 타단에 상기 제 2 트랜지스터의 드레인단이 연결된 제 2 저항 소자, 및A second resistance element having an external power applied to one end thereof, and a drain end of the second transistor connected to the other end of the second output end of the input voltage level sensing unit; 드레인단에 상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 소오스단이 연결된 노드가 공통 연결되고 소오스단에 접지단이 연결되며 게이트단에 상기 버퍼 제어 신호를 입력 받는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치. And a third transistor having a node connected to a source terminal of the first transistor and a second transistor connected to a drain terminal in common, a ground terminal connected to a source terminal, and receiving a buffer control signal at a gate terminal. Semiconductor memory device. 제 3 항에 있어서,The method of claim 3, wherein 상기 출력부는The output unit 게이트단에 상기 제 1 출력 신호를 입력 받는 제 1 트랜지스터,A first transistor receiving the first output signal at a gate terminal, 게이트단에 상기 제 2 출력 신호를 입력 받는 제 2 트랜지스터,A second transistor receiving the second output signal at a gate terminal, 드레인단에 상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 소오스단이 연결된 노드가 공통 연결되고 게이트단에 상기 버퍼 제어 신호를 입력 받으며 소오스 단에 접지단이 연결된 제 3 트랜지스터,A third transistor having a node connected to a source terminal of the first transistor and a second transistor connected to a drain terminal thereof in common, receiving the buffer control signal at a gate terminal thereof, and a ground terminal connected to a source terminal thereof; 드레인단과 게이트단에 상기 제 1 트랜지스터의 드레인단이 연결되고 소오스단에 외부 전원을 인가 받는 제 4 트랜지스터, 및A fourth transistor connected to the drain terminal and the gate terminal of the first transistor and receiving an external power source from the source terminal, and 게이트단에 상기 제 1 트랜지스터의 드레인단이 연결되고 소오스단에 외부 전원을 인가 받으며 드레인단에 상기 제 2 트랜지스터의 드레인단이 연결된 제 5 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a fifth transistor connected to a drain end of the first transistor at a gate end thereof, to an external power source applied to a source end thereof, and to a drain end of the second transistor connected to a drain end thereof. 제 1 항에 있어서,The method of claim 1, 상기 버퍼 제어 수단은The buffer control means 상기 버퍼의 출력 신호 및 클럭 신호를 입력 받아 상기 버퍼의 출력 신호 레벨을 감지하고 래치 제어 신호를 생성하는 래치 제어부,A latch control unit configured to receive an output signal and a clock signal of the buffer to sense an output signal level of the buffer and generate a latch control signal; 상기 래치 제어 신호 및 상기 버퍼의 출력 신호를 입력 받아 상기 버퍼의 출력 신호를 유지 및 출력하는 래치부,A latch unit configured to receive the latch control signal and the output signal of the buffer to hold and output the output signal of the buffer; 상기 래치부의 출력 신호, 상기 래치 제어 신호, 상기 기준 전압 및 상기 입력 전압을 입력 받아 상기 버퍼를 제어하는 상기 버퍼 제어 신호를 생성하는 버퍼 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a buffer controller configured to receive the output signal of the latch unit, the latch control signal, the reference voltage, and the input voltage to generate the buffer control signal for controlling the buffer. 제 6 항에 있어서,The method of claim 6, 상기 래치부는The latch portion 상기 래치 제어 신호가 인에이블되면 상기 버퍼의 출력 신호를 유지 및 출력 하고 상기 래치 제어 신호가 디스에이블되면 상기 버퍼의 출력 신호 레벨 유지 기능을 중지하는 것을 특징으로 하는 반도체 메모리 장치.Holding and outputting the output signal of the buffer when the latch control signal is enabled; and stopping the output signal level holding function of the buffer when the latch control signal is disabled. 제 7 항에 있어서,The method of claim 7, wherein 상기 래치부는The latch portion 입력단에 상기 버퍼의 출력 신호를 입력 받는 제 1 인버터,A first inverter receiving an output signal of the buffer at an input terminal; 입력단에 상기 제 1 인버터의 출력 신호를 입력 받고 자신의 출력단이 상기 제 1 인버터의 입력단에 연결되며 제 1 제어단에 상기 래치 제어 신호를 입력 받는 제 2 인버터,A second inverter receiving an output signal of the first inverter at an input terminal and having its output terminal connected to an input terminal of the first inverter and receiving the latch control signal at a first control terminal; 입력단에 상기 제 1 인버터의 출력단이 연결되고 자신의 출력단이 상기 래치부의 출력단인 제 3 인버터, 및A third inverter having an output terminal of the first inverter connected to an input terminal and its output terminal being an output terminal of the latch unit; and 입력단에 상기 래치 제어 신호를 입력 받고 출력단에 상기 제 2 인버터의 제 2 제어단이 연결된 제 4 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a fourth inverter configured to receive the latch control signal at an input terminal and to have a second control terminal of the second inverter connected to an output terminal. 제 6 항에 있어서,The method of claim 6, 상기 래치 제어부는The latch control unit 상기 버퍼의 출력 신호 및 클럭 신호를 입력 받아 상기 버퍼의 출력 신호 레벨을 감지하고 그 정보를 출력하는 카운터,A counter which receives the output signal and the clock signal of the buffer and senses the output signal level of the buffer and outputs the information; 상기 카운터의 출력 신호를 입력 받아 상기 래치 제어 신호를 생성하는 제 1 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a first controller configured to receive the output signal of the counter and generate the latch control signal. 제 9 항에 있어서,The method of claim 9, 상기 카운터는The counter 복수개의 플립플롭이 직렬로 연결되어 구성되는 것을 특징으로 하는 반도체 메모리 장치.And a plurality of flip-flops are connected in series. 제 10 항에 있어서,The method of claim 10, 상기 카운터는 The counter 입력단에 상기 버퍼의 출력 신호 또는 이전 플립플롭의 출력 신호가 입력되고 출력단은 다음 플립플롭에 연결되며 자신의 출력단이 상기 카운터의 출력단인 상기 복수개의 플립플롭을 포함하고,An output signal of the buffer or an output signal of a previous flip-flop is input to an input terminal, the output terminal is connected to a next flip-flop, and the output terminal includes the plurality of flip-flops whose output terminals are output terminals of the counter, 클럭 신호가 상기 복수개의 플립플롭에 각각 입력되는 것을 특징으로 하는 반도체 메모리 장치.And a clock signal is input to the plurality of flip-flops, respectively. 제 9 항에 있어서,The method of claim 9, 상기 제 1 제어부는The first control unit 상기 카운터의 출력 신호가 모두 일정 레벨의 신호로 입력되면 인에이블된 상기 래치 제어 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.And outputting the enabled latch control signal when all the output signals of the counter are input as signals having a predetermined level. 제 12 항에 있어서,The method of claim 12, 상기 제 1 제어부는 The first control unit 상기 카운터의 출력 신호를 입력 받는 익스클루시브 오어 게이트(exclusive or gate)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And an exclusive or gate configured to receive an output signal of the counter. 제 6 항에 있어서,The method of claim 6, 상기 버퍼 제어부는 The buffer control unit 상기 입력 전압과 기준 전압의 레벨을 비교하여 그 정보를 출력하는 비교부,A comparator for comparing the level of the input voltage with a reference voltage and outputting information thereof; 상기 비교부의 출력 신호, 상기 래치 제어 신호 및 상기 래치부의 출력 신호를 입력 받아 상기 버퍼를 제어하는 상기 버퍼 제어 신호를 출력하는 제 2 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a second controller configured to receive the output signal of the comparator, the latch control signal, and the output signal of the latch unit, and output the buffer control signal for controlling the buffer. 제 14 항에 있어서,The method of claim 14, 상기 비교부는 The comparison unit 게이트단에 상기 입력 전압을 인가 받는 제 1 트랜지스터,A first transistor receiving the input voltage at a gate terminal, 게이트단에 상기 기준 전압을 인가 받는 제 2 트랜지스터,A second transistor receiving the reference voltage at a gate terminal, 게이트단에 바이어스 전압을 인가 받고 드레인단에 상기 제 1 트랜지스터와 제 2 트랜지스터의 소오스단이 연결된 노드가 공통 연결되며 소오스단에 접지단이 연결된 제 3 트랜지스터,A third transistor having a bias voltage applied to a gate terminal, a node having a source terminal of the first transistor and a second transistor connected to a drain terminal in common, and a ground terminal connected to the source terminal; 소오스단에 외부 전원을 인가 받고 드레인단과 게이트단에 상기 제 1 트랜지 스터의 드레인단이 연결된 제 4 트랜지스터,A fourth transistor having an external power source applied to a source terminal and having a drain terminal and a drain terminal of the first transistor connected to a gate terminal, 소오스단에 외부 전원을 인가 받고 게이트단에 상기 제 1 트랜지스터의 드레인단이 연결되며 자신의 출력단인 드레인단에 상기 제 2 트랜지스터의 드레인단이 연결된 제 5 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a fifth transistor having an external power source applied to a source terminal, a drain terminal of the first transistor connected to a gate terminal, and a drain terminal of the second transistor connected to a drain terminal thereof as an output terminal thereof. . 제 14 항에 있어서,The method of claim 14, 제 2 제어부는The second control unit 상기 래치부의 출력 신호와 상기 비교부의 출력 신호를 입력 받는 익스클루시브 오어 게이트(exclusive or gate),Exclusive or gate for receiving the output signal of the latch unit and the output signal of the comparison unit, 상기 익스 클루시브 오어 게이트(exclusive or gate)의 출력 신호와 상기 버퍼 제어 신호를 입력 받는 오어 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And an or gate receiving the output signal of the exclusive or gate and the buffer control signal.
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