KR100702771B1 - Internal voltage generation circuit of semiconductor memory device for generating stable internal voltage - Google Patents

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Abstract

본 발명은 안정적인 내부 전압을 발생하는 반도체 메모리 장치의 내부 전압 발생 회로에 관한 것으로, 본 발명에 따른 내부 전압 발생 회로는 내부 전압의 변화에 따라 오버 드라이버의 동작을 제어함으로써, 안정적인 내부 전압을 발생할 수 있고, 메모리 셀의 비트 패일 현상을 감소시킬 수 있다.The present invention relates to an internal voltage generation circuit of a semiconductor memory device that generates a stable internal voltage. The internal voltage generation circuit according to the present invention can generate a stable internal voltage by controlling an operation of an over driver according to a change in the internal voltage. In addition, the bit fail phenomenon of the memory cell can be reduced.

내부 전압 감지부, 오버 드라이빙 제어부, 오버 드라이버 Internal voltage detector, overdriving controller, overdriver

Description

안정적인 내부 전압을 발생하는 반도체 메모리 장치의 내부 전압 발생 회로{Internal voltage generation circuit of semiconductor memory device for generating stable internal voltage}Internal voltage generation circuit of semiconductor memory device for generating stable internal voltage

도 1은 종래의 내부 전압 발생 회로와, 그 주변 회로들을 개략적으로 도시한 블록도이다.1 is a block diagram schematically showing a conventional internal voltage generation circuit and its peripheral circuits.

도 2는 도 1에 도시된 내부 전압 발생 회로를 좀 더 상세히 나타내는 도면이다.FIG. 2 is a diagram illustrating the internal voltage generation circuit shown in FIG. 1 in more detail.

도 3은 도 2에 도시된 내부 전압 발생 회로에 의해 발생되는 내부 전압과, 승압 전압 및 외부 전압의 관계를 나타내는 그래프이다.3 is a graph illustrating a relationship between an internal voltage generated by the internal voltage generation circuit illustrated in FIG. 2, a boosted voltage, and an external voltage.

도 4는 본 발명의 일실시예에 따른 내부 전압 발생 회로와, 그 주변 회로들을 개략적으로 도시한 블록도이다.4 is a block diagram schematically illustrating an internal voltage generator circuit and peripheral circuits thereof according to an exemplary embodiment of the present invention.

도 5a는 도 4에 도시된 제어 신호 발생기를 좀 더 상세히 나타내는 도면이다.FIG. 5A is a diagram illustrating the control signal generator shown in FIG. 4 in more detail.

도 5b는 도 5a에 도시된 제어 신호 발생기의 동작과 관련된 신호들의 타이밍도이다.FIG. 5B is a timing diagram of signals related to the operation of the control signal generator shown in FIG. 5A.

도 6은 도 4에 도시된 비트 라인 센스 앰프 블록을 좀 더 상세히 나타내는 도면이다.FIG. 6 is a diagram illustrating the bit line sense amplifier block shown in FIG. 4 in more detail.

도 7은 도 4에 도시된 내부 전압 발생기를 좀 더 상세히 나타내는 도면이다.FIG. 7 is a diagram illustrating the internal voltage generator illustrated in FIG. 4 in more detail.

도 8은 도 7에 도시된 내부 전압 감지부를 좀 더 상세히 나타내는 도면이다.FIG. 8 is a diagram illustrating the internal voltage detector illustrated in FIG. 7 in more detail.

도 9는 도 7에 도시된 오버-드라이빙 제어부를 좀 더 상세히 나타내는 도면이다.FIG. 9 is a diagram illustrating the over-driving control unit illustrated in FIG. 7 in more detail.

도 10은 도 8에 도시된 내부 전압 감지부의 동작과 관련된 신호들의 관계를 나타내는 그래프이다.FIG. 10 is a graph illustrating a relationship between signals related to an operation of the internal voltage detector illustrated in FIG. 8.

도 11은 도 7에 도시된 내부 전압 발생 회로에 의해 발생되는 내부 전압과, 승압 전압 및 외부 전압의 관계를 나타내는 그래프이다.FIG. 11 is a graph illustrating a relationship between an internal voltage generated by the internal voltage generation circuit shown in FIG. 7, a boosted voltage, and an external voltage.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : 내부 전압 발생 회로 110 : 내부 전압 감지부100: internal voltage generation circuit 110: internal voltage detection unit

120 : 내부 전압 발생기 121 : 인에이블 회로120: internal voltage generator 121: enable circuit

122 : 비교기 123 : 메인 드라이버122: comparator 123: main driver

124 : 오버 드라이빙 제어부 125 : 오버 드라이버124: over-driving control unit 125: over-driver

140 : 제1 비교 전압 발생기 150 : 제2 비교 전압 발생기140: first comparison voltage generator 150: second comparison voltage generator

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 내부 전압 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to an internal voltage generator circuit of a semiconductor memory device.

일반적으로, 반도체 메모리 장치는 외부에서 공급되는 비교적 높은 외부 전 원전압에 기초하여 다양한 전압 레벨의 내부 전압들을 발생하는 내부 전압 발생 회로를 포함한다. 내부 전압 발생 회로는 자신이 발생한 내부 전압들은 반도체 메모리 장치의 대응하는 내부 회로들에 각각 공급한다. 도 1은 종래의 내부 전압 발생 회로와, 그 주변 회로들을 개략적으로 도시한 블록도이다. 도 1을 참고하면, 내부 전압 발생 회로(20)는 제어 신호 발생기(10)로부터 수신되는 비트 라인 센싱 스타트 신호(Sest30)에 응답하여, 내부 전압(VC)을 발생한다. 상기 내부 전압(VC)은 비트 라인 센스 앰프 블록(30)의 동작 전원으로서 공급되고, 상기 비트 라인 센스 앰프 블록(30)은 센싱 제어 신호들(RTOE, SBE)에 응답하여 비트 라인들(BL1, BL1B 내지 BLJ, BLJB)(J는 정수)을 통하여 수신되는 데이터를 센싱 및 증폭한다. 도 2는 도 1에 도시된 내부 전압 발생 회로를 좀 더 상세히 나타내는 도면이다. 상기 내부 전압 발생 회로(20)는 메인 드라이버(21), 인에이블 회로(22), 비교기(23), 지연 회로(24), 및 오버 드라이버(25)를 포함한다. 일반적으로, 반도체 메모리 장치의 액티브 모드에서 선택된 비트 라인들이 상기 내부 전압(VC)으로 프리차지되는 일정 시간 동안, 상기 선택된 비트 라인들에 흐르는 과도한 소모 전류에 의해, 상기 내부 전압(VC)은 설정된 전압으로 유지되지 못하고 불안정하게 변화된다. 상기 비교기(23)는 상기 내부 전압(VC)이 불안정하게 변화되는 것을 방지하는 역할을 한다. 좀 더 상세히 설명하면, 상기 비교기(23)는 상기 메인 드라이버(21)에 의해 발생되는 상기 내부 전압(VC)을 설정된 기준 전압(VRC)에 비교하고, 그 비교 결과에 따라 제어 신호(DRC1)를 발생하여, 상기 메인 드라이버(21)의 동작을 제어한다. 그 결과, 상기 메인 드라이버(21)가 외부 전압(VDD)에 기초하여 출력 노드(N)에 출력하 는 상기 내부 전압(VC)이 상기 기준 전압(VRC) 범위내로 유지될 수 있다. 상기 인에이블 회로(22)는 상기 비트 라인 센싱 스타트 신호(Sest30)에 응답하여 비교기 인에이블 신호(COMP_en)를 출력하여, 상기 비교기(23)를 인에이블시킨다.In general, a semiconductor memory device includes an internal voltage generator circuit for generating internal voltages of various voltage levels based on a relatively high external power voltage supplied from an external source. The internal voltage generator circuit supplies the internal voltages generated by the internal voltage generators to corresponding internal circuits of the semiconductor memory device, respectively. 1 is a block diagram schematically showing a conventional internal voltage generation circuit and its peripheral circuits. Referring to FIG. 1, the internal voltage generation circuit 20 generates the internal voltage VC in response to the bit line sensing start signal Sest30 received from the control signal generator 10. The internal voltage VC is supplied as an operating power source of the bit line sense amplifier block 30, and the bit line sense amplifier block 30 responds to the sensing control signals RTOE and SBE. Sensing and amplifying data received through BL1B to BLJ, BLJB (J is an integer). FIG. 2 is a diagram illustrating the internal voltage generation circuit shown in FIG. 1 in more detail. The internal voltage generation circuit 20 includes a main driver 21, an enable circuit 22, a comparator 23, a delay circuit 24, and an over driver 25. In general, the internal voltage VC is set to the set voltage due to excessive consumption current flowing in the selected bit lines for a predetermined time during which the selected bit lines are precharged to the internal voltage VC in the active mode of the semiconductor memory device. It is not maintained and changes unstable. The comparator 23 serves to prevent the internal voltage VC from being unstable. In more detail, the comparator 23 compares the internal voltage VC generated by the main driver 21 with a set reference voltage VRC, and compares the control signal DRC1 according to the comparison result. To control the operation of the main driver 21. As a result, the internal voltage VC output by the main driver 21 to the output node N based on the external voltage VDD may be maintained within the reference voltage VRC range. The enable circuit 22 outputs a comparator enable signal COMP_en in response to the bit line sensing start signal Sest30 to enable the comparator 23.

한편, 상기 오버 드라이버(25)는 상기 비교기(23)가 상기 내부 전압(VC)을 설정된 기준 전압(VRC)에 비교하는 시간 동안, 상기 내부 전압(VC)이 강하되는 것을 방지한다. 또, 상기 오버 드라이버(25)는 상기 비트 라인 센스 앰프 블록(30)이 상기 비트 라인들(BL1, BL1B 내지 BLJ, BLJB)의 전압들을 센싱하기 시작하는 시점에서, 상기 비트 라인들(BL1, BL1B 내지 BLJ, BLJB)이 큰 전류를 소비하는 것에 기인하여 발생되는 상기 내부 전압(VC)의 급격한 강하를 방지한다. 이를 좀 더 상세히 설명하면, 상기 제어 신호 발생기(10)가 상기 비트 라인 센싱 스타트 신호(Sest30)에 응답하여 비트 라인 센싱 인에이블 신호(Sense_en)를 발생한다. 상기 지연 회로(24)는 상기 비트 라인 센싱 인에이블 신호(Sense_en)를 지연시키고, 그 지연된 신호를 제어 신호(DRC2)로서 출력한다. 상기 오버 드라이버(25)는 상기 제어 신호(DRC2)에 응답하여, 상기 출력 노드(N)에 상기 외부 전압(VDD)을 더 공급하여, 상기 내부 전압(VC)이 강하되는 것을 보상한다. 상기 오버 드라이버(25)가 동작을 시작하는 시점은 상기 지연 회로(24)의 지연 시간에 의해 결정된다. 여기에서, 상기 오버 드라이버(25)가 동작을 시작하는 시점은, 상기 비트 라인들(BL1, BL1B 내지 BLJ, BLJB)이 큰 전류를 소비하기 시작하는 시점에 정확하게 맞춰질 필요가 있다. 하지만, 이처럼 소비 전류가 증가하는 시점에 정확하게 맞추어 상기 오버 드라이버(25)가 동작하도록 제어하는 데는 큰 어려움이 있다. 상기 내부 전압 발생 회로(20)에서는, 상기 비트 라인 센싱 인에이블 신호(Sense_en)가 발생된 시점으로부터, 상기 지연 회로(24)에 의해 설정된 지연 시간이 경과되면, 무조건 상기 오버 드라이버(25)가 동작된다. 예를 들어, 설정된 전압보다 낮은 외부 전압(VDD)이 상기 내부 전압 발생 회로(20)에 입력될 경우, 상기 오버 드라이버(25)에 의해, 상기 내부 전압(VC)이 강하되는 것이 보상될 수 있다. 그러나, 상기 설정된 전압보다 높은 외부 전압(VDD)이 상기 내부 전압 발생 회로(20)에 입력될 경우, 이미 충분히 보상되어 설정된 조건을 만족하는 상기 내부 전압(VC)이 상기 오버 드라이버(25)의 동작으로 인하여 필요 이상으로 증가하게 된다. 여기에서, 상기 설정된 전압보다 높은 외부 전압(VDD)이 상기 내부 전압 발생 회로(20)에 입력될 경우, 상기 내부 전압(VC)이 상기 설정된 조건을 만족하게 되는 이유를 좀 더 설명하면 다음과 같다. 즉, 그 이유는, 상기 외부 전압(VDD)이 상기 설정된 전압보다 높을 경우, 상기 비교기(23)에 공급되는 상기 기준 전압(VRC)이 증가된 상기 외부 전압(VDD)에 비례하여 증가하게 되고, 그 결과, 상기 내부 전압(VC)이 증가된 상기 기준 전압(VRC) 범위로 유지되기 때문이다. 상기 내부 전압(VC)이 필요 이상으로 증가하게 되면, 도 3에 도시된 것과 같이, 메모리 셀 어레이의 워드 라인(미도시)에 공급되는 승압 전압(VPP)과 상기 내부 전압(VC)간의 레벨 차이(V2-V1)가 감소하게 된다. 그 결과, 상기 워드 라인에 연결된 메모리 셀로부터 잘못된 데이터가 출력되거나, 또는 상기 메모리 셀에 결함이 발생하는 현상(즉, 비트 패일(bit fail) 현상)이 발생하게 되는 문제점이 있다.On the other hand, the over driver 25 prevents the internal voltage VC from dropping during the time when the comparator 23 compares the internal voltage VC to the set reference voltage VRC. In addition, the over-driver 25 at the time when the bit line sense amplifier block 30 starts sensing the voltages of the bit lines BL1, BL1B to BLJ, BLJB, the bit lines BL1 and BL1B. To BLJ, BLJB to prevent the sudden drop of the internal voltage VC caused by the consumption of a large current. In more detail, the control signal generator 10 generates a bit line sensing enable signal Sense_en in response to the bit line sensing start signal Sest30. The delay circuit 24 delays the bit line sensing enable signal Sense_en and outputs the delayed signal as a control signal DRC2. The over driver 25 further supplies the external voltage VDD to the output node N in response to the control signal DRC2 to compensate for the drop of the internal voltage VC. The time point at which the over driver 25 starts operation is determined by the delay time of the delay circuit 24. Here, the time point at which the over driver 25 starts to operate needs to be precisely matched to the time point at which the bit lines BL1, BL1B to BLJ, BLJB start to consume a large current. However, there is a great difficulty in controlling the over driver 25 to operate precisely at the time when the current consumption increases. In the internal voltage generation circuit 20, when the delay time set by the delay circuit 24 elapses from the time when the bit line sensing enable signal Sense_en is generated, the over driver 25 operates unconditionally. do. For example, when the external voltage VDD lower than the set voltage is input to the internal voltage generation circuit 20, the drop of the internal voltage VC may be compensated by the over driver 25. . However, when the external voltage VDD higher than the set voltage is input to the internal voltage generation circuit 20, the internal voltage VC that satisfies the set condition is sufficiently compensated for the operation of the over driver 25. This increases more than necessary. Here, when the external voltage VDD higher than the set voltage is input to the internal voltage generation circuit 20, the reason why the internal voltage VC satisfies the set condition is as follows. . That is, the reason is that when the external voltage VDD is higher than the set voltage, the reference voltage VRC supplied to the comparator 23 increases in proportion to the increased external voltage VDD. As a result, the internal voltage VC is maintained in the increased range of the reference voltage VRC. When the internal voltage VC increases more than necessary, as shown in FIG. 3, the level difference between the boosted voltage VPP and the internal voltage VC supplied to the word line (not shown) of the memory cell array. (V2-V1) is reduced. As a result, incorrect data is output from the memory cell connected to the word line, or a phenomenon occurs in which the defect occurs in the memory cell (that is, a bit fail phenomenon).

따라서, 본 발명이 이루고자 하는 기술적 과제는 내부 전압의 변화에 따라 오버 드라이버의 동작을 제어함으로써, 안정적인 내부 전압을 발생하여, 비트 패일 현상을 감소시킬 수 있는 반도체 메모리 장치의 내부 전압 발생 회로를 제공하는 데 있다.Accordingly, a technical object of the present invention is to provide an internal voltage generation circuit of a semiconductor memory device capable of generating a stable internal voltage and reducing a bit fail phenomenon by controlling an operation of an over driver according to a change in an internal voltage. There is.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 내부 전압 발생 회로는, 비트 라인 센싱 스타트 신호에 응답하여, 외부 전압에 기초하여 제1 기준 전압 레벨로 유지되는 내부 전압을 발생하고, 비트 라인 센싱 인에이블 신호와 제어 신호에 응답하여, 내부 전압을 증가시키는 내부 전압 발생기; 및 제2 기준 전압에 기초하여 내부 전압 레벨을 센싱하고, 그 센싱 결과에 따라 제어 신호를 발생하는 내부 전압 감지부를 포함한다.The internal voltage generation circuit of the semiconductor memory device according to the present invention for achieving the above technical problem, generates an internal voltage maintained at the first reference voltage level based on the external voltage in response to the bit line sensing start signal, An internal voltage generator for increasing an internal voltage in response to the bit line sensing enable signal and a control signal; And an internal voltage sensing unit configured to sense an internal voltage level based on the second reference voltage and generate a control signal according to the sensing result.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 4는 본 발명의 일실시예에 따른 내부 전압 발생 회로와, 그 주변 회로들을 개략적으로 도시한 블록도이다. 도 4를 참고하면, 제어 신호 발생기(200)는 비트 라인 센싱 스타트 신호(SAST)에 응답하여, 비트 라인 센싱 인에이블 신호(SAEN)를 발생하고, 상기 비트 라인 센싱 인에이블 신호(SAEN)와 상기 비트 라인 센싱 스 타트 신호(SAST)를 출력한다. 바람직하게, 상기 제어 신호 발생기(200)는 도 5a에 도시된 것과 같이, 지연 회로(210)와 NAND 게이트(220)를 포함할 수 있다. 상기 지연 회로(210)는 인버터들(211∼217)을 포함한다. 상기 지연 회로(210)는 상기 비트 라인 센싱 스타트 신호(SAST)를 설정된 시간 동안 지연시킨 후, 반전된 비트 라인 센싱 스타트 신호(SASTB)를 출력한다. 상기 NAND 게이트는 상기 비트 라인 센싱 스타트 신호(SAST)와 상기 반전된 비트 라인 센싱 스타트 신호(SASTB)에 응답하여, 상기 비트 라인 센싱 인에이블 신호(SAEN)를 출력한다. 결과적으로, 상기 제어 신호 발생기(200)는 도 5b에 도시된 것과 같이, 설정된 시간(W) 동안 디세이블되는 상기 비트 라인 센싱 인에이블 신호(SAEN)를 출력한다.4 is a block diagram schematically illustrating an internal voltage generator circuit and peripheral circuits thereof according to an exemplary embodiment of the present invention. Referring to FIG. 4, the control signal generator 200 generates a bit line sensing enable signal SAEN in response to a bit line sensing start signal SAST, and generates the bit line sensing enable signal SAEN and the bit line sensing enable signal SAEN. Outputs the bit line sensing start signal (SAST). Preferably, the control signal generator 200 may include a delay circuit 210 and a NAND gate 220 as shown in FIG. 5A. The delay circuit 210 includes inverters 211 to 217. The delay circuit 210 delays the bit line sensing start signal SAST for a predetermined time and then outputs the inverted bit line sensing start signal SASTB. The NAND gate outputs the bit line sensing enable signal SAEN in response to the bit line sensing start signal SAST and the inverted bit line sensing start signal SASTB. As a result, the control signal generator 200 outputs the bit line sensing enable signal SAEN that is disabled for a set time W, as shown in FIG. 5B.

내부 전압 발생 회로(100)는 내부 전압 감지부(110)와 내부 전압 발생기(120)를 포함한다. 상기 내부 전압 발생기(120)는 상기 비트 라인 센싱 스타트 신호(SAST)에 응답하여, 외부 전압(VDD)에 기초하여 제1 기준 전압(VREF1) 레벨로 유지되는 내부 전압(Vcore)을 발생한다. 바람직하게, 상기 제1 기준 전압(VREF1)은 반도체 메모리 장치의 액티브 모드에서 선택된 비트 라인들이 프리차지되는 시간 동안, 공급되어야 할 목표(target) 내부 전압(Vcore) 값으로 설정될 수 있다.The internal voltage generator circuit 100 includes an internal voltage detector 110 and an internal voltage generator 120. The internal voltage generator 120 generates an internal voltage Vcore maintained at a first reference voltage VREF1 level based on an external voltage VDD in response to the bit line sensing start signal SAST. Preferably, the first reference voltage VREF1 may be set to a target internal voltage Vcore value to be supplied during a time when the bit lines selected in the active mode of the semiconductor memory device are precharged.

또, 상기 내부 전압 발생기(120)는 상기 비트 라인 센싱 인에이블 신호(SAEN)와 제어 신호(DRV_off)에 응답하여, 상기 내부 전압(Vcore)을 증가시킨다. 상기 내부 전압 감지부(110)는 제2 기준 전압(VREF2)에 기초하여 상기 내부 전압(Vcore)의 레벨을 센싱하고, 그 센싱 결과에 따라 상기 제어 신호(DRV_off)를 발생한다. 바람직하게, 상기 내부 전압 감지부(110)는 상기 제2 기준 전압(VREF2)에 기 초하여, 상기 내부 전압(Vcore)이 설정된 전압보다 큰지의 여부를 판단하고, 상기 내부 전압(Vcore)이 상기 설정된 전압보다 클 때 상기 제어 신호(DRV_off)를 인에이블시킨다. 반대로, 상기 내부 전압(Vcore)이 상기 설정된 전압보다 작을 때, 상기 내부 전압 감지부(110)는 상기 제어 신호(DRV_off)를 디세이블시킨다.In addition, the internal voltage generator 120 increases the internal voltage Vcore in response to the bit line sensing enable signal SAEN and the control signal DRV_off. The internal voltage detector 110 senses the level of the internal voltage Vcore based on the second reference voltage VREF2 and generates the control signal DRV_off according to the sensing result. Preferably, the internal voltage detector 110 determines whether the internal voltage Vcore is greater than a set voltage based on the second reference voltage VREF2, and the internal voltage Vcore is determined by the internal voltage Vcore. When the voltage is greater than the set voltage, the control signal DRV_off is enabled. On the contrary, when the internal voltage Vcore is smaller than the set voltage, the internal voltage detector 110 disables the control signal DRV_off.

도 8을 참고하여, 상기 내부 전압 감지부(110)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 내부 전압 감지부(110)는 전압 분배 회로(111), 차동 증폭기(112), 및 출력 로직 회로(113)를 포함한다. 상기 전압 분배 회로(111)는 저항들(R1, R2, R3)을 포함하고, 설정된 저항 비율에 의해 상기 내부 전압(Vcore)을 분배하고, 분배 전압(DVC)을 출력 노드(N1)에 출력한다. 상기 차동 증폭기(112)는 PMOS 트랜지스터들(171, 172)과 NMOS 트랜지스터들(173, 174)를 포함한다. 상기 차동 증폭기(112)는 상기 NMOS 트랜지스터들(173, 174)의 게이트들에 각각 입력되는 상기 분배 전압(DVC)과 상기 제2 기준 전압(VREF2)을 비교하고, 그 비교 결과에 따라 비교 신호(VDF)를 출력 노드(N2)에 출력한다. 좀 더 상세하게는, 상기 분배 전압(DVC)보다 상기 제2 기준 전압(VREF2)이 더 클 때, 상기 비교 신호(VDF)를 로우 레벨로 출력하고, 상기 분배 전압(DVC)이 상기 제2 기준 전압(VREF2)보다 더 클 때, 상기 비교 신호(VDF)를 하이 레벨로 출력한다. 바람직하게, 상기 제2 기준 전압(VREF2)은, 비트 라인 센스 앰프 블록(300)이 비트 라인들(BL1, BL1B 내지 BLK, BLKB)(K는 정수)의 전압들을 센싱하기 시작하는 시점으로부터 설정된 시간 동안, 상기 비트 라인 센스 앰프 블록(300)에 공급되어야 할 목표(target) 내부 전압(Vcore) 값이, 상기 전압 분배 회로(111)와 동일한 저항 비율로 분배된 전압 값으로 설정될 수 있다. 상기 출력 로직 회로(113)는 인버터들(175, 176)을 포함하고, 상기 비교 신호(VDF)를 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 제어 신호(DRV_off)로서 출력한다. 결과적으로, 상기 내부 전압 감지부(110)는 도 10에 도시된 것과 같이, 상기 분배 전압(DVC)보다 상기 제2 기준 전압(VREF2)이 더 클 때, 상기 제어 신호(DRV_off)를 로우 레벨로 출력한다. 또, 상기 분배 전압(DVC)이 상기 제2 기준 전압(VREF2)보다 더 클 때, 상기 내부 전압 감지부(110)는 상기 제어 신호(DRV_off)를 하이 레벨로 출력한다.Referring to FIG. 8, the configuration and specific operation of the internal voltage detector 110 will be described in more detail as follows. The internal voltage detector 110 includes a voltage divider 111, a differential amplifier 112, and an output logic circuit 113. The voltage divider 111 includes resistors R1, R2, and R3, distributes the internal voltage Vcore by a set resistance ratio, and outputs a divider voltage DVC to an output node N1. . The differential amplifier 112 includes PMOS transistors 171 and 172 and NMOS transistors 173 and 174. The differential amplifier 112 compares the divided voltage DCV and the second reference voltage VREF2 input to the gates of the NMOS transistors 173 and 174, respectively, and compares the comparison signal ( VDF) is output to the output node N2. More specifically, when the second reference voltage VREF2 is greater than the division voltage DCV, the comparison signal VDF is output at a low level, and the division voltage DVC is the second reference. When the voltage is greater than the voltage VREF2, the comparison signal VDF is output at a high level. Preferably, the second reference voltage VREF2 is a time set from the time when the bit line sense amplifier block 300 starts to sense voltages of the bit lines BL1, BL1B to BLK, BLKB (K is an integer). In the meantime, a target internal voltage Vcore value to be supplied to the bit line sense amplifier block 300 may be set to a voltage value divided by the same resistance ratio as the voltage divider circuit 111. The output logic circuit 113 includes inverters 175 and 176, delays the comparison signal VDF for a set time, and outputs the delayed signal as the control signal DRV_off. As a result, as shown in FIG. 10, the internal voltage detector 110 sets the control signal DRV_off to a low level when the second reference voltage VREF2 is greater than the divided voltage DVC. Output In addition, when the division voltage DCV is greater than the second reference voltage VREF2, the internal voltage detector 110 outputs the control signal DRV_off at a high level.

다시 도 4를 참고하면, 상기 내부 전압(Vcore)은 비트 라인 센스 앰프 블록(300)에 공급된다. 상기 비트 라인 센스 앰프 블록(300)은 도 6에 도시된 것과 같이, 센스 앰프 구동 회로(310)와 센스 앰프 회로들(SA1∼SAK)(K는 정수)을 포함한다. 상기 센스 앰프 구동 회로(310)는 드라이버들(311, 312)을 포함한다. 바람직하게, 상기 드라이버(311)는 PMOS 트랜지스터로 구현될 수 있고, 상기 드라이버(312)는 NMOS 트랜지스터로 구현될 수 있다. 상기 드라이버(311)는 센스 앰프 제어 신호(RTOE)에 응답하여, 상기 내부 전압(Vcore)을 상기 센스 앰프 회로들(SA1∼SAK)의 동작 전원(RTO)으로서 공급한다. 상기 드라이버(312)는 센스 앰프 제어 신호(SBE)에 응답하여, 그라운드 전압(VSS)을 상기 센스 앰프 회로들(SA1∼SAK)의 동작 전원(SB)에 공급한다. 상기 센스 앰프 회로들(SA1∼SAK) 각각은 한 쌍의 비트 라인들(BL1 및 BL1B ∼ BLK 및 BLKB 중 한 쌍)에 연결된다. 상기 센스 앰프 회로들(SA1∼SAK) 각각은 상기 동작 전원들(RTO, SB)이 공급될 때, 자신과 연결된 한 쌍의 비트 라인들(BL1 및 BL1B ∼ BLK 및 BLKB 중 한 쌍)의 전압을 센싱 및 증폭한다. 여기에 서, 상기 센스 앰프 제어 신호(RTOE)가 디세이블되고, 상기 센스 앰프 제어 신호(SBE)가 인에이블될 때, 상기 센스 앰프 회로들(SA1∼SAK)이 상기 비트 라인들(BL1 및 BL1B ∼ BLK 및 BLKB)의 전압들을 센싱하기 시작하는 시점이다. 따라서, 이 시점에서 상기 내부 전압(Vcore)이 강하되기 쉽다.Referring back to FIG. 4, the internal voltage Vcore is supplied to the bit line sense amplifier block 300. The bit line sense amplifier block 300 includes a sense amplifier driving circuit 310 and sense amplifier circuits SA1 to SAK (K is an integer), as shown in FIG. 6. The sense amplifier driving circuit 310 includes drivers 311 and 312. Preferably, the driver 311 may be implemented with a PMOS transistor, and the driver 312 may be implemented with an NMOS transistor. The driver 311 supplies the internal voltage Vcore as an operating power source RTO of the sense amplifier circuits SA1 to SAK in response to the sense amplifier control signal RTOE. The driver 312 supplies the ground voltage VSS to the operating power source SB of the sense amplifier circuits SA1 to SAK in response to the sense amplifier control signal SBE. Each of the sense amplifier circuits SA1 to SAK is connected to a pair of bit lines BL1 and BL1B to one of BLK and BLKB. Each of the sense amplifier circuits SA1 to SAK receives a voltage of a pair of bit lines BL1 and BL1B to BLK and BLKB connected thereto when the operating powers RTO and SB are supplied. Sense and amplify. Here, when the sense amplifier control signal RTOE is disabled and the sense amplifier control signal SBE is enabled, the sense amplifier circuits SA1 to SAK are connected to the bit lines BL1 and BL1B. It is time to start sensing the voltages of BLK and BLKB). Therefore, the internal voltage Vcore is likely to drop at this point.

도 7은 도 4에 도시된 내부 전압 발생기를 좀 더 상세히 나타내는 도면이다. 도 7을 참고하면, 내부 전압 발생기(120)는 인에이블 회로(121), 비교기(122), 메인(main) 드라이버(123), 오버(over) 드라이빙 제어부(124), 및 오버 드라이버(125)를 포함한다. 상기 인에이블 회로(121)는 인버터(131), PMOS 트랜지스터(132), 및 NMOS 트랜지스터들(133, 134)을 포함한다. 상기 인에이블 회로(121)는 상기 비트 라인 센싱 스타트 신호(SAST)에 응답하여, 인에이블 신호(EN)를 발생하여 노드(D1)에 출력한다. 이를 좀 더 상세히 설명하면, 상기 인버터(131)는 상기 비트 라인 센싱 스타트 신호(SAST)를 반전시킨다. 상기 PMOS 트랜지스터(132)는 상기 인버터(131)의 출력 신호에 응답하여 턴 온 또는 오프된다. 바람직하게, 상기 비트 라인 센싱 스타트 신호(SAST)가 인에이블될 때, 상기 PMOS 트랜지스터(132)가 턴 온되어, 외부 전압(VDD)을 상기 노드(D1)에 공급한다. 그 결과, 상기 노드(D1)에서 발생되는 상기 인에이블 신호(EN)가 하이 레벨로 된다(즉, 인에이블된다). 상기 NMOS 트랜지스터(133)는 상기 인버터(131)의 출력 신호에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 NMOS 트랜지스터(133)는 상기 비트 라인 센싱 스타트 신호(SAST)가 디세이블될 때, 상기 노드(D1)를 그라운드 전압으로 디스차지시킨다. 그 결과, 상기 인에이블 신호(EN)가 로우 레벨로 된다(즉, 디세이블된다). 상기 NMOS 트랜지스터(134)는 상기 노드(D1)에 다이오드 접속되고(diode connected), 상기 인에이블 신호(EN)를 설정된 전압 레벨로 유지한다.FIG. 7 is a diagram illustrating the internal voltage generator illustrated in FIG. 4 in more detail. Referring to FIG. 7, the internal voltage generator 120 includes an enable circuit 121, a comparator 122, a main driver 123, an over driving controller 124, and an over driver 125. It includes. The enable circuit 121 includes an inverter 131, a PMOS transistor 132, and NMOS transistors 133 and 134. The enable circuit 121 generates an enable signal EN and outputs the enable signal EN to the node D1 in response to the bit line sensing start signal SAST. In more detail, the inverter 131 inverts the bit line sensing start signal SAST. The PMOS transistor 132 is turned on or off in response to the output signal of the inverter 131. Preferably, when the bit line sensing start signal SAST is enabled, the PMOS transistor 132 is turned on to supply an external voltage VDD to the node D1. As a result, the enable signal EN generated at the node D1 becomes high level (ie, enabled). The NMOS transistor 133 is turned on or off in response to the output signal of the inverter 131. Preferably, the NMOS transistor 133 discharges the node D1 to a ground voltage when the bit line sensing start signal SAST is disabled. As a result, the enable signal EN goes low (ie, disabled). The NMOS transistor 134 is diode connected to the node D1 and maintains the enable signal EN at a set voltage level.

상기 비교기(122)는 제1 비교 전압 발생기(140), 제2 비교 전압 발생기(150), 및 차동 증폭기(160)를 포함한다. 상기 제1 비교 전압 발생기(140)는 NMOS 트랜지스터들(141, 142)을 포함한다. 상기 비교기(122)는, 상기 내부 전압(Vcore)과 상기 제1 기준 전압(VREF1)을 비교하고, 그 비교 결과에 따라 제1 드라이빙 제어 신호(DCTL1)를 노드(D2)에 출력한다. 바람직하게, 상기 비교기(122)는 상기 내부 전압(Vcore)이 상기 제1 기준 전압(VREF1)보다 클 때, 상기 제1 드라이빙 제어 신호(DCTL1)를 하이 레벨로 출력하고(즉, 인에이블시키고), 상기 내부 전압(Vcore)이 상기 제1 기준 전압(VREF1)보다 작을 때, 상기 제1 드라이빙 제어 신호(DCTL1)를 로우 레벨로 출력한다(즉, 디세이블시킨다). 이를 좀 더 상세히 설명하면, 상기 제1 비교 전압 발생기(140)는 상기 제1 기준 전압(VREF1)에 응답하여, 제1 비교 전압(VCOM1)을 발생하여 노드(D3)에 출력한다. 이를 좀 더 상세히 설명하면, 상기 NMOS 트랜지스터들(141, 142)은 상기 외부 전압(VDD)과 그라운드 전압 사이에 연결된다. 상기 NMOS 트랜지스터(141)는 상기 제1 기준 전압(VREF1)에 응답하여, 턴 온되고, 상기 NMOS 트랜지스터(142)는 상기 인에이블 신호(EN)가 인에이블될 때, 턴 온된다. 상기 NMOS 트랜지스터들(141, 142)이 모두 턴 온될 때, 상기 NMOS 트랜지스터들(141, 142)에 의해 상기 외부 전압(VDD)이 분배되어, 상기 노드(D3)에 상기 제1 비교 전압(VCOM1)이 출력된다.The comparator 122 includes a first comparison voltage generator 140, a second comparison voltage generator 150, and a differential amplifier 160. The first comparison voltage generator 140 includes NMOS transistors 141 and 142. The comparator 122 compares the internal voltage Vcore with the first reference voltage VREF1 and outputs a first driving control signal DCTL1 to the node D2 according to the comparison result. Preferably, the comparator 122 outputs (ie, enables) the first driving control signal DCTL1 to a high level when the internal voltage Vcore is greater than the first reference voltage VREF1. When the internal voltage Vcore is smaller than the first reference voltage VREF1, the first driving control signal DCTL1 is output at a low level (ie, disabled). In more detail, the first comparison voltage generator 140 generates a first comparison voltage VCOM1 and outputs it to the node D3 in response to the first reference voltage VREF1. In more detail, the NMOS transistors 141 and 142 are connected between the external voltage VDD and the ground voltage. The NMOS transistor 141 is turned on in response to the first reference voltage VREF1, and the NMOS transistor 142 is turned on when the enable signal EN is enabled. When both of the NMOS transistors 141 and 142 are turned on, the external voltage VDD is distributed by the NMOS transistors 141 and 142 so that the first comparison voltage VCOM1 is provided to the node D3. Is output.

상기 제2 비교 전압 발생기(150)는 NMOS 트랜지스터들(151, 152)을 포함한 다. 상기 제2 비교 전압 발생기(150)는 상기 내부 전압(Vcore)에 응답하여, 제2 비교 전압(VCOM2)을 발생하여 노드(D4)에 출력한다. 이를 좀 더 상세히 설명하면, 상기 NMOS 트랜지스터들(151, 152)은 상기 외부 전압(VDD)과 그라운드 전압 사이에 연결된다. 상기 NMOS 트랜지스터(151)는 상기 내부 전압(Vcore)에 응답하여, 턴 온되고, 상기 NMOS 트랜지스터(1520는 상기 인에이블 신호(EN)가 인에이블될 때, 턴 온된다. 상기 NMOS 트랜지스터들(151, 152)이 모두 턴 온될 때, 상기 트랜지스터들(151, 152)에 의해 상기 내부 전압(Vcore)이 분배되어, 상기 노드(D4)에 상기 제2 비교 전압(VCOM2)이 출력된다.The second comparison voltage generator 150 includes NMOS transistors 151 and 152. The second comparison voltage generator 150 generates a second comparison voltage VCOM2 in response to the internal voltage Vcore and outputs the second comparison voltage VCOM2 to the node D4. In more detail, the NMOS transistors 151 and 152 are connected between the external voltage VDD and the ground voltage. The NMOS transistor 151 is turned on in response to the internal voltage Vcore, and the NMOS transistor 1520 is turned on when the enable signal EN is enabled. When all of 152 are turned on, the internal voltage Vcore is distributed by the transistors 151 and 152, and the second comparison voltage VCOM2 is output to the node D4.

상기 차동 증폭기(160)는 PMOS 트랜지스터들(161∼164)과 NMOS 트랜지스터들(165∼167)을 포함한다. 상기 차동 증폭기(160)의 구성 및 구체적인 동작은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 잘 이해할 수 있으므로, 이에 대한 상세한 설명은 생략된다. 상기 차동 증폭기(160)는 상기 제1 비교 전압(VCOM1)과 상기 제2 비교 전압(VCOM2)을 비교하고, 그 비교 결과에 따라 상기 제1 드라이빙 제어 신호(DCTL1)를 상기 노드(D2)에 출력한다. 바람직하게, 상기 차동 증폭기(160)는 상기 제1 비교 전압(VCOM1)보다 상기 제2 비교 전압(VCOM2)이 더 클 때, 상기 제1 드라이빙 제어 신호(DCTL1)를 인에이블시키고, 상기 제1 비교 전압(VCOM1)보다 상기 제2 비교 전압(VCOM2)이 더 작을 때, 상기 제1 드라이빙 제어 신호(DCTL1)를 디세이블시킨다.The differential amplifier 160 includes PMOS transistors 161 to 164 and NMOS transistors 165 to 167. Configuration and specific operation of the differential amplifier 160 can be well understood by those of ordinary skill in the art, a detailed description thereof will be omitted. The differential amplifier 160 compares the first comparison voltage VCOM1 and the second comparison voltage VCOM2 and outputs the first driving control signal DCTL1 to the node D2 according to the comparison result. do. Preferably, the differential amplifier 160 enables the first driving control signal DCTL1 when the second comparison voltage VCOM2 is greater than the first comparison voltage VCOM1 and the first comparison voltage VCOM1. When the second comparison voltage VCOM2 is smaller than the voltage VCOM1, the first driving control signal DCTL1 is disabled.

상기 메인 드라이버(123)는 PMOS 트랜지스터로 구현될 수 있다. 상기 메인 드라이버(123)는 상기 제1 드라이빙 제어 신호(DCTL1)에 응답하여, 상기 외부 전압 (VDD)을 출력 노드(OUT)에 공급함으로써, 상기 출력 노드(OUT)에 상기 내부 전압(Vcore)을 발생시킨다. 바람직하게, 상기 메인 드라이버(123)는 상기 제1 드라이빙 제어 신호(DCTL1)가 디세이블될 때, 상기 외부 전압(VDD)을 출력 노드(OUT)에 공급하고, 상기 제1 드라이빙 제어 신호(DCTL1)가 인에이블될 때, 상기 외부 전압(VDD)의 공급 동작을 정지한다.The main driver 123 may be implemented as a PMOS transistor. The main driver 123 supplies the internal voltage Vcore to the output node OUT by supplying the external voltage VDD to the output node OUT in response to the first driving control signal DCTL1. Generate. Preferably, the main driver 123 supplies the external voltage VDD to the output node OUT when the first driving control signal DCTL1 is disabled, and the first driving control signal DCTL1. When is enabled, the supply operation of the external voltage VDD is stopped.

상기 오버 드라이빙 제어부(124)는 상기 비트 라인 센싱 인에이블 신호(SAEN)와 상기 제어 신호(DRV_off)에 응답하여, 제2 드라이빙 제어 신호(DCTL2)를 출력한다. 도 9를 참고하여, 상기 오버 드라이빙 제어부(124)의 구성 및 구체적인 동작을 설명하면 다음과 같다. 상기 오버 드라이빙 제어부(124)는 NOR 게이트(181)와 인버터(182)를 포함한다. 상기 NOR 게이트(181)는 상기 비트 라인 센싱 인에이블 신호(SAEN)와 상기 제어 신호(DRV_off)에 응답하여, 내부 로직 신호(L)를 발생한다. 상기 인버터(182)는 상기 내부 로직 신호(L)를 반전시키고, 그 반전된 신호를 상기 제2 드라이빙 제어 신호(DCTL2)로서 출력한다. 결과적으로, 상기 오버 드라이빙 제어부(124)는 상기 비트 라인 센싱 인에이블 신호(SAEN)와 상기 제어 신호(DRV_off)가 모두 디세이블될 때, 상기 제2 드라이빙 제어 신호(DCTL2)를 디세이블시킨다. 또, 상기 비트 라인 센싱 인에이블 신호(SAEN)와 상기 제어 신호(DRV_off) 중 어느 하나가 인에이블될 때, 상기 제2 드라이빙 제어 신호(DCTL2)를 인에이블시킨다.The overdriving control unit 124 outputs a second driving control signal DCTL2 in response to the bit line sensing enable signal SAEN and the control signal DRV_off. Referring to FIG. 9, the configuration and specific operation of the overdriving control unit 124 will be described below. The overdriving controller 124 includes a NOR gate 181 and an inverter 182. The NOR gate 181 generates an internal logic signal L in response to the bit line sensing enable signal SAEN and the control signal DRV_off. The inverter 182 inverts the internal logic signal L and outputs the inverted signal as the second driving control signal DCTL2. As a result, when the bit line sensing enable signal SAEN and the control signal DRV_off are both disabled, the overdriving controller 124 disables the second driving control signal DCTL2. In addition, when one of the bit line sensing enable signal SAEN and the control signal DRV_off is enabled, the second driving control signal DCTL2 is enabled.

다시 도 7을 참고하면, 상기 오버 드라이버(125)는 PMOS 트랜지스터로 구현될 수 있다. 상기 오버 드라이버(125)는 상기 제2 드라이빙 제어 신호(DCTL2)에 응 답하여, 상기 외부 전압(VDD)을 상기 출력 노드(OUT)에 추가로 공급함으로써, 상기 내부 전압(Vcore)을 증가시킨다. 바람직하게, 상기 오버 드라이버(125)는 상기 제2 드라이빙 제어 신호(DCTL2)가 디세이블될 때, 상기 외부 전압(VDD)을 상기 출력 노드(OUT)에 추가로 공급하고, 상기 제2 드라이빙 제어 신호(DCTL2)가 인에이블될 때, 상기 외부 전압(VDD)의 공급 동작을 정지한다.Referring back to FIG. 7, the over driver 125 may be implemented as a PMOS transistor. The over driver 125 increases the internal voltage Vcore by additionally supplying the external voltage VDD to the output node OUT in response to the second driving control signal DCTL2. Preferably, the over driver 125 further supplies the external voltage VDD to the output node OUT when the second driving control signal DCTL2 is disabled, and the second driving control signal. When DCTL2 is enabled, the supply operation of the external voltage VDD is stopped.

상술한 것과 같이, 상기 내부 전압 발생 회로(100)에서는, 비트 라인 센싱 인에이블 신호(SAEN)가 디세이블되더라도, 즉, 상기 비트 라인 센스 앰프 블록(300)이 비트 라인들(BL1, BL1B 내지 BLK, BLKB)의 전압들을 센싱하기 시작하는 시점에 도달하더라도, 상기 내부 전압(Vcore)이 설정된 조건을 만족하면 상기 오버 드라이버(125)가 동작되지 않는다. 이것은 상기 내부 전압 감지부(110)가 상기 내부 전압(Vcore)의 레벨을 센싱하고, 그 센싱 결과에 따라 상기 제어 신호(DRV_off)를 발생함으로써 실행될 수 있다. 결국, 높은 외부 전압(VDD)이 상기 내부 전압 발생 회로(100)에 입력될 때, 상기 내부 전압(Vcore)이 과도하게 증가하는 것이 방지될 수 있다. 따라서, 도 11에 도시된 것과 같이, 메모리 셀 어레이의 워드 라인(미도시)에 공급되는 승압 전압(VPP)과 상기 내부 전압(Vcore)간의 레벨 차이(VS-VF)가 감소되는 것이 방지될 수 있다. 그 결과, 상기 내부 전압(Vcore)이 과도하게 증가함에 따라 메모리 셀에 결함이 발생하는 비트 패일 현상이 감소될 수 있다.As described above, in the internal voltage generation circuit 100, even if the bit line sensing enable signal SAEN is disabled, that is, the bit line sense amplifier block 300 is configured to convert the bit lines BL1, BL1B to BLK. Even when the time point at which the voltage of BLKB starts to be sensed is reached, the over driver 125 is not operated when the internal voltage Vcore satisfies the set condition. This may be performed by the internal voltage detecting unit 110 sensing the level of the internal voltage Vcore and generating the control signal DRV_off according to the sensing result. As a result, when the high external voltage VDD is input to the internal voltage generation circuit 100, an excessive increase in the internal voltage Vcore can be prevented. Therefore, as shown in FIG. 11, the level difference VS-VF between the boost voltage VPP and the internal voltage Vcore supplied to the word line (not shown) of the memory cell array can be prevented from being reduced. have. As a result, as the internal voltage Vcore increases excessively, a bit fail phenomenon in which a defect occurs in a memory cell may be reduced.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 내부 전압 발생 회로는 안정적인 내부 전압을 발생할 수 있고, 메모리 셀의 비트 패일 현상을 감소시킬 수 있다.As described above, the internal voltage generation circuit according to the present invention may generate a stable internal voltage, and may reduce a bit fail phenomenon of the memory cell.

Claims (7)

비트 라인 센싱 스타트 신호에 응답하여, 외부 전압에 기초하여 제1 기준 전압 레벨로 유지되는 내부 전압을 발생시키는 메인 드라이버와, A main driver for generating an internal voltage maintained at a first reference voltage level based on an external voltage in response to the bit line sensing start signal; 비트 라인 센싱 인에이블 신호와 제어 신호에 응답하여, 상기 내부 전압을 증가시키는 오버 드라이버를 포함하는 내부 전압 발생기; 및An internal voltage generator including an over driver for increasing the internal voltage in response to a bit line sensing enable signal and a control signal; And 제2 기준 전압에 기초하여 상기 내부 전압 레벨을 센싱하고, 그 센싱 결과에 Sense the internal voltage level based on a second reference voltage; 따라 상기 제어 신호를 발생하는 내부 전압 감지부를 포함하는 반도체 메모리 장치의 내부 전압 발생 회로.And an internal voltage detector configured to generate the control signal. 제1항에 있어서, 상기 내부 전압 발생기는,The method of claim 1, wherein the internal voltage generator, 상기 비트 라인 센싱 스타트 신호에 응답하여, 인에이블 신호를 발생하는 인에이블 회로;An enable circuit for generating an enable signal in response to the bit line sensing start signal; 상기 인에이블 신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때, 상기 내부 전압과 상기 제1 기준 전압을 비교하고, 그 비교 결과에 따라 제1 드라이빙 제어 신호를 출력하는 비교기;A comparator, when enabled or disabled in response to the enable signal, comparing the internal voltage with the first reference voltage and outputting a first driving control signal according to a result of the comparison; 상기 제1 드라이빙 제어 신호에 응답하여, 상기 외부 전압을 출력 노드에 공급함으로써, 상기 출력 노드에 상기 내부 전압을 발생시키는 메인 드라이버;A main driver configured to generate the internal voltage to the output node by supplying the external voltage to an output node in response to the first driving control signal; 상기 비트 라인 센싱 인에이블 신호와 상기 제어 신호에 응답하여, 제2 드라이빙 제어 신호를 출력하는 오버 드라이빙 제어부; 및An overdriving controller configured to output a second driving control signal in response to the bit line sensing enable signal and the control signal; And 상기 제2 드라이빙 제어 신호에 응답하여, 상기 외부 전압을 상기 출력 노드 에 추가로 공급함으로써, 상기 내부 전압을 증가시키는 오버 드라이버를 포함하는 반도체 메모리 장치의 내부 전압 발생 회로.And an over driver configured to increase the internal voltage by additionally supplying the external voltage to the output node in response to the second driving control signal. 제2항에 있어서, 상기 비교기는,The method of claim 2, wherein the comparator, 상기 제1 기준 전압에 응답하여, 제1 비교 전압을 발생하는 제1 비교 전압 발생기;A first comparison voltage generator configured to generate a first comparison voltage in response to the first reference voltage; 상기 내부 전압에 응답하여, 제2 비교 전압을 발생하는 제2 비교 전압 발생기; 및A second comparison voltage generator configured to generate a second comparison voltage in response to the internal voltage; And 상기 제1 비교 전압과 상기 제2 비교 전압을 비교하고, 그 비교 결과에 따라 상기 제1 드라이빙 제어 신호를 발생하는 차동 증폭기를 포함하는 반도체 메모리 장치의 내부 전압 발생 회로.And a differential amplifier configured to compare the first comparison voltage with the second comparison voltage and generate the first driving control signal according to the comparison result. 제2항에 있어서,The method of claim 2, 상기 내부 전압 감지부는, 상기 제2 기준 전압에 기초하여, 상기 내부 전압이 설정된 전압보다 큰지의 여부를 판단하고, 상기 내부 전압이 상기 설정된 전압보다 클 때 상기 제어 신호를 인에이블시키고,The internal voltage sensing unit may determine whether the internal voltage is greater than a set voltage based on the second reference voltage, enable the control signal when the internal voltage is greater than the set voltage, 상기 오버 드라이빙 제어부는, 상기 비트 라인 센싱 인에이블 신호와 상기 제어 신호가 모두 디세이블될 때, 상기 제2 드라이빙 제어 신호를 디세이블시키고,When the bit line sensing enable signal and the control signal are both disabled, the overdriving controller disables the second driving control signal. 상기 오버 드라이버는 상기 제2 드라이빙 제어 신호가 디세이블될 때, 상기 외부 전압을 상기 출력 노드에 추가로 공급하고, 상기 제2 드라이빙 제어 신호가 인에이블될 때, 상기 외부 전압의 공급 동작을 정지하는 반도체 메모리 장치의 내부 전압 발생 회로.The over driver further supplies the external voltage to the output node when the second driving control signal is disabled, and stops the supply operation of the external voltage when the second driving control signal is enabled. Internal voltage generation circuit of a semiconductor memory device. 제2항에 있어서, 상기 오버 드라이빙 제어부는,The method of claim 2, wherein the overdriving control unit, 상기 비트 라인 센싱 인에이블 신호와 상기 제어 신호에 응답하여, 내부 로직 신호를 발생하는 NOR 게이트; 및A NOR gate generating an internal logic signal in response to the bit line sensing enable signal and the control signal; And 상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 제2 드라이빙 제어 신호로서 출력하는 인버터를 포함하는 반도체 메모리 장치의 내부 전압 발생 회로.And an inverter for inverting the internal logic signal and outputting the inverted signal as the second driving control signal. 제2항에 있어서, The method of claim 2, 상기 비교기는, 상기 내부 전압이 상기 제1 기준 전압보다 클 때, 상기 제1 드라이빙 제어 신호를 인에이블시키고, 상기 내부 전압이 상기 제1 기준 전압보다 작을 때, 상기 제1 드라이빙 제어 신호를 디세이블시키고,The comparator enables the first driving control signal when the internal voltage is greater than the first reference voltage, and disables the first driving control signal when the internal voltage is less than the first reference voltage. Let's 상기 메인 드라이버는 상기 제1 드라이빙 제어 신호가 디세이블될 때, 상기 외부 전압을 상기 출력 노드에 공급하는 반도체 메모리 장치의 내부 전압 발생 회로.The main driver is configured to supply the external voltage to the output node when the first driving control signal is disabled. 제1항에 있어서, 상기 내부 전압 감지부는,The method of claim 1, wherein the internal voltage detector, 상기 내부 전압을 설정된 저항 비율에 의해 분배하고, 분배 전압을 출력하는 전압 분배 회로;A voltage division circuit for dividing the internal voltage by a set resistance ratio and outputting a division voltage; 상기 분배 전압과 상기 제2 기준 전압을 비교하고, 그 비교 결과에 따라 비교 신호를 출력하는 차동 증폭기; 및A differential amplifier comparing the divided voltage with the second reference voltage and outputting a comparison signal according to the comparison result; And 상기 비교 신호를 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 제어 신호로서 출력하는 출력 로직 회로를 포함하는 반도체 메모리 장치의 내부 전압 발생 회로.An output logic circuit for delaying the comparison signal for a set time and outputting the delayed signal as the control signal.
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