KR100972972B1 - Differential input buffer and semiconductor device using thereof - Google Patents

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Abstract

본 발명은 반도체 설계기술에 관한 것으로서, 차동신호를 입력받는 입력버퍼 및 반도체 소자를 구성하는 기술에 관한 것이다. 본 발명은 입력신호에 대한 응답특성이 빠른 반도체 소자를 제공하는 것을 그 목적으로 한다. 또한, 응답특성이 빠른 반도체 소자의 클럭 입력버퍼를 제공하는 것을 다른 목적으로 한다.

본 발명은 차동신호를 입력받는 반도체 소자 또는 차동형태의 클럭신호를 입력으로 하는 클럭 입력버퍼가 동작을 시작할 때, 첫 번째로 인가되는 차동신호에 대응해서도 정확히 증폭된 차동형태의 출력신호를 빠르게 생성하기 위해, 초기의 일정시간 동안 추가적인 바이어스 전류를 제공하기 위한 보조 바이어싱부를 구비해서 첫 번째 출력신호가 초기상태에서 정상동작의 상태로 빠르게 천이하도록 구성하였다.

Figure R1020080054343

입력버퍼, 클럭분주, 차동신호, 클럭입력버퍼, 반도체 소자

BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor design technology, and more particularly, to an input buffer and a semiconductor device. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a fast response characteristic to an input signal. In addition, another object of the present invention is to provide a clock input buffer of a semiconductor device having fast response characteristics.

According to the present invention, when a semiconductor device receiving a differential signal or a clock input buffer having a differential clock signal as an input starts to operate, an output signal of a differential type that is accurately amplified even in response to a differential signal applied first is quickly obtained. In order to generate, an auxiliary biasing unit for providing an additional bias current for an initial period of time is configured to quickly shift the first output signal from the initial state to the normal operation state.

Figure R1020080054343

Input buffer, clock division, differential signal, clock input buffer, semiconductor device

Description

차동입력버퍼 및 이를 이용한 반도체 소자{DIFFERENTIAL INPUT BUFFER AND SEMICONDUCTOR DEVICE USING THEREOF}DIFFERENTIAL INPUT BUFFER AND SEMICONDUCTOR DEVICE USING THEREOF}

본 발명은 반도체 설계기술에 관한 것으로서, 차동신호를 입력받는 입력버퍼 및 반도체 소자를 구성하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor design technology, and more particularly, to an input buffer and a semiconductor device.

최근의 반도체 집적회로의 주요한 특징 중의 하나는 고속화이다. 사용되는 클럭신호의 주파수는 비메모리 소자의 경우에는 10 기가 헤르츠(GHz) 이상이고, 메모리 소자의 경우에도 기가 헤르츠 대역에 들어서고 있다. 이러한 상황에서, 반도체 소자의 내부회로에서는 신호의 타이밍 마진을 확보하고 회로 자체의 안정적인 동작을 위하여 입력되는 클럭신호를 분주하여 사용하게 된다. 또한, 클럭신호 뿐만 아니라 데이터, 어드레스 등의 신호를 단일형태(Single-ended signalling)의 신호가 아닌 차동형태(Differential signalling)의 신호로 전송하게 된다.One of the main features of recent semiconductor integrated circuits is high speed. The frequency of the clock signal used is 10 gigahertz (GHz) or more in the case of non-memory devices, and enters the gigahertz band in the case of memory devices. In this situation, the internal circuit of the semiconductor device divides and uses an input clock signal for securing a timing margin of the signal and for stable operation of the circuit itself. In addition, not only a clock signal but also a signal such as data and address may be transmitted as a differential signal rather than a single-ended signal.

도 1은 종래의 클럭 입력버퍼 및 클럭 분주회로 에 대한 구성도이다.1 is a block diagram of a conventional clock input buffer and a clock divider circuit.

도 1을 참조하면, 반도체 소자는 차동형태의 클럭신호(CLK, CLKB)를 인가받 는 클럭 입력버퍼(110)와, 클럭 입력버퍼(110)에서 출력되는 차동 클럭신호(CLKOUT,CLKOUTB)를 인가받아 분주하기 위한 클럭 분주회로(120)를 구비한다. 일반적으로 클럭 입력버퍼(110)는 외부에서 인가되는 클럭신호(CLK, CLKB)를 버퍼링하여 반도체 소자 내부에서 사용하는 신호레벨로 변환시킨다. 또한, 클럭 분주회로(120)는 클럭 입력버퍼(110)의 출력신호를 인가받아서 분주된 내부클럭신호(ICLK, ICLKB, QCLK, QCLKB)를 생성하게 된다.Referring to FIG. 1, a semiconductor device applies a clock input buffer 110 to which differential clock signals CLK and CLKB are applied, and differential clock signals CLKOUT and CLKOUTB output from the clock input buffer 110. A clock dividing circuit 120 for receiving and dividing is provided. In general, the clock input buffer 110 buffers clock signals CLK and CLKB applied from the outside and converts them to signal levels used in the semiconductor device. In addition, the clock division circuit 120 receives the output signal of the clock input buffer 110 to generate the divided internal clock signals ICLK, ICLKB, QCLK, and QCLKB.

도 2는 도 1의 클럭 입력버퍼의 실시예에 따른 회로도이다.FIG. 2 is a circuit diagram according to an embodiment of the clock input buffer of FIG. 1.

도 2를 참조하면 클럭 입력버퍼는 차동형태의 클럭신호(CLK, CLKB)를 인가받는 제1 차동증폭부(210), 제1 차동증폭부(210)에서 출력되는 신호(OUT1, OUT1B)를 입력으로 하는 제2 차동증폭부(220)를 구비한다. Referring to FIG. 2, the clock input buffer inputs the first differential amplifier 210 and the signals OUT1 and OUT1B output from the first differential amplifier 210 to which the differential clock signals CLK and CLKB are applied. A second differential amplifier 220 is provided.

제1 차동증폭부(210)는 전원전압단(VDD)와 차동 출력단(OUT1,OUT1B) 사이에 접속된 저항(R1, R2), 차동 출력단(OUT1,OUT1B)과 제1 노드(N1) 사이에 접속되어 차동형태의 클럭신호(CLK, CLKB)를 인가받는 제1, 제2 입력 트랜지스터(MN1, MN2), 제1 노드(N1)와 접지전압단(VSS) 사이에 접속되며 버퍼 인에이블 신호(BUFFON)의 제어를 받아 바이어스 전류를 제공하기 위한 바이어스 트랜지스터(MN3)를 포함하고 있다. The first differential amplifier 210 is provided between the resistors R1 and R2 connected between the power supply voltage terminal VDD and the differential output terminals OUT1 and OUT1B, and between the differential output terminals OUT1 and OUT1B and the first node N1. A buffer enable signal (1) connected between the first and second input transistors (MN1, MN2), the first node (N1), and the ground voltage terminal (VSS), which are connected to receive differential clock signals (CLK, CLKB). A bias transistor MN3 is provided to provide a bias current under the control of BUFFON.

또한, 제2 차동증폭부(220)는 차동형태의 제1, 제2 출력신호(OUT2, OUT2B)를 생성하기 위한 제1, 제2 차동증폭회로(221, 222)를 포함하고 있으며, 각 차동증폭회로는 버퍼 인에이블 신호(BUFFON)의 제어를 받아 바이어스 전류를 제공하기 위한 바이어스 트랜지스터(MN4, MN5)를 포함하고 있다.In addition, the second differential amplifier 220 includes first and second differential amplifier circuits 221 and 222 for generating the differential first and second output signals OUT2 and OUT2B. The amplifier circuit includes bias transistors MN4 and MN5 for providing a bias current under the control of the buffer enable signal BUFFON.

상기와 같은 클럭 입력버퍼의 동작은 다음과 같이 이루어진다.The operation of the clock input buffer as described above is performed as follows.

상기의 클럭 입력버퍼는 다단 증폭기 형태(MULTI-STAGE AMPLIFIER)로 구성된다. 제1 차동증폭부(210)는 저항(R1,R2)을 포함하는 차동증폭회로이며, 버퍼 인에이블 신호(BUFFON)에 응답하여 외부에서 인가되는 클럭신호(CLK, CLKB)를 검출하는 역할을 하게 된다. 제2 차동증폭부(220)는 버퍼 인에이블 신호(BUFFON)에 응답하여 제1 차동증폭부(210)에서 어느 정도 증폭되어 출력되는 출력신호(OUT1, OUT1B)를 반도체 소자 내부의 신호레벨 -CMOS LEVEL- 로 증폭시켜주는 역할을 하는데, 제2 차동증폭부(220)의 제1 출력신호(OUT2)는 제1 차동증폭회로(221)에서 생성되고 제2 출력신호(OUT2B)는 제2 차동증폭회로(222)에서 생성된다.The clock input buffer is configured as a multi-stage amplifier type (MULTI-STAGE AMPLIFIER). The first differential amplifier 210 is a differential amplifier circuit including resistors R1 and R2 and detects clock signals CLK and CLKB applied from the outside in response to the buffer enable signal BUFFON. do. The second differential amplifier 220 outputs the output signals OUT1 and OUT1B amplified by the first differential amplifier 210 to some extent in response to the buffer enable signal BUFFON. LEVEL- amplifies the first output signal OUT2 of the second differential amplifier 220 by the first differential amplifier circuit 221 and the second output signal OUT2B by the second differential amplifier. Generated in circuit 222.

우선, 버퍼 인에이블 신호(BUFFON)가 로우레벨을 유지할 때는 클럭 입력버퍼는 동작하지 않으며, 초기값으로 제1 차동증폭부(210)의 제1 출력신호(OUT1)와 제2 출력신호(OUT1B)는 모두 하이레벨을 유지한다. 또한, 제2 차동증폭부(220)의 제1 출력신호(OUT2)는 로우레벨, 제2 출력신호(OUT2B)는 하이레벨을 유지한다.First, when the buffer enable signal BUFFON maintains the low level, the clock input buffer does not operate, and as a default value, the first output signal OUT1 and the second output signal OUT1B of the first differential amplifier 210 are initialized. All remain high. In addition, the first output signal OUT2 of the second differential amplifier 220 maintains a low level, and the second output signal OUT2B maintains a high level.

다음으로, 버퍼 인에이블 신호(BUFFON)가 로우레벨에서 하이레벨로 천이되어 클럭 입력버퍼가 동작을 시작하면, 제1 차동증폭부(210)는 입력되는 클럭신호(CLK)와 반전된 클럭신호(CLKB)의 신호레벨 차이만큼을 증폭하여 출력하게 된다. 하지만, 첫 번째로 입력되는 클럭신호(CLK, CLKB)에 대한 제1 차동증폭부(210)의 출력신호(OUT1,OUT1B)가 초기값 상태인 하이레벨에서 정상동작시의 특정레벨로 천이되는 시간이 부족하여, 이를 입력으로 하는 제2 차동증폭부(220)에서 초기에 원하는 증폭동작을 할 수 없게 된다.Next, when the buffer enable signal BUFFON is transitioned from the low level to the high level and the clock input buffer starts to operate, the first differential amplifier 210 receives the input clock signal CLK and the inverted clock signal ( CLKB) amplifies and outputs the signal level difference. However, the time at which the output signals OUT1 and OUT1B of the first differential amplifier 210 with respect to the first input clock signals CLK and CLKB transition from the high level in the initial state to the specific level in the normal operation. This deficiency prevents the desired amplification operation from being initially performed by the second differential amplifier 220 which uses this as an input.

즉, 제1 차동증폭부(210)의 제2 출력신호(OUT1B)는 초기값인 하이레벨에서 하이레벨로 천이하지만, 제1 출력신호(OUT1)가 초기값인 하이레벨에서 로우레벨로 늦게 천이됨으로서 제2 차동증폭부(220)의 제1 출력신호(OUT2)가 초기값인 로우레벨에서 하이레벨로 천이되지 못한다. 따라서 제2 차동증폭부(220)의 제1 출력신호(OUT)와 제2 출력신호(OUTB)를 입력으로 하는 회로는 정확한 차동형태의 입력신호를 인가받지 못하므로 초기에 원하는 동작을 하지 못하게 된다.That is, although the second output signal OUT1B of the first differential amplifier 210 transitions from the initial high level to the high level, the first output signal OUT1 transitions from the high level that is the initial value to the low level later. As a result, the first output signal OUT2 of the second differential amplifier 220 may not transition from the low level, which is an initial value, to the high level. Therefore, the circuit which inputs the first output signal OUT and the second output signal OUTB of the second differential amplifier 220 does not receive the correct differential type input signal and thus does not perform the desired operation initially. .

도 3은 종래의 클럭 입력버퍼의 시뮬레이션에 결과에 대한 도면이다.3 is a view of the results of the simulation of the conventional clock input buffer.

도 3은 클럭 입력버퍼가 상기한 이유로 인해서 초기에 정상적인 동작을 하지 않을 때의 시뮬레이션 결과를 나타내고 있다. 도 3을 참조하면, 제2 차동증폭부(220)의 제1 출력신호(OUT2)와 제2 출력신호(OUT2B)에 대응하는 제1 클럭신호(CLKOUT)와 제2 클럭신호(CLKOUTB)가 초기에 차동형태로 이루어지지 않음으로서 이 두 신호를 입력으로 하는 클럭 분주회로에서도 초기에 정상적인 4위상(4phase)의 분주된 차동형태의 클럭신호를 생성하지 못한다.Fig. 3 shows simulation results when the clock input buffer does not normally operate normally due to the above reason. Referring to FIG. 3, the first clock signal CLKOUT and the second clock signal CLKOUTB corresponding to the first output signal OUT2 and the second output signal OUT2B of the second differential amplifier 220 are initialized. Since it is not differentially formed, the clock divider circuit which inputs these two signals does not generate a normal four-phase divided differential clock signal.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 입력신호에 대한 응답특성이 빠른 반도체 소자를 제공하는 것을 그 목적으로 한다. 또한, 응답특성이 빠른 반도체 소자의 클럭 입력버퍼를 제공하는 것을 다른 목적으로 한다.The present invention has been proposed to solve the above-mentioned conventional problems, and an object thereof is to provide a semiconductor device having a fast response characteristic to an input signal. In addition, another object of the present invention is to provide a clock input buffer of a semiconductor device having fast response characteristics.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 차동 출력단에 접속된 로딩부; 인에이블 신호에 응답하여 바이어스 전류를 제공하기 위한 바이어싱부; 및 상기 바이어싱부와 상기 차동 출력단 사이에 접속된 정신호와 부신호를 입력으로 하는 차동 입력부를 포함하는 제1 차동증폭수단을 구비하며, 상기 바이어싱부는, 상기 인에이블 신호에 응답하여 기본 바이어스 전류를 제공하기 위한 메인 바이어싱부와, 상기 인에이블 신호의 활성화 구간 초기에 일정시간 동안 추가적인 바이어스 전류를 제공하기 위한 보조 바이어싱부를 구비하는 것을 특징으로 하는 반도체 소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, a loading unit connected to the differential output stage; A biasing unit for providing a bias current in response to the enable signal; And a differential input unit including a differential input unit configured to input a positive signal and a negative signal connected between the biasing unit and the differential output terminal, wherein the biasing unit receives a basic bias current in response to the enable signal. Provided is a semiconductor device comprising a main biasing unit for providing and an auxiliary biasing unit for providing an additional bias current for a predetermined time at the beginning of the enable period of the enable signal.

또한, 본 발명의 다른 측면에 따르면, 버퍼 인에이블 신호에 응답하여 바이어스 전류를 제공하기 위한 메인 바이어싱부를 구비하여 차동 클럭신호를 입력 받는 제1 차동증폭부; 상기 버퍼 인에이블 신호의 활성화 구간 초기에 일정시간 동안 상기 제1 차동증폭부에 추가적인 바이어스 전류를 제공하기 위한 보조 바이어싱부; 상기 버퍼 인에이블 신호에 제어 받으며, 상기 제1 차동증폭부에서 출력된 차동 출력신호를 차동 입력으로 하는 제2 차동증폭부; 및 상기 제2 차동증폭부로부터 출력된 차동 클럭신호를 분주하기 위한 클럭 분주부를 구비하는 반도체 소자의 클럭 입력버퍼가 제공된다.In addition, according to another aspect of the invention, the first differential amplifier having a main biasing unit for providing a bias current in response to the buffer enable signal to receive a differential clock signal; An auxiliary biasing unit for providing an additional bias current to the first differential amplifier for a predetermined time at an initial stage of the activation period of the buffer enable signal; A second differential amplifier controlled by the buffer enable signal and configured to use a differential output signal output from the first differential amplifier as a differential input; And a clock divider for dividing the differential clock signal output from the second differential amplifier.

본 발명은 차동신호를 입력받는 반도체 소자 또는 차동형태의 클럭신호를 입력으로 하는 클럭 입력버퍼가 동작을 시작할 때, 첫 번째로 인가되는 차동신호에 대응해서도 정확히 증폭된 차동형태의 출력신호를 빠르게 생성하기 위해, 초기의 일정시간 동안 추가적인 바이어스 전류를 제공하기 위한 보조 바이어싱부를 구비해서 첫 번째 출력신호가 초기상태에서 정상동작의 상태로 빠르게 천이하도록 구성하였다.According to the present invention, when a semiconductor device receiving a differential signal or a clock input buffer having a differential clock signal as an input starts to operate, an output signal of a differential type that is accurately amplified even in response to a differential signal applied first is quickly obtained. In order to generate, an auxiliary biasing part for providing an additional bias current for an initial predetermined time is configured to quickly shift the first output signal from the initial state to the normal operation state.

본 발명은 차동신호를 입력받는 반도체 소자 또는 클럭 입력버퍼의 출력신호가 초기상태에서 빠르게 정상 동작상태로 변환되므로 고속의 동작이 요구되는 회로에 사용될 수 있다.The present invention can be used in a circuit requiring high-speed operation because the output signal of the semiconductor device or clock input buffer receiving the differential signal is quickly converted to the normal operation state from the initial state.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 ‘1’ 과 ‘0’ 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedence, HI-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In general, the logic signal of the circuit is divided into a high level (HIGH LEVEL, H) or a low level (LOW LEVEL, L) corresponding to the voltage level, and may be expressed as '1' and '0', respectively. In addition, it is defined and described that it may additionally have a high impedance (HI-Z) state and the like. In addition, PMOS (P-channel Metal Oxide Semiconductor) and N-channel Metal Oxide Semiconductor (NMOS), which are terms used in the present embodiment, are known to be a type of MOSFET (Metal Oxide Semiconductor Field-Effect Transistor).

도 4는 본 발명의 실시예에 따른 클럭 입력버퍼의 회로도이다.4 is a circuit diagram of a clock input buffer according to an embodiment of the present invention.

도 4를 참조하면, 클럭 입력버퍼는 버퍼 인에이블 신호(BUFFON)에 응답하여 바이어스 전류를 제공하기 위한 메인 바이어싱부(410)를 구비하여 차동 클럭신호(CLK, CLKB)를 입력받는 제1 차동증폭부(400), 버퍼 인에이블 신호(BUFFON)의 활성화 구간 초기에 일정시간 동안 제1 차동증폭부(400)에 추가적인 바이어스 전류를 제공하기 위한 보조 바이어싱부(420), 버퍼 인에이블 신호(BUFFON)에 제어 받으며, 제1 차동증폭부(400)에서 출력된 차동 출력신호(OUT1, OUT1B)를 차동 입력으로 하는 제2 차동증폭부(500)를 구비한다.Referring to FIG. 4, the clock input buffer includes a first biasing unit 410 for providing a bias current in response to the buffer enable signal BUFFON, and receives a first differential amplification signal for receiving differential clock signals CLK and CLKB. The auxiliary 400, the auxiliary biasing unit 420 for providing an additional bias current to the first differential amplifier 400 for a predetermined time at the beginning of the activation period of the buffer enable signal BUFFON, and the buffer enable signal BUFFON And a second differential amplifier 500 having differential output signals OUT1 and OUT1B output from the first differential amplifier 400 as differential inputs.

또한, 버퍼 인에이블 신호(BUFFON)를 입력 받아 버퍼 인에이블 신호(BUFFON)의 활성화 구간 초기에 일정시간 동안 펄싱하는 버퍼 인에이블 펄스(EN_PLUSE)를 생성하여 보조 바이어싱부(420)에 인가하기 위한 펄스 생성부(600)를 더 포함하여 구성된다.In addition, the pulse for receiving the buffer enable signal BUFFON and generating a buffer enable pulse EN_PLUSE that pulses for a predetermined time at the beginning of the activation period of the buffer enable signal BUFFON is applied to the auxiliary biasing unit 420. It further comprises a generation unit 600.

상기와 같이 구성되는 회로의 자세한 구성 및 동작은 다음과 같이 이루어진 다.Detailed configuration and operation of the circuit configured as described above is made as follows.

상기의 클럭 입력버퍼는 다단 증폭기 형태(MULTI-STAGE AMPLIFIER)로 구성된다. 제1 차동증폭부(400)는 로드(R1,R2)를 포함하는 차동증폭회로이며, 버퍼 인에이블 신호(BUFFON)에 응답하여 외부에서 인가되는 클럭신호(CLK, CLKB)를 검출하는 역할을 하게 된다. 제2 차동증폭부(500)는 버퍼 인에이블 신호(BUFFON)에 응답하여 제1 차동증폭부(400)에서 어느 정도 증폭되어 출력되는 출력신호(OUT1, OUT1B)를 반도체 소자 내부의 신호레벨 -CMOS LEVEL- 로 증폭시켜주는 역할을 하는데, 제2 차동증폭부(500)의 제1 출력신호(OUT2)는 제1 차동증폭회로(510)에서 생성되고 제2 출력신호(OUT2B)는 제2 차동증폭회로(520)에서 생성된다.The clock input buffer is configured as a multi-stage amplifier type (MULTI-STAGE AMPLIFIER). The first differential amplifier 400 is a differential amplifier circuit including the loads R1 and R2, and serves to detect the clock signals CLK and CLKB applied from the outside in response to the buffer enable signal BUFFON. do. The second differential amplifier 500 amplifies and outputs the output signals OUT1 and OUT1B that are amplified and output from the first differential amplifier 400 in response to the buffer enable signal BUFFON. LEVEL- amplifies the first output signal OUT2 of the second differential amplifier 500 by the first differential amplifier 510 and outputs the second differential amplifier OUT2B. Generated in circuit 520.

제1 차동증폭부(400)는 전원전압단(VDD)와 차동 출력단(OUT1,OUT1B) 사이에 접속된 로드(R1, R2), 차동 출력단(OUT1,OUT1B)과 제1 노드(N1) 사이에 접속되어 차동형태의 클럭신호(CLK, CLKB)를 인가받는 제1, 제2 입력 트랜지스터(MN1, MN2), 제1 노드(N1)와 접지전압단(VSS) 사이에 접속되며 버퍼 인에이블 신호(BUFFON)의 제어를 받아 바이어스 전류를 제공하기 위한 메인 바이어스 트랜지스터(MN4)로 구성된다. The first differential amplifier 400 is provided between the loads R1 and R2 connected between the power supply voltage terminal VDD and the differential output terminals OUT1 and OUT1B, and between the differential output terminals OUT1 and OUT1B and the first node N1. A buffer enable signal (1) connected between the first and second input transistors (MN1, MN2), the first node (N1), and the ground voltage terminal (VSS), which are connected to receive differential clock signals (CLK, CLKB). And a main bias transistor MN4 for providing a bias current under the control of BUFFON.

또한, 보조 바이어싱부(420)는 제1 노드(N1)와 접지전압단(VSS) 사이에 접속되며 버퍼 인에이블 펄스(EN_PLUSE)의 제어를 받아 보조 바이어스 전류를 제공하기 위한 보조 바이어스 트랜지스터(MN3)로 구성된다.In addition, the auxiliary biasing unit 420 is connected between the first node N1 and the ground voltage terminal VSS and is controlled by the buffer enable pulse EN_PLUSE to provide the auxiliary bias current MN3. It consists of.

또한, 제2 차동증폭부(500)는 차동형태의 제1, 제2 출력신호(OUT2, OUT2B)를 생성하기 위한 제1, 제2 차동증폭회로(510, 520)를 포함하고 있으며, 각 차동증폭 회로는 버퍼 인에이블 신호(BUFFON)의 제어를 받아 바이어스 전류를 제공하기 위한 바이어스 트랜지스터(MN5, MN6)를 구비하고 있다.In addition, the second differential amplifier 500 includes first and second differential amplifier circuits 510 and 520 for generating differential first and second output signals OUT2 and OUT2B. The amplifier circuit includes bias transistors MN5 and MN6 for providing a bias current under the control of the buffer enable signal BUFFON.

우선, 버퍼 인에이블 신호(BUFFON)가 로우레벨을 유지할 때는 메인 바이어싱부(410)와 보조 바이어싱부(420)는 바이어스 전류를 제공하지 않으며, 초기값으로 제1 차동증폭부(400)의 제1 출력신호(OUT1)와 제2 출력신호(OUT1B)는 모두 하이레벨을 유지한다. First, when the buffer enable signal BUFFON maintains a low level, the main biasing unit 410 and the auxiliary biasing unit 420 do not provide a bias current, and the initial value of the first differential amplifier 400 may be the initial value. The output signal OUT1 and the second output signal OUT1B both maintain high levels.

다음으로, 버퍼 인에이블 신호(BUFFON)가 로우레벨에서 하이레벨로 천이되어 메인 바이어싱부(410)가 바이어스 전류를 제공하기 시작하면, 제1 차동증폭부(400)에서는 입력되는 클럭신호(CLK)와 반전된 클럭신호(CLKB)의 신호레벨 차이만큼을 증폭하여 출력하게 된다.Next, when the buffer enable signal BUFFON transitions from a low level to a high level and the main biasing unit 410 starts to provide a bias current, the first differential amplifier 400 inputs the clock signal CLK. And amplifies and outputs the signal level difference of the inverted clock signal CLKB.

이때, 첫 번째로 입력되는 클럭신호(CLK, CLKB)에 대한 제1 차동증폭부(400)의 출력신호(OUT1,OUT1B)가 초기값 상태인 하이레벨에서 정상동작시의 레벨로 천이되는 시간을 단축하기 위해서 보조 바이어싱부(410)는 펄스 생성부(600)에서 출력되는 버퍼 인에이블 펄스(en_pulse)에 응답하여 버퍼 인에이블 신호(BUFFON)의 활성화 구간 초기에 일정시간 동안 제1 차동증폭부(400)에 추가적인 바이어스 전류를 제공한다. 따라서 제1 차동증폭부(400)의 출력신호(OUT1, OUT1B)의 응답속도를 빠르게 할 수 있다.At this time, the time when the output signal (OUT1, OUT1B) of the first differential amplifier 400 for the first input clock signal (CLK, CLKB) transitions from the high level of the initial value state to the level during normal operation In order to shorten the auxiliary biasing unit 410 in response to the buffer enable pulse en_pulse output from the pulse generator 600, the first differential amplification unit ( To provide an additional bias current. Therefore, the response speed of the output signals OUT1 and OUT1B of the first differential amplifier 400 may be increased.

제2 차동증폭부(500)는 버퍼 인에이블 신호(BUFFON)에 제어 받으며, 제1 차동증폭부(400)에서 출력된 차동 출력신호(OUT1, OUT1B)를 차동 입력으로 한다. 버퍼 인에이블 신호(BUFFON)가 활성화 되지 않을 경우에는 제2 차동증폭부(500)의 제 1 출력신호(OUT2)는 로우레벨, 제2 출력신호(OUT2B)는 하이레벨을 유지하며, 버퍼 인에이블 신호(BUFFON)가 활성화 되었을 경우에는 제2 차동증폭부(500)의 제1 출력신호(OUT2)가 초기값인 로우레벨에서 하이레벨로 천이되며, 제2 출력신호(OUT2B)는 초기값인 하이레벨에서 로우레벨로 천이되어 정확히 차동형태를 유지하면서 출력된다. The second differential amplifier 500 is controlled by the buffer enable signal BUFFON and uses the differential output signals OUT1 and OUT1B output from the first differential amplifier 400 as differential inputs. When the buffer enable signal BUFFON is not activated, the first output signal OUT2 of the second differential amplifier 500 maintains a low level, and the second output signal OUT2B maintains a high level. When the signal BUFFON is activated, the first output signal OUT2 of the second differential amplifier 500 transitions from the low level, which is an initial value, to a high level, and the second output signal OUT2B, which is an initial value, is high. The output is shifted from the level to the low level, keeping the differential exactly.

또한, 상기의 클럭 입력버퍼는 제2 차동증폭부(500)의 출력신호(OUT2, OUT2B)에 대응하는 차동 클럭신호(CLKOUT, CLKOUTB)를 분주하기 위한 클럭 분주부를 포함하여 구성될 수도 있는데, 클럭 분주부에 인가되는 차동 클럭신호(CLKOUT, CLKOUTB)가 정확히 차동형태를 유지하면, 클럭 분주부에서 정확히 원하는 분주된 클럭신호를 생성할 수 있다.In addition, the clock input buffer may include a clock divider for dividing the differential clock signals CLKOUT and CLKOUTB corresponding to the output signals OUT2 and OUT2B of the second differential amplifier 500. When the differential clock signals CLKOUT and CLKOUTB applied to the clock divider are exactly differential, the clock divider can generate the desired divided clock signal.

도 5는 본 발명의 실시예에 따른 클럭 입력버퍼의 시뮬레이션에 결과에 대한 도면이다.5 is a diagram of the results of the simulation of the clock input buffer according to an embodiment of the present invention.

도 5을 참조하면, 제2 차동증폭부(500)의 제1 출력신호(OUT2)와 제2 출력신호(OUT2B)에 대응하는 제1 클럭신호(CLKOUT)와 제2 클럭신호(CLKOUTB)가 정확히 차동형태를 유지함으로서 이 두 신호를 입력으로 하는 클럭 분주회로에서도 4위상(4phase)의 분주된 차동형태의 클럭신호(qclk, qclkb)를 생성한다.Referring to FIG. 5, the first clock signal CLKOUT and the second clock signal CLKOUTB corresponding to the first output signal OUT2 and the second output signal OUT2B of the second differential amplifier 500 may be exactly the same. By maintaining the differential type, the clock divider circuit which inputs these two signals also generates four phase divided differential clock signals (qclk, qclkb).

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명 의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.In the above, the specific description was made according to the embodiment of the present invention. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 본 발명의 실시예에서는 클럭 입력버퍼에 대한 구성만을 설명하였으나, 본 발명은 차동형태의 신호를 인가받는 데이터 입력버퍼, 어드레스 입력버퍼, 반도체 소자 등에 모두 적용될 수 있다. 따라서, 바이어스 전류를 제공하기 위한 메인 바이어싱부와 보조 바이어싱부를 포함하며 차동형태의 입력신호를 인가받는 차동증폭부를 구비하는 반도체 소자가 제공될 수도 있을 것이다. 즉, 차동신호를 인가받아서 차동형태의 출력신호를 빠르게 생성하는 특히 초기에 빠른 응답특성이 요구되는 회로에는 모두 적용될 수 있다. 또한, 본 발명을 적용하는데 있어서 꼭 다단 증폭기 형태로 한정되는 것은 아니며, 신호의 활성화를 나타내기 위해 액티브 하이(Active High) 또는 액티브 로우(Active Low)로의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터의 구성은 NMOS 트랜지스터로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 통해서 이루어질 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.For example, in the exemplary embodiment of the present invention, only the configuration of the clock input buffer has been described. However, the present invention may be applied to a data input buffer, an address input buffer, a semiconductor device, and the like, which receive a differential signal. Accordingly, a semiconductor device including a main biasing unit and an auxiliary biasing unit for providing a bias current and having a differential amplifier receiving a differential input signal may be provided. That is, it can be applied to all circuits that require fast response characteristics in the early stage, in which a differential signal is applied to quickly generate a differential output signal. In addition, the present invention is not necessarily limited to the multi-stage amplifier type, and the configuration of the active high or the active low to indicate the activation of the signal may vary depending on the embodiment. In addition, the configuration of the transistor may be changed as necessary to implement the same function. That is, the configuration of the PMOS transistor may be replaced by an NMOS transistor, and may be made through various transistors as necessary. Such a change in the circuit is too many cases, and the change can be easily inferred by a person skilled in the art, so the enumeration thereof will be omitted.

도 1은 종래의 클럭 입력버퍼 및 클럭 분주회로 에 대한 구성도이다.1 is a block diagram of a conventional clock input buffer and a clock divider circuit.

도 2는 도 1의 클럭 입력버퍼의 실시예에 따른 회로도이다.FIG. 2 is a circuit diagram according to an embodiment of the clock input buffer of FIG. 1.

도 3은 종래의 클럭 입력버퍼의 시뮬레이션에 결과에 대한 도면이다.3 is a view of the results of the simulation of the conventional clock input buffer.

도 4는 본 발명의 실시예에 따른 클럭 입력버퍼의 회로도이다.4 is a circuit diagram of a clock input buffer according to an embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 클럭 입력버퍼의 시뮬레이션에 결과에 대한 도면이다.5 is a diagram of the results of the simulation of the clock input buffer according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

410: 메인 바이어싱부 420 : 보조 바이어싱부410: main biasing unit 420: auxiliary biasing unit

Claims (5)

차동 출력단에 접속된 로딩부;A loading unit connected to the differential output terminal; 인에이블 신호에 응답하여 바이어스 전류를 제공하기 위한 바이어싱부; 및A biasing unit for providing a bias current in response to the enable signal; And 상기 바이어싱부와 상기 차동 출력단 사이에 접속된 정신호와 부신호를 입력으로 하는 차동 입력부를 포함하는 제1 차동증폭수단을 구비하며,A first differential amplifying means including a differential input unit configured to input a positive signal and a negative signal connected between the biasing unit and the differential output terminal, 상기 바이어싱부는,The biasing unit, 상기 인에이블 신호에 응답하여 기본 바이어스 전류를 제공하기 위한 메인 바이어싱부와,A main biasing unit for providing a basic bias current in response to the enable signal; 상기 인에이블 신호의 활성화 구간 초기에 일정시간 동안 추가적인 바이어스 전류를 제공하기 위한 보조 바이어싱부를 구비하는 것을 특징으로 하는 반도체 소자.And an auxiliary biasing unit for providing an additional bias current for a predetermined time at the beginning of the enable period of the enable signal. 제1항에 있어서,The method of claim 1, 상기 인에이블 신호에 제어 받으며, 상기 차동 출력단으로 출력된 차동 출력신호를 차동 입력으로 하는 제2 차동증폭수단을 더 구비하는 것을 특징으로 하는 반도체 소자.And second differential amplifying means controlled by the enable signal and configured to use a differential output signal output to the differential output terminal as a differential input. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 인에이블 신호를 입력받아 상기 인에이블 신호의 활성화 구간 초기에 일정시간 동안 펄싱하는 인에이블 펄스를 생성하여 상기 보조 바이어싱부에 인가하기 위한 펄스 생성부를 더 구비하는 것을 특징으로 하는 반도체 소자.And a pulse generator configured to receive the enable signal and generate an enable pulse for pulsing for a predetermined time at the beginning of the activation period of the enable signal and to apply the enable signal to the auxiliary biasing unit. 버퍼 인에이블 신호에 응답하여 바이어스 전류를 제공하기 위한 메인 바이어싱부를 구비하여 차동 클럭신호를 입력 받는 제1 차동증폭부;A first differential amplifier having a main biasing unit configured to provide a bias current in response to the buffer enable signal and receiving a differential clock signal; 상기 버퍼 인에이블 신호의 활성화 구간 초기에 일정시간 동안 상기 제1 차동증폭부에 추가적인 바이어스 전류를 제공하기 위한 보조 바이어싱부;An auxiliary biasing unit for providing an additional bias current to the first differential amplifier for a predetermined time at an initial stage of the activation period of the buffer enable signal; 상기 버퍼 인에이블 신호에 제어 받으며, 상기 제1 차동증폭부에서 출력된 차동 출력신호를 차동 입력으로 하는 제2 차동증폭부; 및A second differential amplifier controlled by the buffer enable signal and configured to use a differential output signal output from the first differential amplifier as a differential input; And 상기 제2 차동증폭부로부터 출력된 차동 클럭신호를 분주하기 위한 클럭 분주부A clock divider for dividing the differential clock signal output from the second differential amplifier 를 구비하는 반도체 소자의 클럭 입력버퍼.Clock input buffer of a semiconductor device having a. 제4항에 있어서,The method of claim 4, wherein 상기 버퍼 인에이블 신호를 입력 받아 상기 버퍼 인에이블 신호의 활성화 구간 초기에 일정시간 동안 펄싱하는 버퍼 인에이블 펄스를 생성하여 상기 보조 바이 어싱부에 인가하기 위한 펄스 생성부를 더 구비하는 것을 특징으로 하는 반도체 소자의 클럭 입력버퍼.And a pulse generator configured to receive the buffer enable signal and generate a buffer enable pulse for pulsing for a predetermined time at an initial stage of the activation period of the buffer enable signal and apply the buffer enable pulse to the auxiliary biasing unit. Clock input buffer of the device.
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KR20060126080A (en) * 2005-06-03 2006-12-07 주식회사 하이닉스반도체 Internal voltage generation circuit of semiconductor memory device for generating stable internal voltage

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