KR20010028731A

KR20010028731A - Input buffer circuit

Info

Publication number: KR20010028731A
Application number: KR1019990041122A
Authority: KR
Inventors: 이현철
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-09-22
Filing date: 1999-09-22
Publication date: 2001-04-06
Also published as: KR100338928B1

Abstract

PURPOSE: An input buffer circuit is provided to compensate output voltage by prevent generation of a glitch phenomenon causing an output error does not occur. CONSTITUTION: The circuit includes a comparison part(1), an inversion part(2), a control-signal input part(3) and a voltage compensation part(10). The comparison part(1) compares an external input signal(Vin) with a reference voltage(VREF) to determine voltage level of the external input signal(Vin). The inversion part(2) performs buffering for an output signal from the comparison part(1). Control signals(CTRL1,2,3) from the control-signal input part(3) inputs to the comparison part(1) and inversion part(2). Here, the voltage compensation part(10) boost level of the output signal from the comparison part(1) before inputting of the control signals(CTRL1,2,3). Thereby, the glitch phenomenon due to voltage drop does not occur.

Description

Input buffer circuit {INPUT BUFFER CIRCUIT}

본 발명은 입력 버퍼 회로에 관한 것으로, 특히 SSTL((Stub Series Terminated Logic)용 입력 버퍼의 글리치에 의한 오동작을 방지할 수 있도록 하는 입력 버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input buffer circuit, and more particularly, to an input buffer circuit capable of preventing malfunction due to glitches of an input buffer for a SSTL (Stub Series Terminated Logic).

최근에는 메모리 제품이 고속으로 변해가면서 LVTL(Low Voltage Transistor Logic)용 입/출력 버퍼 대신에 내부에 전류 미러(Current mirror)를 사용한 SSTL(Stub Series Terminated Logic)용 입/출력 버퍼 인터페이스를 많이 채택하고 있다.Recently, memory products are changing at a high speed, and instead of input / output buffers for low voltage transistor logic (LVTL), many input / output buffer interfaces for stub series terminated logic (SSTL) using current mirrors are adopted. have.

도1은 종래의 SSTL용 입력 버퍼 회로의 일실시예를 보인 회로도로서, 이에 도시된 바와 같이 외부에서 입력되는 신호를 기준전압과 비교해 그 전압 레벨을 판별하는 비교부(1)와; 상기 비교부(1)에서 출력된 신호를 버퍼링하여 출력하는 인버터부(2)와; 상기 비교부(1) 및 인버터부(2)의 동작을 제어하기 위한 제어신호를 입력받는 제어신호 입력부(3)로 구성된 것으로, 이의 동작 및 작용을 설명하면 다음과 같다.FIG. 1 is a circuit diagram showing an embodiment of a conventional input buffer circuit for SSTL, and as shown therein, a comparison section 1 for comparing an externally input signal with a reference voltage and determining a voltage level thereof; An inverter unit (2) for buffering and outputting the signal output from the comparison unit (1); It is composed of a control signal input unit 3 for receiving a control signal for controlling the operation of the comparison unit 1 and the inverter unit 2, the operation and operation thereof will be described as follows.

일단, 제어신호 입력부(3)는 외부의 입력 전압(Vin)이 입력되기 전에 제어신호(CTRL1,2,3)에 의해 비교부(1)의 엔모스 트랜지스터(Q1)를 턴온시켜 입력 버퍼가 동작할 수 있게 한다.First, the control signal input unit 3 turns on the NMOS transistor Q1 of the comparator 1 by the control signals CTRL1, 2 and 3 before the external input voltage Vin is inputted so that the input buffer operates. To do it.

다음, 전류 미러로 구성된 비교부(1)는 외부에서 입력되는 신호(Vin)를 기준 신호(VREF = VDD/2)와 비교 한다.Next, the comparator 1 composed of a current mirror compares an externally input signal Vin with a reference signal VREF = VDD / 2.

이에 따라 입력 신호(Vin)가 기준 신호(VREF)보다 높으면 논리 '하이'로 인식하고, 입력 신호(Vin)가 기준 신호(VREF)보다 낮으면 논리 '로우'로 인식하게 된다.Accordingly, if the input signal Vin is higher than the reference signal VREF, it is recognized as logic 'high', and if the input signal Vin is lower than the reference signal VREF, it is recognized as logic 'low'.

이때 인버터부(2)는 상기 비교부(1)의 출력을 버퍼링하는 곳으로 비교부(1)에서 출력되는 미약한 신호를 확실히 구분짓는 효과가 있다.At this time, the inverter unit 2 has the effect of reliably distinguishing the weak signal output from the comparator 1 as a place for buffering the output of the comparator 1.

이를 시뮬레이션에 의한 구한 도2의 타이밍도를 참조하여 다시 설명하면 다음과 같다.This will be described again with reference to the timing chart of FIG. 2 obtained by simulation.

일단, 초기 입력 전압(Vin)은 고임피던스(Hi-Z) 상태이고, 기준 전압(VREF)은 전원전압(VDD)/2 으로 한다.First, the initial input voltage Vin is in the high impedance Hi-Z state, and the reference voltage VREF is the power supply voltage VDD / 2.

이와 같은 상태에서 '노드2'의 레벨은 엔모스 트랜지스터(Q3)와 엔모스 트랜지스터(Q1)의 전압 분배에 의해 결정된다.In this state, the level of 'node 2' is determined by the voltage distribution of the NMOS transistor Q3 and the NMOS transistor Q1.

즉, 제어신호(CTRL1,2,3)가 입력되기 전에는 엔모스 트랜지스터(Q1)의 게이트가 오프상태 이므로 도2의 (a)의 앞부분과 같이 '노드2'의 전압이 기준 전압(VREF=VDD/2) 보다 높은 전압을 유지하고 있다.That is, since the gate of the NMOS transistor Q1 is turned off before the control signals CTRL1, 2, and 3 are input, the voltage of 'node 2' becomes the reference voltage (VREF = VDD) as shown in FIG. / 2) maintaining a higher voltage.

이와 같은 상태에서 제어신호(CTRL1,2,3)가 입력되면 도2의 (c)와 같이 '노드1'의 레벨이 '하이'로 되면서 엔모스 트랜지스터(Q1)를 턴온시키게 되면 도2의 (b)와 같이 순간적으로 '노드2'의 레벨이 떨어지는 '글리치'현상이 발생하게 된다.In this state, when the control signals CTRL1, 2, and 3 are input, the level of 'node 1' becomes 'high' as shown in FIG. 2 (c), and when the NMOS transistor Q1 is turned on, FIG. As in b), the 'glitches' phenomenon occurs in which the level of 'Node 2' falls momentarily.

상기 영향으로 출력에는 순간적으로 '하이'레벨이 출력되는 오동작이 발생했다가 이후로 '노드2'의 레벨이 안정되면 입력 전압(Vin)과 기준 전압(VREF)의 전압차에 의해 정상적으로 '하이','로우'가 출력된다.Due to the above effect, a malfunction occurs in which the output of the 'high' level is instantaneously output. If the level of the node 2 is stabilized thereafter, the voltage is normally changed by the voltage difference between the input voltage Vin and the reference voltage VREF. 'Low' is printed.

이와 같이, 상기 종래의 기술에 있어서의 입력 버퍼는 입력 전압(Vin)과 기준 전압(VREF)의 비교해서 동작을 하게 되는데, 동작 수행을 위해 엔모스 트랜지스터(Q1)가 턴온되면 저항값이 작아져 순간적으로 '노드2'에 '글리치'가 발생하여 입력 전압(Vin)에 관계없는 전압을 출력하여 오동작을 일으키게 되는 문제점이 있었다.As described above, the input buffer according to the related art operates by comparing the input voltage Vin and the reference voltage VREF. When the NMOS transistor Q1 is turned on to perform the operation, the resistance value becomes small. There is a problem in that 'glitches' are generated at 'node 2' and a malfunction occurs by outputting a voltage irrelevant to the input voltage Vin.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 입력 버퍼 동작을 위해 엔모스 트랜지스터(Q1)가 턴온되어 발생하는 전압 강하분 만큼 비교부의 출력을 보상하여 전압 강하에 의한 '글리치'현상이 발생하지 않도록 함으로써, 출력 오동작을 방지할 수 있도록 하는 입력 버퍼 회로를 제공함에 그 목적이 있다.Therefore, the present invention was created to solve the above-mentioned conventional problems, and compensates the output of the comparator by the voltage drop generated by turning on the NMOS transistor Q1 for the input buffer operation. It is an object of the present invention to provide an input buffer circuit that prevents an output malfunction by preventing a glitch 'phenomenon.

도 1은 종래의 SSTL용 입력 버퍼 회로의 일실시예를 보인 회로도.1 is a circuit diagram showing an embodiment of a conventional input buffer circuit for SSTL.

도 2는 상기 도1에서 각 노드에서의 신호 형태를 보인 타이밍도.FIG. 2 is a timing diagram showing a signal shape at each node in FIG. 1; FIG.

도 3은 본 발명에 의한 입력 버퍼 회로의 일실시예를 보인 회로도.3 is a circuit diagram showing an embodiment of an input buffer circuit according to the present invention;

도 4는 상기 도3에서 각 노드에서의 신호 형태를 보인 타이밍도.4 is a timing diagram showing a signal shape at each node in FIG.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10 : 전압 보상부 Q2 : 피모스 트랜지스터10: voltage compensation unit Q2: PMOS transistor

이와 같은 목적을 달성하기 위한 본 발명은 외부에서 입력되는 신호를 기준전압과 비교해 그 전압 레벨을 판별하는 비교부와; 상기 비교부에서 출력된 신호를 버퍼링하여 출력하는 인버터부와; 상기 비교부 및 인버터부의 동작을 제어하기 위한 제어신호를 입력받는 제어신호 입력부로 구성된 입력 버퍼에 있어서, 제어신호가 입력되기 전에 상기 비교부의 출력 레벨을 높혀 전압 강하를 보정하기 위한 전압 보정부를 더 포함하여 구성한 것을 특징으로 한다.The present invention for achieving the above object comprises a comparison unit for comparing the signal input from the outside with a reference voltage to determine the voltage level; An inverter unit for buffering and outputting the signal output from the comparison unit; An input buffer comprising a control signal input unit for receiving a control signal for controlling the operation of the comparing unit and the inverter unit, the input buffer further comprising: a voltage correcting unit for correcting a voltage drop by increasing an output level of the comparing unit before a control signal is input; Characterized in that configured.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

도3은 본 발명에 의한 입력 버퍼 회로의 일실시예를 보인 회로도로서, 이에 도시한 바와 같이 외부에서 입력되는 신호를 기준전압과 비교해 그 전압 레벨을 판별하는 비교부(1)와; 상기 비교부(1)에서 출력된 신호를 버퍼링하여 출력하는 인버터부(2)와; 상기 비교부(1) 및 인버터부(2)의 동작을 제어하기 위한 제어신호를 입력받는 제어신호 입력부(3)로 구성된 입력 버퍼에 있어서, 제어신호가 입력되기 전에 상기 비교부(1)의 출력 레벨을 높혀 전압 강하를 보정하기 위한 전압 보정부(10)를 더 포함하여 구성한다.Fig. 3 is a circuit diagram showing an embodiment of an input buffer circuit according to the present invention, and a comparator 1 for comparing an externally input signal with a reference voltage and determining the voltage level as shown therein; An inverter unit (2) for buffering and outputting the signal output from the comparison unit (1); In the input buffer consisting of a control signal input unit 3 for receiving a control signal for controlling the operation of the comparison unit 1 and the inverter unit 2, the output of the comparison unit 1 before the control signal is input It further comprises a voltage correction unit 10 for increasing the level to correct the voltage drop.

여기서, 상기 전압 보상부(10)는 피모스 트랜지스터(Q2)를 게이트에는 제어신호 입력부(3)에서 출력되는 신호를 인가받고, 소오스는 전원전압을 인가받고, 드레인은 비교부의 출력단(node2)에 연결하여 구성한다.Here, the voltage compensator 10 receives a signal output from the control signal input unit 3 to a gate of the PMOS transistor Q2, a source is supplied with a power supply voltage, and a drain is applied to an output node node2 of the comparator. Connect and configure.

이와 같이 구성한 본 발명에 따른 일실시예를 첨부한 도4의 타이밍도를 참조하여 설명하면 다음과 같다.If described with reference to the timing diagram of Figure 4 attached to an embodiment according to the present invention configured as described above are as follows.

일단, 도1의 구성과 크게 다른점은 피모스 트랜지스터(Q2)로 구성된 전압 보정부(10)에 의해 제어신호(CTRL1,2,3)가 입력되기 전에 '노드2'가 전원전압(VDD) 레벨로 그 레벨을 높여주는 것이다.First, the difference from the configuration of FIG. 1 is that before the control signals CTRL1, 2 and 3 are inputted by the voltage corrector 10 constituted by the PMOS transistor Q2, the 'node 2' becomes the power supply voltage VDD. The level is to raise the level.

즉, 도4의 (b)와 같이 '노드2'의 레벨이 높아진 상태에서 제어신호(CTRL1,2,3)가 입력되어 (c)와 같이 '노드1'의 레벨이 '하이'가 되고, 엔모스 트랜지스터(Q1)를 턴온시키게 되면 그 저항값이 작아져 종래와 마찬가지로 '노드2'의 전압 레벨이 순간적으로 떨어지는 현상이 발생하게 된다.That is, the control signals CTRL1, 2, and 3 are input in a state where the level of 'node 2' is increased as shown in (b) of FIG. 4, and the level of 'node 1' becomes 'high' as shown in (c). When the NMOS transistor Q1 is turned on, the resistance value thereof becomes small, and as in the prior art, a phenomenon in which the voltage level of 'node 2' falls momentarily occurs.

그러나, 종래와는 달리 본 발명에서는 전압 보정부(10)에 의해 '노드2'의 레벨을 상기 전압 강하분 만큼 보상하여 높혀놨기 때문에 트랜지스터(Q1) 턴온에 따른 전압 강하의 영향을 받지 않게 된다.However, unlike the related art, since the voltage corrector 10 compensates and raises the level of 'node 2' by the voltage drop, the voltage drop due to the transistor Q1 is turned on.

이상에서 설명한 바와 같이 본 발명 입력 버퍼 회로는 입력 버퍼 동작을 위해 엔모스 트랜지스터(Q1)가 턴온되어 발생하는 전압 강하분 만큼 비교부의 출력을 보상하여 전압 강하에 의한 '글리치'현상이 발생하지 않도록 함으로써, 출력 오동작을 방지할 수 있는 효과가 있다.As described above, the input buffer circuit of the present invention compensates the output of the comparator by the voltage drop generated when the NMOS transistor Q1 is turned on for the input buffer operation so that the 'glit' phenomenon due to the voltage drop does not occur. Therefore, there is an effect that can prevent output malfunction.

Claims

A comparison unit which compares an externally input signal with a reference voltage and determines a voltage level thereof; An inverter unit for buffering and outputting the signal output from the comparison unit; An input buffer comprising a control signal input unit for receiving a control signal for controlling the operation of the comparing unit and the inverter unit, the input buffer further comprising: a voltage correcting unit for correcting a voltage drop by increasing an output level of the comparing unit before a control signal is input; And an input buffer circuit.

The input buffer circuit according to claim 1, wherein the voltage corrector comprises a PMOS transistor.