KR20080033017A - Internal voltage generator of semiconductor memory device - Google Patents

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Abstract

An internal voltage generator of a semiconductor memory device is provided to assure margin by preventing off-leakage current consumption. An internal voltage generation part(30) generates an internal voltage with a constant level using a reference voltage by receiving an external voltage, and outputs the internal voltage to an internal voltage output node. A control part(20) controls the internal voltage generation part, according to a control signal generated according to operation mode of a semiconductor memory device. A power switching part(40) switches an external voltage to the internal voltage output node, according to the control signal generated according to the operation mode of the semiconductor memory device.

Description

반도체 메모리 장치의 내부전압 발생기{Internal Voltage Generator of Semiconductor Memory Device}Internal Voltage Generator of Semiconductor Memory Device

도 1은 종래 기술에 따른 내부전압 발생기의 회로도,1 is a circuit diagram of an internal voltage generator according to the prior art,

도 2는 본 발명의 일 실시예에 따른 내부전압 발생기의 블록도,2 is a block diagram of an internal voltage generator according to an embodiment of the present invention;

도 3은 도 2의 제어신호 생성부의 회로도,3 is a circuit diagram of a control signal generator of FIG. 2;

도 4는 도 2의 제어부 및 내부전압 생성부의 회로도,4 is a circuit diagram of a controller and an internal voltage generator of FIG. 2;

도 5는 도 도 2의 파워 스위칭부의 회로도이다.5 is a circuit diagram of the power switching unit of FIG. 2.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10 : 제어신호 생성부 20 : 제어부10: control signal generation unit 20: control unit

30 : 내부전압 생성부 40 : 파워 스위칭부30: internal voltage generation unit 40: power switching unit

본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는 반도체 메모리 장치의 동작 모드에 따라 내부전압을 생성하는 내부전압 발생기에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an internal voltage generator for generating an internal voltage according to an operation mode of a semiconductor memory device.

일반적으로, 반도체 메모리 장치에서는 외부전압(Vext)을 공급받아 메모리 셀 어레이를 위한 코어전압(Vcore) 또는 메모리 셀 어레이 주변 회로를 위한 페리 전압(Vperi) 등 다양한 레벨의 내부전압(Vint)을 만드는 내부전압 발생기를 통해 외부전압보다 낮은 레벨의 내부전압(Vint)을 만들어 사용한다.In general, in a semiconductor memory device, the internal voltage Vint is supplied to generate various levels of internal voltage Vint such as a core voltage Vcore for a memory cell array or a ferry voltage Vperi for a peripheral circuit of the memory cell array. It uses internal voltage (Vint) of lower level than external voltage through voltage generator.

종래 기술에 따른 내부전압 발생기에서의 페리전압(Vperi) 발생 과정을 도 1을 통해 살펴보면, PMOS 트랜지스터(P1, P2) 및 NMOS 트랜지스터(N1, N2, N3)로 구성된 비교기가 NMOS 트랜지스터(N4, N5)에 의해 분배된 페리전압(Vperi)을 일정한 전압 레벨의 기준전압(Vref)과 비교하여 PMOS 트랜지스터(P3)로 인가하고, 인가된 전압 레벨에 따라 페리전압(Vperi)이 생성되며, 이와 같은 과정에 의해 항상 일정한 레벨의 페리전압(Vperi)이 셀 어레이 주변 회로로 공급되게 된다.Looking at the process of generating a Peri voltage (Vperi) in the internal voltage generator according to the prior art with reference to Figure 1, a comparator consisting of PMOS transistors (P1, P2) and NMOS transistors (N1, N2, N3) NMOS transistors (N4, N5) Compared to the reference voltage (Vref) of a constant voltage level and applied to the PMOS transistor (P3), and the ferry voltage (Vperi) is generated according to the applied voltage level. The constant ferry voltage (Vperi) is always supplied to the cell array peripheral circuit.

한편, 모바일 디램과 같은 저전력 반도체 메모리 장치의 경우에는 파워 스위칭을 통해 외부전압을 그대로 내부전압으로서 사용하고 있으며, 이에 따라 스탠바이 모드나 셀프 리프레쉬 모드와 같이 높은 전압을 필요로 하지 않는 경우에도 높은 레벨의 내부전압이 인가되어 오프 리키지(Off Leakage)성 전류 소모가 크다는 단점이 있다.Meanwhile, in the case of low power semiconductor memory devices such as mobile DRAMs, external voltages are used as internal voltages through power switching. Thus, even when high voltages such as standby mode and self refresh mode are not required, The internal voltage is applied, so there is a disadvantage in that the off-leakage current consumption is large.

또한, 도 1을 통해 설명한 것과 같이, 동작 모드와 관계 없이 항상 일정한 내부전압을 공급하는 내부전압 발생기의 경우, 점점 낮아지는 전류 스펙을 갖는 저전력 반도체 메모리 장치에 적용 시 수율 손실(Yield Loss)을 발생시키게 된다는 문제점이 있다.In addition, as described with reference to FIG. 1, in the case of an internal voltage generator that always supplies a constant internal voltage regardless of an operation mode, yield loss occurs when applied to a low power semiconductor memory device having an increasingly lower current specification. There is a problem that is made.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 오프 리키지성 전류 소모를 방지하여 마진을 확보할 수 있도록 하는 반도체 메모리 장치의 내부전압 발생기를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to solve the above-mentioned disadvantages and problems of the prior art, and to provide an internal voltage generator of a semiconductor memory device capable of securing a margin by preventing off-reachable current consumption. .

또한, 본 발명은 동작 모드와 관계 없이 일정하게 공급되는 내부전압으로 인한 저전력 반도체 메모리 장치에서의 수율 손실을 방지할 수 있도록 하는 반도체 메모리 장치의 내부전압 발생기를 제공함에 그 목적이 있다.Another object of the present invention is to provide an internal voltage generator of a semiconductor memory device which can prevent a loss of yield in a low power semiconductor memory device due to a constant supply of an internal voltage regardless of an operation mode.

본 발명의 상기 목적은 외부전압을 인가받아 기준전압을 이용하여 일정한 레벨의 내부전압을 발생시키고, 상기 내부전압을 내부전압 출력 노드로 출력하는 내부전압 생성부와; 반도체 메모리 장치의 동작 모드에 따라 생성되는 제어신호에 따라, 상기 내부전압 생성부를 제어하는 제어부; 및 반도체 메모리 장치의 동작 모드에 따라 생성되는 제어신호에 따라, 외부전압을 상기 내부전압 출력 노드로 스위칭하는 파워 스위칭부; 를 구비하는 반도체 메모리 장치의 내부전압 발생기에 의해 달성된다.The object of the present invention is to receive an external voltage to generate an internal voltage of a predetermined level using a reference voltage, and an internal voltage generator for outputting the internal voltage to the internal voltage output node; A controller configured to control the internal voltage generator according to a control signal generated according to an operation mode of a semiconductor memory device; And a power switching unit for switching an external voltage to the internal voltage output node according to a control signal generated according to an operation mode of the semiconductor memory device. It is achieved by an internal voltage generator of a semiconductor memory device having a.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면에 의거한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the resulting effects thereof will be more clearly understood from the following detailed description based on the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 내부전압 발생기의 블록도, 도 3은 도 2의 제어신호 생성부의 회로도, 도 4는 도 2의 제어부 및 내부전압 생성부의 회로도, 도 5는 도 2의 파워 스위칭부의 회로도이다.2 is a block diagram of an internal voltage generator according to an embodiment of the present invention, FIG. 3 is a circuit diagram of the control signal generator of FIG. 2, FIG. 4 is a circuit diagram of the controller and internal voltage generator of FIG. 2, and FIG. 5 is of FIG. 2. It is a circuit diagram of a power switching part.

도 2에 도시된 바와 같이, 본 발명의 내부전압 발생기는, 반도체 메모리 장 치의 동작 모드에 따라 제어신호(C)를 생성하는 제어신호 생성부(10)와, 상기 제어신호(C)에 따라 내부전압 생성부(30)를 제어하는 제어부(20)와, 상기 제어부(20)의 제어하에 기준전압을 이용한 내부전압을 생성하는 내부전압 생성부(30)와, 상기 제어신호(C)에 따라 외부전압을 스위칭하는 파워 스위칭부(40)로 구성된다.As shown in FIG. 2, the internal voltage generator of the present invention includes a control signal generator 10 generating a control signal C according to an operation mode of a semiconductor memory device, and an internal voltage generator according to the control signal C. The controller 20 for controlling the voltage generator 30, the internal voltage generator 30 for generating an internal voltage using a reference voltage under the control of the controller 20, and an external device according to the control signal C. It is composed of a power switching unit 40 for switching the voltage.

상기 제어신호 생성부(10)는 반도체 메모리 장치의 동작 모드에 따른 내부전압 공급이 이루어질 수 있도록 하기 위하여, 도 3에서와 같이 반도체 메모리 장치의 동작 모드를 나타내는 모드신호(M1, M2)를 이용하여 제어신호(C)를 생성하며, 제1모드 신호(M1) 또는 제2모드 신호(M2)를 입력으로 하여 두 신호(M1, M2) 중 어느 하나의 신호라도 하이 레벨로 인입되면 하이 레벨의 제어신호(C)를 출력하는 오아 게이트(OR)로 구현될 수 있다.The control signal generator 10 uses the mode signals M1 and M2 indicating the operation mode of the semiconductor memory device as shown in FIG. 3 in order to supply the internal voltage according to the operation mode of the semiconductor memory device. The control signal C is generated, and when any one of the two signals M1 and M2 enters the high level by inputting the first mode signal M1 or the second mode signal M2, the control of the high level is performed. It may be implemented as an OR gate OR outputting the signal C.

일 예로서, 상기 모드 신호는 셀프 리프레쉬 모드에서 활성화되는 신호(M1) 및 스탠바이 모드에서 활성화되는 신호(M2)가 될 수 있으며, 이 경우 셀프 리프레쉬 모드 또는 스탠바이 모드로 동작하는 경우와 그 이외의 동작 모드로 동작하는 경우를 구분하여 상기 제어신호(C)에 의해 내부전압 생성부(30) 또는 파워 스위칭부(40)가 선택적으로 동작되도록 한다.For example, the mode signal may be a signal M1 activated in the self refresh mode and a signal M2 activated in the standby mode. In this case, an operation other than the operation in the self refresh mode or the standby mode may be performed. In this case, the internal voltage generator 30 or the power switching unit 40 are selectively operated by the control signal C.

상기 제어신호(C)에 의한 선택적 내부전압 발생 과정을 도 4 및 도 5를 통해 설명하면 다음과 같다.The selective internal voltage generation process by the control signal C will be described with reference to FIGS. 4 and 5 as follows.

우선, 도 4에 도시된 바와 같이, 내부전압 생성부(30)는 외부전압(Vext)이 소스단으로 인가되고, 드레인단이 게이트단에 접속되는 제1PMOS 트랜지스터(PM1), 외부전압(Vext)이 소스단으로 인가되고, 게이트단이 상기 제1PMOS 트랜지스터(PM1) 의 게이트단으로 접속되며, 드레인단으로 기준전압(Vref)과 내부전압(Vint_d)의 비교신호를 출력하는 제2PMOS 트랜지스터(PM2), 상기 비교신호가 게이트단으로 인가되고, 외부전압(Vext)이 소스단으로 인가되며, 드레인단으로 내부전압(Vint)을 출력하는 제3PMOS 트랜지스터(PM3), 기준전압(Vref)이 게이트단으로 인가되고, 드레인단이 상기 제2PMOS 트랜지스터(PM2)의 드레인단으로 접속되며, 소스단이 제3NMOS 트랜지스터(NM3)의 드레인단으로 접속되는 제1NMOS 트랜지스터(NM1), 내부전압(Vint_d)이 게이트단으로 인가되고, 드레인단이 상기 제1PMOS 트랜지스터(PM1)의 드레인단으로 접속되며, 소스단이 제1NMOS 트랜지스터(NM1)의 소스단과 접속되는 제2NMOS 트랜지스터(NM2), 드레인단이 상기 제1NMOS 트랜지스터(NM1)의 소스단으로 접속되고, 게이트단으로 바이어스전압(Vbias)이 인가되며, 소스단이 접지되는 제3NMOS 트랜지스터(NM3)를 포함한다.First, as shown in FIG. 4, the internal voltage generation unit 30 includes the first PMOS transistor PM1 and the external voltage Vext having an external voltage Vext applied to a source terminal and a drain terminal connected to a gate terminal. The second PMOS transistor PM2 is applied to the source terminal, the gate terminal is connected to the gate terminal of the first PMOS transistor PM1, and outputs a comparison signal of the reference voltage Vref and the internal voltage Vint_d to the drain terminal. The third PMOS transistor PM3 and the reference voltage Vref are applied to the gate terminal, the external voltage Vext is applied to the source terminal, and the internal voltage Vint is output to the drain terminal. A first NMOS transistor NM1 and an internal voltage Vint_d, which are applied, a drain terminal is connected to the drain terminal of the second PMOS transistor PM2, and a source terminal is connected to the drain terminal of the third NMOS transistor NM3. Is applied to the drain terminal of the first PMO. A second NMOS transistor NM2 connected to a drain terminal of the S transistor PM1, a source terminal connected to a source terminal of the first NMOS transistor NM1, a drain terminal connected to a source terminal of the first NMOS transistor NM1, A bias voltage Vbias is applied to the gate terminal and includes a third NMOS transistor NM3 having a source terminal grounded.

여기서, 상기 제2NMOS 트랜지스터(NM2)의 게이트단으로 인가되는 내부전압(Vint_d)은 제3PMOS 트랜지스터(PM3)의 드레인단으로 출력되는 내부전압(Vint)을 제4NMOS 트랜지스터(NM4) 및 제5NMOS 트랜지스터(NM5)를 이용하여 분배시킨 전압으로서, 상기 제4NMOS 트랜지스터(NM4) 및 제5NMOS 트랜지스터(NM5)를 통해 내부전압(Vint)의 레벨을 조절한다.In this case, the internal voltage Vint_d applied to the gate terminal of the second NMOS transistor NM2 corresponds to the internal voltage Vint outputted to the drain terminal of the third PMOS transistor PM3 and the fourth NMOS transistor NM4 and the fifth NMOS transistor. As a voltage distributed using NM5, the level of the internal voltage Vint is adjusted through the fourth NMOS transistor NM4 and the fifth NMOS transistor NM5.

한편, 본 발명은 제어신호(C)에 따라 제어부(20)가 상기 내부전압 생성부(30)의 동작을 제어하도록 한 것으로, 실시예에서는 상기 제어부(20)를 제4PM0S 트랜지스터(PM4) 및 제5PMOS 트랜지스터(PM5)로 구현하였으며, 상기 제4PMOS 트랜지스터(PM4)의 게이트단에는 상기 제어신호(C)가 인가되고, 소스단이 상기 제1PMOS 트랜지스터(PM1)의 소스단과 접속되며, 드레인단이 상기 제1PMOS 트랜지스터(PM1)의 드레인단과 접속된다. 그리고, 제5PMOS 트랜지스터(PM5)도 마찬가지로 게이트단으로 제어신호(C)가 인가되고, 소스단이 상기 제2PMOS 트랜지스터(PM2)의 소스단과 접속되며, 드레인단이 상기 제2PMOS 트랜지스터(PM2)의 드레인단과 접속된다.Meanwhile, according to the present invention, the controller 20 controls the operation of the internal voltage generator 30 according to the control signal C. In the embodiment, the controller 20 controls the fourth PM0S transistor PM4 and the fourth transistor. The control signal C is applied to the gate terminal of the fourth PMOS transistor PM4, the source terminal is connected to the source terminal of the first PMOS transistor PM1, and the drain terminal is the 5 PMOS transistor PM5. It is connected to the drain terminal of the first PMOS transistor PM1. Similarly, the control signal C is applied to the gate terminal of the fifth PMOS transistor PM5, the source terminal thereof is connected to the source terminal of the second PMOS transistor PM2, and the drain terminal thereof is a drain of the second PMOS transistor PM2. It is connected to the stage.

상기와 같은 회로 구조에 따라, 상기 제4PMOS 트랜지스터(PM4) 및 제5PMOS 트랜지스터(PM5)의 게이트단으로 입력되는 제어신호(C)가 하이 레벨인 경우 즉, 반도체 메모리 장치가 셀프 리프레쉬 모드 또는 스탠바이 모드로 동작하여 제어신호 생성부(10)가 하이 레벨의 제어신호(C)를 상기 제어부(20)로 입력한 경우, 상기 제4PMOS 트랜지스터(PM4) 및 제5PMOS 트랜지스터(PM5)는 턴오프되며, 내부전압 생성부(30)는 기준전압(Vref) 및 내부전압(Vint_d)을 이용하여 내부전압(Vint)을 발생시켜, 외부전압(Vext) 보다 낮은 레벨의 내부전압(Vint)을 공급한다.According to the circuit structure as described above, when the control signal C input to the gate terminals of the fourth PMOS transistor PM4 and the fifth PMOS transistor PM5 is at a high level, that is, the semiconductor memory device is in the self-refresh mode or the standby mode. When the control signal generator 10 inputs the high level control signal C to the controller 20, the fourth PMOS transistor PM4 and the fifth PMOS transistor PM5 are turned off. The voltage generator 30 generates the internal voltage Vint using the reference voltage Vref and the internal voltage Vint_d to supply the internal voltage Vint having a level lower than the external voltage Vext.

한편, 이와 반대로 반도체 메모리 장치의 동작 모드가 셀프 리프레쉬 모드 및 스탠바이 모드 이외의 모드로 동작하는 경우, 본 발명에서는 상기 내부전압 생성부(30)의 내부전압 발생 동작을 제한하고, 파워 스위칭부(40)에 의해 내부전압(Vint)이 공급되도록 하였다.In contrast, when the operation mode of the semiconductor memory device operates in a mode other than the self refresh mode and the standby mode, in the present invention, the internal voltage generation operation of the internal voltage generator 30 is limited, and the power switching unit 40 is limited. Internal voltage Vint is supplied.

즉, 제어신호 생성부(10)가 로우 레벨의 제어신호(C)를 상기 제어부(20)로 입력한 경우, 상기 제4PMOS 트랜지스터(PM4) 및 제5PMOS 트랜지스터(PM5)는 턴온되며, 이에 따라 내부전압 생성부(30)의 제3PMOS 트랜지스터(PM3)가 턴오프되므로, 내부전압 생성부(30)는 내부전압(Vint)를 발생시키지 못하게 된다.That is, when the control signal generator 10 inputs the low level control signal C to the controller 20, the fourth PMOS transistor PM4 and the fifth PMOS transistor PM5 are turned on. Since the third PMOS transistor PM3 of the voltage generator 30 is turned off, the internal voltage generator 30 may not generate the internal voltage Vint.

그리고, 도 5의 파워 스위칭부(40)의 제6PMOS 트랜지스터(PM6)는 소스단으로 외부전압(Vext)을 인가받고, 게이트단으로 제어신호(C)를 입력받으며, 드레인단으로 내부전압(Vint)을 출력한다. 따라서, 상기 게이트단으로 입력되는 제어신호(C)의 레벨이 로우 레벨인 경우, 상기 제6PMOS 트랜지스터(PM6)가 턴온되어 외부전압(Vext)이 그대로 스위칭되어 내부전압(Vint)으로서 공급되게 된다.In addition, the sixth PMOS transistor PM6 of the power switching unit 40 of FIG. 5 receives an external voltage Vext to a source terminal, a control signal C to a gate terminal, and an internal voltage Vint to a drain terminal. ) Therefore, when the level of the control signal C input to the gate terminal is a low level, the sixth PMOS transistor PM6 is turned on so that the external voltage Vext is switched as it is and is supplied as the internal voltage Vint.

이와 같이, 본 발명의 내부전압 발생기는 반도체 메모리 장치가 높은 전력을 필요로 하지 않는 특정 동작 모드에 있는 경우에는 내부전압 생성부(30)를 이용하여 내부전압(Vint)을 만들어내고, 그 이외에 데이터 리드나 데이터 라이트 등 고속 동작을 필요로하는 동작 모드에 있는 경우에는 외부전압(Vext)을 그대로 스위칭하는 방법으로 동작 모드에 따라 내부전압을 달리 공급한다.As such, the internal voltage generator of the present invention generates the internal voltage Vint using the internal voltage generator 30 when the semiconductor memory device is in a specific operation mode that does not require high power, and other data. When in an operation mode requiring high-speed operation such as read or data write, the internal voltage is supplied differently according to the operation mode by switching the external voltage Vext as it is.

한편, 상기 실시예에서는 셀프 리프레쉬 모드 및 스탠바이 모드로 동작하는 경우만을 구분하여 별도로 내부전압을 생성하도록 하였으나, 간단한 회로 변경으로 다양한 동작 모드를 구분하여 내부전압을 공급하도록 할 수 있을 것이다.Meanwhile, in the above embodiment, the internal voltages are generated separately by only operating in the self refresh mode and the standby mode, but the internal voltages may be supplied by classifying various operation modes by a simple circuit change.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

따라서, 본 발명의 반도체 메모리 장치의 내부전압 발생기에 의하면, 반도체 메모리 장치의 동작 모드에 근거하여 상이한 내부전압 레벨을 생성하므로, 모바일 디램과 같이 전류 스펙이 낮은 저전력 반도체 메모리 장치에서 셀프 리프레쉬나 스탠바이 모드 동작 시 내부전압 레벨을 감소시켜 공급할 수 있으며, 이에 따라 트랜지스터의 오프 리키지(Off Leakage) 특성 저하로 인한 누설 전류 증가를 방지할 수 있어 수율을 향상시킬 수 있고, 마진 확보가 용이하다는 효과가 있다. Therefore, according to the internal voltage generator of the semiconductor memory device of the present invention, since different internal voltage levels are generated based on the operation mode of the semiconductor memory device, the self refresh or standby mode is performed in a low power semiconductor memory device having a low current specification such as mobile DRAM. In operation, the internal voltage level can be reduced to be supplied. Accordingly, an increase in leakage current due to a decrease in the off leakage characteristic of the transistor can be prevented, so that a yield can be improved and a margin can be easily secured. .

Claims (10)

외부전압을 인가받아 기준전압을 이용하여 일정한 레벨의 내부전압을 발생시키고, 상기 내부전압을 내부전압 출력 노드로 출력하는 내부전압 생성부와;An internal voltage generator configured to receive an external voltage and generate an internal voltage having a predetermined level using a reference voltage, and output the internal voltage to an internal voltage output node; 반도체 메모리 장치의 동작 모드에 따라 생성되는 제어신호에 따라, 상기 내부전압 생성부를 제어하는 제어부; 및A controller configured to control the internal voltage generator according to a control signal generated according to an operation mode of a semiconductor memory device; And 반도체 메모리 장치의 동작 모드에 따라 생성되는 제어신호에 따라, 외부전압을 상기 내부전압 출력 노드로 스위칭하는 파워 스위칭부;A power switching unit for switching an external voltage to the internal voltage output node according to a control signal generated according to an operation mode of a semiconductor memory device; 를 구비함을 특징으로 하는 반도체 메모리 장치의 내부전압 발생기.And an internal voltage generator of the semiconductor memory device. 제1항에 있어서,The method of claim 1, 상기 제어부는,The control unit, 상기 반도체 메모리 장치가 스탠바이 모드로 동작하거나, 셀프 리프레쉬 모드로 동작할 때, 상기 내부전압 생성부가 내부전압을 발생시키도록 제어하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생기.And controlling the internal voltage generator to generate an internal voltage when the semiconductor memory device operates in a standby mode or in a self refresh mode. 제1항에 있어서,The method of claim 1, 상기 파워 스위칭부는,The power switching unit, 상기 반도체 메모리 장치가 스탠바이 모드와 셀프 리프레쉬 모드 이외의 모드로 동작될 때, 상기 외부전압을 스위칭하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생기.And the external voltage is switched when the semiconductor memory device is operated in a mode other than a standby mode and a self refresh mode. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 내부전압 발생기는,The internal voltage generator, 반도체 메모리 장치의 동작 모드에 따라 제어신호를 생성하고, 생성된 제어신호를 상기 제어부 및 파워 스위칭부로 입력하는 제어신호 생성부;A control signal generator for generating a control signal according to an operation mode of the semiconductor memory device and inputting the generated control signal to the controller and the power switching unit; 를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생기.The internal voltage generator of the semiconductor memory device further comprises. 제4항에 있어서,The method of claim 4, wherein 상기 제어신호 생성부는,The control signal generator, 스탠바이 모드에서 활성화되는 제1모드신호와, 셀프 리프레쉬 모드에서 활성화되는 제2모드신호를 입력받아 상기 제어신호를 생성하는 오아게이트(OR);An OR gate receiving the first mode signal activated in the standby mode and the second mode signal activated in the self refresh mode and generating the control signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생기.An internal voltage generator of a semiconductor memory device comprising a. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 내부전압 생성부는,The internal voltage generation unit, 외부전압이 소스단으로 인가되고, 드레인단이 게이트단에 접속되는 제1PMOS 트랜지스터와;A first PMOS transistor having an external voltage applied to the source terminal and a drain terminal connected to the gate terminal; 외부전압이 소스단으로 인가되고, 게이트단이 상기 제1PMOS 트랜지스터의 게이트단으로 접속되며, 드레인단으로 기준전압과 내부전압의 비교신호를 출력하는 제2PMOS 트랜지스터와;A second PMOS transistor having an external voltage applied to a source terminal, a gate terminal connected to a gate terminal of the first PMOS transistor, and outputting a comparison signal between a reference voltage and an internal voltage to a drain terminal; 상기 비교신호가 게이트단으로 인가되고, 외부전압이 소스단으로 인가되며, 드레인단으로 내부전압을 출력하는 제3PMOS 트랜지스터와;A third PMOS transistor configured to apply the comparison signal to a gate terminal, an external voltage to a source terminal, and output an internal voltage to a drain terminal; 기준전압이 게이트단으로 인가되고, 드레인단이 상기 제2PMOS 트랜지스터의 드레인단으로 접속되며, 소스단이 제1노드로 접속되는 제1NMOS 트랜지스터와;A first NMOS transistor having a reference voltage applied to a gate terminal, a drain terminal connected to a drain terminal of the second PMOS transistor, and a source terminal connected to a first node; 내부전압이 게이트단으로 인가되고, 드레인단이 상기 제1PMOS 트랜지스터의 드레인단으로 접속되며, 소스단이 상기 제1노드로 접속되는 제2NMOS 트랜지스터; 및A second NMOS transistor having an internal voltage applied to a gate terminal, a drain terminal connected to a drain terminal of the first PMOS transistor, and a source terminal connected to the first node; And 드레인단이 상기 제1노드로 접속되고, 게이트단으로 바이어스전압이 인가되며, 소스단이 접지되는 제3NMOS 트랜지스터;A third NMOS transistor having a drain terminal connected to the first node, a bias voltage applied to a gate terminal, and a source terminal grounded; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생기.An internal voltage generator of a semiconductor memory device comprising a. 제6항에 있어서,The method of claim 6, 상기 제3PMOS 트랜지스터는, 드레인단으로 제1내부전압을 출력하며,The third PMOS transistor outputs a first internal voltage to a drain terminal, 상기 제2NMOS 트랜지스터의 게이트단에는, 상기 제1내부전압을 분배시킨 제2내부전압이 인가되는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생기.And a second internal voltage obtained by dividing the first internal voltage is applied to a gate terminal of the second NMOS transistor. 제7항에 있어서,The method of claim 7, wherein 상기 내부전압 생성부는,The internal voltage generation unit, 드레인단과 게이트단으로 상기 제1내부전압이 인가되고, 소스단이 상기 제 2NMOS 트랜지스터의 게이트단으로 접속되는 제4NMOS 트랜지스터와;A fourth NMOS transistor having a first internal voltage applied to a drain terminal and a gate terminal, and a source terminal connected to a gate terminal of the second NMOS transistor; 드레인단과 게이트단이 상기 제2NMOS 트랜지스터의 게이트단으로 접속되고, 소스단이 접지되는 제5NMOS 트랜지스터;A fifth NMOS transistor having a drain terminal and a gate terminal connected to a gate terminal of the second NMOS transistor, and a source terminal of which is grounded; 를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생기.The internal voltage generator of the semiconductor memory device further comprises. 제6항에 있어서,The method of claim 6, 상기 제어부는,The control unit, 상기 제어신호가 게이트단으로 인가되고, 소스단이 상기 제1PMOS 트랜지스터의 소스단과 접속되며, 드레인단이 상기 제1PMOS 트랜지스터의 드레인단과 접속되는 제4PMOS 트랜지스터와;A fourth PMOS transistor having the control signal applied to a gate terminal, a source terminal connected to a source terminal of the first PMOS transistor, and a drain terminal connected to a drain terminal of the first PMOS transistor; 상기 제어신호가 게이트단으로 인가되고, 소스단이 상기 제2PMOS 트랜지스터의 소스단과 접속되며, 드레인단이 상기 제2PMOS 트랜지스터의 드레인단과 접속되는 제5PMOS 트랜지스터;A fifth PMOS transistor having the control signal applied to a gate terminal, a source terminal connected to a source terminal of the second PMOS transistor, and a drain terminal connected to a drain terminal of the second PMOS transistor; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생기.An internal voltage generator of a semiconductor memory device comprising a. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 파워 스위칭부는,The power switching unit, 외부전압이 소스단으로 인가되고, 게이트단으로 상기 제어신호가 입력되며, 드레인단이 상기 내부전압 출력 노드로 접속되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생기.And a PMOS transistor, wherein an external voltage is applied to a source terminal, the control signal is input to a gate terminal, and a drain terminal is connected to the internal voltage output node.
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