KR100720485B1 - Method of fabricating copper metal line of the semiconductor device - Google Patents

Method of fabricating copper metal line of the semiconductor device Download PDF

Info

Publication number
KR100720485B1
KR100720485B1 KR1020050131417A KR20050131417A KR100720485B1 KR 100720485 B1 KR100720485 B1 KR 100720485B1 KR 1020050131417 A KR1020050131417 A KR 1020050131417A KR 20050131417 A KR20050131417 A KR 20050131417A KR 100720485 B1 KR100720485 B1 KR 100720485B1
Authority
KR
South Korea
Prior art keywords
trench
etching
forming
pattern
interlayer insulating
Prior art date
Application number
KR1020050131417A
Other languages
Korean (ko)
Inventor
이강현
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050131417A priority Critical patent/KR100720485B1/en
Application granted granted Critical
Publication of KR100720485B1 publication Critical patent/KR100720485B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Abstract

본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로서, 하부 구리 배선 상에 식각 방지층, 층간 절연막, PR(photo resist)을 순서대로 도포하고, 비아 패턴을 형성하는 비아 노광 공정과; 상기 비아 패턴 위에 상기 층간 절연막을 반응성 이온 식각하는 공정과 PET 공정을 인 시튜로 진행하는 비아 식각공정과; 이물질을 제거하는 제1 애싱 공정과; 상기 비아에 PR을 채워넣는 PR 필 공정과; 상기 층간 절연막 상에 트렌치 패턴을 형성하는 트렌치 노광 공정과; 상기 트렌치 패턴 위에 상기 층간 절연막을 식각하는 트렌치 식각 공정과; 이물질을 제거하는 제2 애싱 공정과; 상기 비아와 상기 트렌치 내의 이물질을 제거하는 세정 공정과; 상기 비아와 상기 트렌치에 구리 확산 방지막을 형성하는 BM 도포 공정과; 상기 비아와 상기 트렌치 내에 전기 화학 도금을 하여 구리 배선을 형성하는 ECP 공정을 진행하는 것을 특징으로 하는, 반도체 소자의 구리 배선 형성 방법에 의해서 비아와 트렌치 내에 이물질의 발생을 억제하고, 후속 공정에서 구리 기포나 패턴 오픈의 발생을 억제하는 효과가 있다.The present invention relates to a method for forming a copper wiring of a semiconductor device, comprising: a via exposure step of sequentially applying an etch stop layer, an interlayer insulating film, and a photo resist (PR) on a lower copper wiring, and forming a via pattern; A via etching process of reactive ion etching the interlayer insulating layer on the via pattern and a PET process in situ; A first ashing step of removing foreign matters; A PR fill process of filling the via with PR; A trench exposure step of forming a trench pattern on the interlayer insulating film; A trench etching process of etching the interlayer insulating layer on the trench pattern; A second ashing step of removing foreign matters; A cleaning process for removing foreign matter in the via and the trench; A BM coating step of forming a copper diffusion barrier on the via and the trench; ECP process of forming a copper wiring by electrochemical plating in the via and the trench is carried out to suppress the generation of foreign matter in the via and the trench by the copper wiring forming method of the semiconductor device, the copper in the subsequent process It is effective in suppressing the occurrence of bubbles and pattern openings.

구리 배선, 비아, 트렌치 Copper Wiring, Vias, Trench

Description

반도체 소자의 구리 배선 형성 방법 {Method of Fabricating Copper Metal Line of the Semiconductor Device}{Method of Fabricating Copper Metal Line of the Semiconductor Device}

도 1a 내지 도 1l는 종래기술에 의한 반도체 소자의 구리 배선의 형성 방법을 나타낸 단면도이다.1A to 1L are sectional views showing a method for forming a copper wiring of a semiconductor device according to the prior art.

도 2a 내지 도 2k는 본 발명의 일 실시예에 의한 반도체 소자의 구리 배선의 형성 방법을 나타낸 단면도이다.2A to 2K are cross-sectional views illustrating a method of forming copper wirings in a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로서, 좀 더 상세하게는 듀얼 다마신(dual damascene) 공정 중 비아(via)를 먼저 형성하는 비아 퍼스트(via first) 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a copper wiring of a semiconductor device, and more particularly, to a via first process of first forming a via during a dual damascene process.

이하 도 1a 내지 도 1l을 참조하여 종래기술에 의한 반도체 소자의 구리 배선 형성 방법의 문제점을 설명한다.Hereinafter, a problem of a method of forming a copper wiring of a semiconductor device according to the prior art will be described with reference to FIGS. 1A to 1L.

먼저 도 1a는 하부 구리 배선(100) 상에 식각 방지층(110), 층간 절연막(120), PR(photo resist, 130)을 순서대로 도포한 상태를 나타낸다.First, FIG. 1A illustrates a state in which an etch stop layer 110, an interlayer insulating layer 120, and a photo resist (PR) 130 are sequentially coated on the lower copper wiring 100.

그리고, 도 1b는 비아를 형성하기 위해 비아 노광 공정(via photo exposure process; via PEP) 에 의해 비아 패턴을 형성한 상태이며, 도 1c는 비아 식각(via etching) 공정에 의해 층간 절연막(120)을 식각해낸 상태를 나타낸다. 비아 식각 공정에서는 층간 절연막(120)에 대해 고선택적 식각을 하기 위해 탄소가 풍부한 폴리머 가스(C-rich polymer gas)를 이용한 플라즈마 식각을 하는데, 이러한 폴리머 가스는 비아 식각 후 이물질(byproduct)의 발생을 많아지게 한다. 이러한, 비아 식각 공정 후에는 남아 있는 PR을 제거하기 위해 애싱(ashing) 공정을 거치는데, 애싱 공정은 공정을 단순화하고 제품 특성을 유지하기 위해 비교적 낮은 온도에서 진행하게 된다. 따라서, 도 1d에서 처럼 PR이 모두 제거되지 않고, 이물질(140)이 많이 남게 된다.1B illustrates a via pattern formed by a via photo exposure process (via PEP) to form a via, and FIG. 1C illustrates an interlayer insulating layer 120 by a via etching process. Indicates an etched state. In the via etching process, plasma etching using a carbon-rich polymer gas (C-rich polymer gas) is performed in order to perform highly selective etching on the interlayer insulating layer 120. Increase it. After the via etching process, an ashing process is performed to remove the remaining PR. The ashing process is performed at a relatively low temperature to simplify the process and maintain product characteristics. Accordingly, as shown in FIG. 1D, all of the PRs are not removed, and many foreign materials 140 remain.

그 다음, 도 1e에서 처럼 비아에 PR을 채워 넣고, PR 필(PR fill) 공정을 거친다. 도 1f에서는 PR(134)을 전체적으로 도포하고, 도 1g에서는 트렌치 패턴을 형성한 상태를 나타내며, 도 1h에서는 트렌치 식각을 한 상태이다.Next, PR is filled in the via as shown in FIG. 1E, followed by a PR fill process. In FIG. 1F, the PR 134 is applied as a whole, and in FIG. 1G, the trench pattern is formed. In FIG. 1H, the trench is etched.

그 다음 도 1i에서는 식각 방지층(110) 식각 공정을 진행한 상태이다. 여전히 이물질(140)은 제거되지 않고 남아 있기 때문에, 식각 방지층(110)의 식각에도 방해가 되어 도 1j에서는 비아 내에 식각되어야 할 식각 방지층(110)의 일부만이 식각된 상태를 나타낸다. 그 다음 세정(cleaning) 공정을 거친다.Next, in FIG. 1I, the etching prevention layer 110 is etched. Since the foreign matter 140 remains unremoved, it also interferes with the etching of the etch stop layer 110, so that only a part of the etch stop layer 110 to be etched in the via is etched in FIG. 1J. The cleaning process is then followed.

도 1k는 구리 확산 방지막(150)을 전체적으로 도포한 상태를 나타낸다. 그러나, 이물질(140)으로 인해 비아와 트렌치 내부에 도포되지 않는 빈 공간을 생기게 한다. 도 1l에서는 구리 배선의 형성을 위해 비아와 트렌치 내부에 구리로 전기 화학 도금(electrochemical plating)을 한 상태를 나타낸다. 이와 같이, 최종 적으로는 이물질(140)로 인해 구리 기포(Copper void, 162)나 패턴 오픈(pattern open, 164)을 유발하는 문제점이 생긴다.FIG. 1K shows a state where the copper diffusion barrier 150 is applied as a whole. However, the foreign material 140 creates an empty space that is not applied inside the vias and the trenches. In FIG. 1L, electrochemical plating of copper is formed in vias and trenches to form copper interconnects. As such, the foreign matter 140 finally causes a problem of causing copper bubbles (Copper void, 162) or pattern open (pattern open, 164).

이처럼, 종래기술에는 비아 식각 공정에서 이물질을 효과적으로 제거하지 못하여 후속 공정에서 구리 기포나, 패턴 오픈과 같은 치명적인 결함을 유발한다.As such, the prior art fails to effectively remove foreign substances in the via etching process, thereby causing fatal defects such as copper bubbles or pattern opening in subsequent processes.

본 발명의 목적은 반도체 소자의 구리 배선 형성 방법에서 비아 식각 공정에서 생기는 이물질의 발생을 억제하여 후속 공정에서 구리 기포나 패턴 오픈의 발생을 억제하는 구리 배선 형성 방법을 제공하는데 있다.An object of the present invention is to provide a method for forming a copper wiring to suppress the generation of foreign matter generated in the via etching process in the copper wiring forming method of the semiconductor device to suppress the generation of copper bubbles or pattern opening in the subsequent process.

이러한 기술적 과제를 해결하기 위해, 본 발명은 하부 구리 배선 상에 식각 방지층, 층간 절연막, PR을 순서대로 도포하고, 비아 패턴을 형성하는 비아 노광 공정과; 상기 비아 패턴 위에 상기 층간 절연막을 반응성 이온 식각(Reactive Ion Etching) 공정과 PET(post etching treatment) 공정을 인 시튜(in-situ)로 진행하는 비아 식각 공정과; 이물질을 제거하는 제1 애싱 공정과; 상기 비아에 PR을 채워넣는 PR 필 공정과; 상기 층간 절연막 상에 트렌치 패턴을 형성하는 트렌치 노광(trench photo exposure process; trench PEP) 공정과; 상기 트렌치 패턴 위에 상기 층간 절연막을 식각하는 트렌치 식각(trench etching) 공정과; 이물질을 제거하는 제2 애싱 공정과; 상기 비아와 상기 트렌치 내의 이물질을 제거하는 세정 공정과; 상기 비아와 상기 트렌치에 구리 확산 방지막을 형성하는 BM 도포(barrier metal deposition) 공정과; 상기 비아와 상기 트렌치 내에 전기 화학 도금을 하여 구리 배선을 형성하는 ECP 공정을 진행하는 것을 특징으로 하는, 반도체 소자의 구리 배선 형성 방법을 제공한다. 여기서, 상기 PET 공정은 산소 플라즈마(O2 plasma)를 이용한 식각 공정이거나, CF4 가스를 이용한 식각 공정인 것이 바람직하다. 한편, 상기 PET 공정은 식각 장비에서 바이어스 파워(bias power)는 인가되지 않고, 소스 파워(source power)만 인가되는 것이 바람직하다. 또한, 상기 산소 플라즈마 또는 상기 CF4 가스량과 PR 제거 속도(PR remove rate)가 분당 수만 옹스트롬(Å)인 것이 바람직하다.In order to solve this technical problem, the present invention includes a via exposure step of applying an etch stop layer, an interlayer insulating film, PR in order on the lower copper wiring to form a via pattern; A via etching process of performing a reactive ion etching process and a post etching treatment (PET) process on the interlayer insulating layer on the via pattern in-situ; A first ashing step of removing foreign matters; A PR fill process of filling the via with PR; A trench photo exposure process (Trench PEP) process for forming a trench pattern on the interlayer insulating film; A trench etching process of etching the interlayer insulating layer on the trench pattern; A second ashing step of removing foreign matters; A cleaning process for removing foreign matter in the via and the trench; A barrier metal deposition (BM) process for forming a copper diffusion barrier on the via and the trench; An ECP process of forming a copper wiring by electrochemical plating in the via and the trench is provided. The PET process may be an etching process using an oxygen plasma (O 2 plasma) or an etching process using a CF 4 gas. Meanwhile, in the PET process, bias power is not applied to the etching equipment, and only source power is applied. It is also preferable that the oxygen plasma or the CF 4 gas amount and the PR remove rate are only tens of angstroms per minute.

이하, 도 2a 내지 도 2k를 참조하여, 본 발명의 일 실시예에 의한 반도체 소자의 구리 배선의 형성 방법을 설명한다.Hereinafter, a method of forming a copper wiring of a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 2A to 2K.

우선, 도 2a는 기판(200) 상에 식각 방지층(210), 층간 절연막(220), PR(230)을 순서대로 도포한 상태를 나타낸다. 그리고, 도 2b는 비아를 형성하기 위해 비아 노광 공정에 의해 비아 패턴을 형성한 상태이다. 그리고, 도 2c는 비아 패턴 위에 층간 절연막(220)을 식각하여 비아를 형성한 상태이다. 여기서 비아 식각 공정은 종래기술과 달리, 플라즈마를 이용하여 반응성 이온 식각하는 공정에 PET 공정을 추가하여 인 시튜로 진행하는 공정이다. 여기서, PET 공정은 식각 후에 발생되는 이물질을 제거하는 공정이다. 산화막 식각 후에 PR과 반응하여 탄소 계열의 이물질이 발생하고, 폴리 메탈 식각 후에는 PR과 반응하여 염소 계열의 이물질이 발생하는데, 이는 일종의 폴리머(polymer)로서 산소 플라즈마에 잘 결합하여 제거되는 특징이 있다. 따라서, PET공정에서는 산소 플라즈마를 주로 사용하 며, CF4 가스도 사용한다. PET 공정은 식각 장비에서 주로 식각의 직진성과 식각률에 영향을 미치는 바이어스 파워(bias power)는 인가하지 않고, 주로 플라즈마 농도를 증가시키는 역할을 하는 소스 파워만 인가한다. 이로 인해, 플라즈마 이온들의 직진성이 없어지고 에너지도 약해져서 식각률이 저하되므로, 하부 구리 배선(200)과 식각 방지층(210) 등은 거의 식각하지 않으며, 하부 구리 배선(200) 상부와 층간 절연막(220)의 측벽에 있는 PR 및 이물질을 제거하게 되는 것이다. 한편, PET 공정은 가스량과 PR 제거 속도가 분당 수만 옹스트롬(Å)인 것이 바람직하다.First, FIG. 2A illustrates a state in which the etch stop layer 210, the interlayer insulating layer 220, and the PR 230 are sequentially applied onto the substrate 200. 2B shows a via pattern formed by a via exposure process to form a via. In FIG. 2C, vias are formed by etching the interlayer insulating layer 220 on the via patterns. Here, the via etching process is a process of proceeding in situ by adding a PET process to the reactive ion etching process using plasma, unlike the prior art. Here, the PET process is a process for removing foreign matters generated after etching. After oxide etching, carbon-based foreign substances are generated by reacting with PR, and chlorine-based foreign substances are generated by reacting with PR after polymetal etching, which is a kind of polymer, which is characterized by being well removed from oxygen plasma. . Therefore, in the PET process, oxygen plasma is mainly used, and CF 4 gas is also used. The PET process does not apply bias power, which mainly affects the straightness and etching rate of etching, and applies only source power, which mainly serves to increase plasma concentration. As a result, since the straightness of the plasma ions is lost and the energy is weakened, the etching rate is lowered. Therefore, the lower copper interconnect 200 and the etch stop layer 210 are hardly etched, and the upper upper copper interconnect 200 and the interlayer insulating layer 220 are etched. PR and foreign substances on the side wall of the will be removed. On the other hand, in the PET process, it is preferable that the gas amount and PR removal rate are tens of thousands of angstroms per minute.

도 2d에서는 종래와 같이 비아에 PR을 채워넣고, PR 필 공정을 거친다. 그리고, 도 2e에서는 PR(234)을 전체적으로 도포하고, 도 2f에서는 트렌치 패턴을 형성하고 있으며, 도 2g에서는 트렌치 패턴 위에 트렌치 식각을 하여 트렌치를 형성한 상태를 나타낸다. 도 2d에서 도 2g까지의 일련의 과정을 PR 리세스 공정이라고 하며, 이는 비아에 PR을 채우고, 다시 전체를 PR로 도포한 후, 트렌치 노광 공정을 거쳐 트렌치 패턴을 형성하고, 트렌치 식각 공정에 의해 트렌치를 형성하는 일련의 과정이다. 이로써, 트렌치 식각 공정에서 식각 방지층(110)이 깨지지 않도록 하고, 트렌치 PEP 공정에서도 비아로 인해서 PR 코팅(PR coating)이 균일하게 되지 않아 불량이 유발되는 것을 방지한다.In FIG. 2D, the via is filled with PR, and the PR fill process is performed. In FIG. 2E, the PR 234 is entirely coated, and in FIG. 2F, a trench pattern is formed. In FIG. 2G, a trench is formed by trench etching on the trench pattern. A series of processes from FIG. 2D to FIG. 2G are referred to as PR recess processes, which fill the vias, apply the entirety with PR again, form a trench pattern through a trench exposure process, and then form a trench etching process. It is a series of processes to form trenches. As a result, the etch stop layer 110 may not be broken in the trench etching process, and even in the trench PEP process, the PR coating may not be uniform due to the vias, thereby preventing defects from occurring.

도 2h에서는 애싱 공정에 의해 PR(234)을 제거한 상태이며, 도 2i에서는 식각 방지층 식각 공정에 의해 비아 내부의 식각 방지층(210)을 제거한 상태를 나타낸다.In FIG. 2H, the PR 234 is removed by the ashing process. In FIG. 2I, the etch stop layer 210 inside the via is removed by the etching prevention layer etching process.

도 2j에서는 구리 확산 방지막(240)을 전체적으로 도포한 상태를 나타낸다. 마지막으로 도 2k에서는 전기 화학 도금에 의해서 비아와 트렌치 내부에 구리 배선을 형성한 상태를 나타낸다. 종래기술과 달리, 비아 식각 공정에서 이물질의 발생이 방지되므로, 구리 기포나, 패턴 오픈은 유발되지 않는다.2J illustrates a state in which the copper diffusion barrier 240 is entirely coated. Finally, in FIG. 2K, a copper wiring is formed in the via and the trench by electrochemical plating. Unlike the prior art, since foreign matters are prevented from occurring in the via etching process, copper bubbles or pattern openings are not induced.

지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.Although a preferred embodiment of the present invention has been described so far, those skilled in the art will be able to implement in a modified form without departing from the essential characteristics of the present invention. Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation. Should be interpreted as being included in.

본 발명에 따르면, 반도체 소자의 구리 배선 형성 방법에서, 층간 절연막을 반응성 이온 식각하는 공정에 PET 공정을 추가하여 인 시튜로 진행하는 비아 식각 공정에 의해서, 비아와 트렌치 내에 이물질의 발생을 억제하고, 후속 공정에서 구리 기포나 패턴 오픈의 발생을 억제하는 효과가 있다.According to the present invention, in the method for forming a copper wiring of a semiconductor device, the via etching process proceeds in situ by adding a PET process to the process of reactive ion etching the interlayer insulating film, thereby suppressing the generation of foreign matter in the vias and trenches, There is an effect of suppressing the occurrence of copper bubbles or pattern opening in a subsequent step.

Claims (5)

반도체 소자의 구리 배선 형성 방법으로서,As a copper wiring formation method of a semiconductor element, 하부 구리 배선 상에 식각 방지층, 층간 절연막, PR을 순서대로 도포하고, 비아 패턴을 형성하는 비아 노광 공정과;A via exposure step of sequentially applying an etch stop layer, an interlayer insulating film, and a PR on the lower copper wirings to form a via pattern; 상기 비아 패턴 위에 상기 층간 절연막을 반응성 이온 식각 공정과 PET 공정을 인 시튜로 진행하는 비아 식각 공정과;A via etching process of performing a reactive ion etching process and a PET process on the interlayer insulating layer on the via pattern in situ; 이물질을 제거하는 제1 애싱 공정과;A first ashing step of removing foreign matters; 상기 비아에 PR을 채워넣는 PR 필 공정과;A PR fill process of filling the via with PR; 상기 층간 절연막 상에 트렌치 패턴을 형성하는 트렌치 노광 공정과;A trench exposure step of forming a trench pattern on the interlayer insulating film; 상기 트렌치 패턴 위에 상기 층간 절연막을 식각하는 트렌치 식각 공정과;A trench etching process of etching the interlayer insulating layer on the trench pattern; 이물질을 제거하는 제2 애싱 공정과;A second ashing step of removing foreign matters; 상기 비아와 상기 트렌치 내의 이물질을 제거하는 세정 공정과;A cleaning process for removing foreign matter in the via and the trench; 상기 비아와 상기 트렌치에 구리 확산 방지막을 형성하는 BM 도포 공정과;A BM coating step of forming a copper diffusion barrier on the via and the trench; 상기 비아와 상기 트렌치 내에 전기 화학 도금을 하여 구리 배선을 형성하는 ECP 공정을 진행하는 것을 특징으로 하는, 반도체 소자의 구리 배선 형성 방법.And conducting an ECP process of forming copper wirings by electrochemical plating in the vias and the trenches. 제 1 항에서,In claim 1, 상기 PET 공정은 산소 플라즈마를 이용한 식각 공정인 것을 특징으로 하는, 반도체 소자의 구리 배선 형성 방법.The PET process is an etching process using an oxygen plasma, copper wiring forming method of a semiconductor device. 제 1 항에서,In claim 1, 상기 PET 공정은 CF4 가스를 이용한 식각 공정인 것을 특징으로 하는, 반도체 소자의 구리 배선 형성 방법.The PET process is an etching process using a CF 4 gas, characterized in that the copper wiring forming method of the semiconductor device. 제 1 항에서,In claim 1, 상기 PET 공정은 식각 장비에서 바이어스 파워는 인가되지 않고, 소스 파워만 인가되는 것을 특징으로 하는, 반도체 소자의 구리 배선 형성 방법.The PET process is characterized in that the bias power is not applied in the etching equipment, only the source power is applied, copper wiring forming method of a semiconductor device. 제 2 항 또는 제 3 항에서,The method of claim 2 or 3, 상기 산소 플라즈마 또는 상기 CF4 가스량과 PR 제거 속도(PR remove rate)가 분당 수만 옹스트롬(Å)인 것을 특징으로 하는 반도체 제조방법.The oxygen plasma or the CF 4 gas amount and the PR remove rate (PR remove rate) is tens of thousands of angstroms per minute.
KR1020050131417A 2005-12-28 2005-12-28 Method of fabricating copper metal line of the semiconductor device KR100720485B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050131417A KR100720485B1 (en) 2005-12-28 2005-12-28 Method of fabricating copper metal line of the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050131417A KR100720485B1 (en) 2005-12-28 2005-12-28 Method of fabricating copper metal line of the semiconductor device

Publications (1)

Publication Number Publication Date
KR100720485B1 true KR100720485B1 (en) 2007-05-22

Family

ID=38277819

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050131417A KR100720485B1 (en) 2005-12-28 2005-12-28 Method of fabricating copper metal line of the semiconductor device

Country Status (1)

Country Link
KR (1) KR100720485B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003856A (en) * 1995-06-30 1997-01-29 김주용 Method of forming contact hole in manufacturing semiconductor device
KR20040102452A (en) * 2003-05-28 2004-12-08 삼성전자주식회사 Method of forming wirings of a semiconductor device, method of forming a metal layer of a semiconductor device and apparatus for performing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003856A (en) * 1995-06-30 1997-01-29 김주용 Method of forming contact hole in manufacturing semiconductor device
KR20040102452A (en) * 2003-05-28 2004-12-08 삼성전자주식회사 Method of forming wirings of a semiconductor device, method of forming a metal layer of a semiconductor device and apparatus for performing the same

Similar Documents

Publication Publication Date Title
US8030205B2 (en) Method for fabricating semiconductor device with metal line
US6645864B1 (en) Physical vapor deposition of an amorphous silicon liner to eliminate resist poisoning
KR100720485B1 (en) Method of fabricating copper metal line of the semiconductor device
KR100649972B1 (en) Method for manufacturing metal line in semiconductor device
KR100720490B1 (en) Method of fabricating copper metal line of the semiconductor device
EP1429383B1 (en) Method of forming a semiconductor device with silicon-carbon-oxygen dielectric having improved metal barrier adhesion
KR100720486B1 (en) Method of fabricating copper metal line of the semiconductor device
KR100743631B1 (en) Method of manufacturing semiconductor device
KR100907890B1 (en) Manufacturing Method of Semiconductor Device
KR100602130B1 (en) Method for forming copper wiring of semiconductor device using damascene
KR100591162B1 (en) A method for cleaning contact holes of a semiconductor device
KR100545221B1 (en) Method for fabricating the dual damascene interconnection in semiconductor device
KR101180697B1 (en) Method for forming metal line of semiconductor device
KR100621813B1 (en) Method of forming dual damascene pattern in semiconductor device
KR100788380B1 (en) Method for forming semiconductor device
KR100617062B1 (en) Method for Manufacturing Cu Damascene
KR100966385B1 (en) Method for manufacturing semiconductor device
KR100617061B1 (en) Method for Manufacturing Cu Damascene
KR20100076457A (en) Method for forming semiconductor device
KR100707657B1 (en) Method for forming copper metal line in semiconductor device
KR100702768B1 (en) Method of manufacturing a semiconductor device
KR100789612B1 (en) Semiconductor device and the fabricating method thereof
KR100750803B1 (en) Method of forming metal line in semiconductor device
KR100702801B1 (en) Method of fabricating metal lines by dual damascene process
KR20080095654A (en) Method of forming a metal layer in semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20110418

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee