KR100720490B1 - Method of fabricating copper metal line of the semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로서, 하부 구리 배선 상에 식각 방지층, 층간 절연막, PR(photo resist)을 순서대로 도포하고, 비아 패턴을 형성하는 비아 노광 공정과; 상기 비아 패턴 위에 상기 층간 절연막을 폴리머 가스를 이용하는 플라즈마 식각하는 제1 식각 공정과, CxFy 계열 가스를 이용하는 제2 식각 공정으로 구성되는 비아 식각 공정과; 이물질을 제거하는 제1 애싱 공정과; 상기 비아에 PR을 채워넣는 PR 필 공정과; 상기 층간 절연막 상에 트렌치 패턴을 형성하는 트렌치 노광 공정과; 상기 트렌치 패턴 위에 상기 층간 절연막을 식각하는 트렌치 식각 공정과; 이물질을 제거하는 제2 애싱 공정과; 상기 비아와 상기 트렌치 내의 이물질을 제거하는 세정 공정과; 상기 비아와 상기 트렌치에 구리 확산 방지막을 형성하는 BM 도포 공정과; 상기 비아와 상기 트렌치 내에 전기 화학 도금을 하여 구리 배선을 형성하는 ECP 공정을 진행하는 것을 특징으로 하는, 반도체 소자의 구리 배선 형성 방법에 의해서, 이물질의 발생을 억제하여 구리 기포나 패턴 오픈의 발생을 억제한다.The present invention relates to a method for forming a copper wiring of a semiconductor device, comprising: a via exposure step of sequentially applying an etch stop layer, an interlayer insulating film, and a photo resist (PR) on a lower copper wiring, and forming a via pattern; A via etching process comprising a first etching process of plasma etching the interlayer insulating layer using the polymer gas on the via pattern, and a second etching process of using a C x F y- based gas; A first ashing step of removing foreign matters; A PR fill process of filling the via with PR; A trench exposure step of forming a trench pattern on the interlayer insulating film; A trench etching process of etching the interlayer insulating layer on the trench pattern; A second ashing step of removing foreign matters; A cleaning process for removing foreign matter in the via and the trench; A BM coating step of forming a copper diffusion barrier on the via and the trench; ECP process of forming copper wiring by electrochemical plating in the via and the trench is carried out, the copper wiring forming method of a semiconductor device, by suppressing the generation of foreign matter to suppress the generation of copper bubbles or pattern opening. Suppress

구리 배선, 비아, 트렌치 Copper Wiring, Vias, Trench

Description

반도체 소자의 구리 배선 형성 방법 {Method of Fabricating Copper Metal Line of the Semiconductor Device}{Method of Fabricating Copper Metal Line of the Semiconductor Device}

도 1a 내지 도 1l는 종래기술에 의한 반도체 소자의 구리 배선의 형성 방법을 나타낸 단면도이다.1A to 1L are sectional views showing a method for forming a copper wiring of a semiconductor device according to the prior art.

도 2a 내지 도 2k는 본 발명의 일 실시예에 의한 반도체 소자의 구리 배선의 형성 방법을 나타낸 단면도이다.2A to 2K are cross-sectional views illustrating a method of forming copper wirings in a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로서, 좀 더 상세하게는 듀얼 다마신(dual damascene) 공정 중 비아(via)를 먼저 형성하는 비아 퍼스트(via first) 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a copper wiring of a semiconductor device, and more particularly, to a via first process of first forming a via during a dual damascene process.

이하 도 1a 내지 도 1l을 참조하여 종래기술에 의한 반도체 소자의 구리 배선 형성 방법의 문제점을 설명한다.Hereinafter, a problem of a method of forming a copper wiring of a semiconductor device according to the prior art will be described with reference to FIGS. 1A to 1L.

먼저 도 1a는 하부 구리 배선(100) 상에 식각 방지층(110), 층간 절연막(120), PR(photo resist, 130)을 순서대로 도포한 상태를 나타낸다.First, FIG. 1A illustrates a state in which an etch stop layer 110, an interlayer insulating layer 120, and a photo resist (PR) 130 are sequentially coated on the lower copper wiring 100.

그리고, 도 1b는 비아를 형성하기 위해 비아 노광 공정(via photo exposure process; via PEP) 에 의해 비아 패턴을 형성한 상태이며, 도 1c는 비아 식각(via etching) 공정에 의해 층간 절연막(120)을 식각해낸 상태를 나타낸다. 비아 식각 공정에서는 층간 절연막(120)에 대해 고선택적 식각을 하기 위해 탄소가 풍부한 폴리머 가스(C-rich polymer gas)를 이용한 플라즈마 식각을 하는데, 이러한 폴리머 가스는 비아 식각 후 이물질(byproduct)의 발생을 많아지게 한다. 이러한, 비아 식각 공정 후에는 남아 있는 PR을 제거하기 위해 애싱(ashing) 공정을 거치는데, 애싱 공정은 공정을 단순화하고 제품 특성을 유지하기 위해 비교적 낮은 온도에서 진행하게 된다. 따라서, 도 1d에서 처럼 PR이 모두 제거되지 않고, 이물질(140)이 많이 남게 된다.1B illustrates a via pattern formed by a via photo exposure process (via PEP) to form a via, and FIG. 1C illustrates an interlayer insulating layer 120 by a via etching process. Indicates an etched state. In the via etching process, plasma etching using a carbon-rich polymer gas (C-rich polymer gas) is performed in order to perform highly selective etching on the interlayer insulating layer 120. Increase it. After the via etching process, an ashing process is performed to remove the remaining PR. The ashing process is performed at a relatively low temperature to simplify the process and maintain product characteristics. Accordingly, as shown in FIG. 1D, all of the PRs are not removed, and many foreign materials 140 remain.

그 다음, 도 1e에서 처럼 비아에 PR을 채워 넣고, PR 필(PR fill) 공정을 거친다. 도 1f에서는 PR(134)을 전체적으로 도포하고, 도 1g에서는 트렌치 패턴을 형성한 상태를 나타내며, 도 1h에서는 트렌치 식각을 한 상태이다.Next, PR is filled in the via as shown in FIG. 1E, followed by a PR fill process. In FIG. 1F, the PR 134 is applied as a whole, and in FIG. 1G, the trench pattern is formed. In FIG. 1H, the trench is etched.

그 다음 도 1i에서는 식각 방지층(110) 식각 공정을 진행한 상태이다. 여전히 이물질(140)은 제거되지 않고 남아 있기 때문에, 식각 방지층(110)의 식각에도 방해가 되어 도 1j에서는 비아 내에 식각되어야 할 식각 방지층(110)의 일부만이 식각된 상태를 나타낸다. 그 다음 세정(cleaning) 공정을 거친다.Next, in FIG. 1I, the etching prevention layer 110 is etched. Since the foreign matter 140 remains unremoved, it also interferes with the etching of the etch stop layer 110, so that only a part of the etch stop layer 110 to be etched in the via is etched in FIG. 1J. The cleaning process is then followed.

도 1k는 구리 확산 방지막(150)을 전체적으로 도포한 상태를 나타낸다. 그러나, 이물질(140)으로 인해 비아와 트렌치 내부에 도포되지 않는 빈 공간을 생기게 한다. 도 1l에서는 구리 배선의 형성을 위해 비아와 트렌치 내부에 구리로 전기 화학 도금(electrochemical plating)을 한 상태를 나타낸다. 이와 같이, 최종 적으로는 이물질(140)로 인해 구리 기포(Copper void, 162)나 패턴 오픈(pattern open, 164)을 유발하는 문제점이 생긴다.FIG. 1K shows a state where the copper diffusion barrier 150 is applied as a whole. However, the foreign material 140 creates an empty space that is not applied inside the vias and the trenches. In FIG. 1L, electrochemical plating of copper is formed in vias and trenches to form copper interconnects. As such, the foreign matter 140 finally causes a problem of causing copper bubbles (Copper void, 162) or pattern open (pattern open, 164).

이처럼, 종래기술에는 비아 식각 공정에서 이물질을 효과적으로 제거하지 못하여 후속 공정에서 구리 기포나, 패턴 오픈과 같은 치명적인 결함을 유발한다.As such, the prior art fails to effectively remove foreign substances in the via etching process, thereby causing fatal defects such as copper bubbles or pattern opening in subsequent processes.

본 발명의 목적은 반도체 소자의 구리 배선 형성 방법에서 비아 식각 공정에서 생기는 이물질의 발생을 억제하여 후속 공정에서 구리 기포나 패턴 오픈의 발생을 억제하는 구리 배선 형성 방법을 제공하는데 있다.An object of the present invention is to provide a method for forming a copper wiring to suppress the generation of foreign matter generated in the via etching process in the copper wiring forming method of the semiconductor device to suppress the generation of copper bubbles or pattern opening in the subsequent process.

이러한 기술적 과제를 해결하기 위하여, 본 발명은 하부 구리 배선 상에 식각 방지층, 층간 절연막, PR을 순서대로 도포하고, 비아 패턴을 형성하는 비아 노광(via photo exposure process; via PEP) 공정과; 상기 비아 패턴 위에 상기 층간 절연막을 폴리머 가스(polymer gas)를 이용하는 플라즈마 식각하는 제1 식각 공정과 CxFy 계열 가스를 이용하는 제2 식각 공정으로 구성되는 비아 식각 공정과; 이물질을 제거하는 제1 애싱 공정과; 상기 비아에 PR을 채워넣는 PR 필 공정과; 상기 층간 절연막 상에 트렌치 패턴을 형성하는 트렌치 노광(trench photo exposure process; trench PEP) 공정과; 상기 트렌치 패턴 위에 상기 층간 절연막을 식각하는 트렌치 식각(trench etching) 공정과; 이물질을 제거하는 제2 애싱 공정과; 상기 비아와 상기 트렌치 내의 이물질을 제거하는 세정 공정과; 상기 비아와 상기 트 렌치에 구리 확산 방지막을 형성하는 BM 도포(barrier metal deposition) 공정과; 상기 비아와 상기 트렌치 내에 전기 화학 도금을 하여 구리 배선을 형성하는 ECP 공정을 진행하는 것을 특징으로 하는, 반도체 소자의 구리 배선 형성 방법을 제공한다. 여기서, 상기 제1 식각 공정은 식각 타겟(etching target)의 70%를 식각하는 것이 바람직하고, 상기 제2 식각 공정은 식각 타겟의 나머지 모두를 식각하는 것이 바람직하다. 한편, 상기 폴리머 가스는 CF4 가스인 것이 바람직하다. 또한, 상기 CxFy 계열 가스는 C4F8 가스 또는 C5F8 가스인 것이 바람직하다.In order to solve this technical problem, the present invention comprises a via photo exposure process (via PEP) process of applying an etch stop layer, an interlayer insulating film, PR in order on the lower copper wiring to form a via pattern; A via etching process including a first etching process of plasma etching the interlayer insulating layer on the via pattern using a polymer gas and a second etching process using a C x F y- based gas; A first ashing step of removing foreign matters; A PR fill process of filling the via with PR; A trench photo exposure process (Trench PEP) process for forming a trench pattern on the interlayer insulating film; A trench etching process of etching the interlayer insulating layer on the trench pattern; A second ashing step of removing foreign matters; A cleaning process for removing foreign matter in the via and the trench; A barrier metal deposition (BM) process of forming a copper diffusion barrier on the via and the wrench; An ECP process of forming a copper wiring by electrochemical plating in the via and the trench is provided. The first etching process may etch 70% of an etching target, and the second etching process may etch all remaining portions of the etching target. On the other hand, the polymer gas is preferably CF 4 gas. In addition, the C x F y Series gas is C 4 F 8 gas or C 5 F 8 It is preferable that it is a gas.

이하, 도 2a 내지 도 2k를 참조하여 본 발명의 일 실시예에 의한 반도체 소자의 구리 배선의 형성 방법을 설명한다.Hereinafter, a method of forming a copper wiring of a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 2A to 2K.

우선, 도 2a는 기판(200) 상에 식각 방지층(210), 층간 절연막(220), PR(230)을 순서대로 도포한 상태를 나타낸다. 그리고, 도 2b는 비아를 형성하기 위해 비아 노광 공정에 의해 비아 패턴을 형성한 상태이다. 그리고, 도 2c는 비아 패턴 위에 층간 절연막(220)을 식각하여 비아를 형성한 상태이다. 여기서 비아 식각 공정은 종래기술과 달리, 폴리머 가스를 이용하여 플라즈마 식각하는 제1 식각 공정과, 상기 식각 방지층(210)에 대해 고선택비를 갖는 CxFy 계열 가스를 이용하여 플라즈마 식각하는 제2 식각 공정으로 나누어 식각한다. 이러한 폴리머 가스는 CF4 가스를 이용할 수 있으며, CxFy 계열 가스는 탄소가 풍부한 C4F8 가스 또는 C5F8 가스를 이용할 수 있다. 이와 같이 비아 식각 공정에서는 폴리머 가스를 사용하게 되 는데, 본 발명에서는 비아 식각 공정을 2개의 공정으로 나누어 진행함으로써 폴리머 가스의 발생을 최대한 억제하여 후속 애싱 공정에서도 제거되지 않는 이물질의 발생을 방지한다. 그리고, 제1 식각 공정에서는 식각 타겟인 층간 절연막(220) 두께의 70%만을 식각하고, 제2 식각 공정에서 식각 타겟인 층간 절연막(220)의 나머지 모두를 식각하는 것으로 한다.First, FIG. 2A illustrates a state in which the etch stop layer 210, the interlayer insulating layer 220, and the PR 230 are sequentially applied onto the substrate 200. 2B shows a via pattern formed by a via exposure process to form a via. In FIG. 2C, vias are formed by etching the interlayer insulating layer 220 on the via patterns. Here, the via etching process, unlike the prior art, C x F y having a high selectivity to the first etching process for plasma etching using a polymer gas and the etch stop layer 210. The etching is performed by dividing into a second etching process of plasma etching using a series gas. Such polymer gas may utilize CF 4 gas, and C x F y Series gas is carbon-rich C 4 F 8 gas or C 5 F 8 Gas can be used. As described above, a polymer gas is used in the via etching process. In the present invention, the via etching process is divided into two processes to suppress the generation of the polymer gas as much as possible, thereby preventing the generation of foreign substances that are not removed even in the subsequent ashing process. In the first etching process, only 70% of the thickness of the interlayer insulating film 220, which is an etch target, is etched, and in the second etching process, all remaining portions of the interlayer insulating film 220, which is an etch target, are etched.

도 2d에서는 종래와 같이 비아에 PR을 채워넣고, PR 필 공정을 거친다. 그리고, 도 2e에서는 PR(234)을 전체적으로 도포하고, 도 2f에서는 트렌치 패턴을 형성하고 있으며, 도 2g에서는 트렌치 패턴 위에 트렌치 식각을 하여 트렌치를 형성한 상태를 나타낸다. 도 2d에서 도 2g까지의 일련의 과정을 PR 리세스 공정이라고 하며, 이는 비아에 PR을 채우고, 다시 전체를 PR로 도포한 후, 트렌치 노광 공정을 거쳐 트렌치 패턴을 형성하고, 트렌치 식각 공정에 의해 트렌치를 형성하는 일련의 과정이다. 이로써, 트렌치 식각 공정에서 식각 방지층(110)이 깨지지 않도록 하고, 트렌치 PEP 공정에서도 비아로 인해서 PR 코팅(PR coating)이 균일하게 되지 않아 불량이 유발되는 것을 방지한다.In FIG. 2D, the via is filled with PR, and the PR fill process is performed. In FIG. 2E, the PR 234 is entirely coated, and in FIG. 2F, a trench pattern is formed. In FIG. 2G, a trench is formed by trench etching on the trench pattern. A series of processes from FIG. 2D to FIG. 2G are referred to as PR recess processes, which fill the vias, apply the entirety with PR again, form a trench pattern through a trench exposure process, and then form a trench etching process. It is a series of processes to form trenches. As a result, the etch stop layer 110 may not be broken in the trench etching process, and even in the trench PEP process, the PR coating may not be uniform due to the vias, thereby preventing defects from occurring.

도 2h에서는 애싱 공정에 의해 PR(234)을 제거한 상태이며, 도 2i에서는 식각 방지층 식각 공정에 의해 비아 내부의 식각 방지층(210)을 제거한 상태를 나타낸다.In FIG. 2H, the PR 234 is removed by the ashing process. In FIG. 2I, the etch stop layer 210 inside the via is removed by the etching prevention layer etching process.

도 2j에서는 구리 확산 방지막(240)을 전체적으로 도포한 상태를 나타낸다. 마지막으로 도 2k에서는 전기 화학 도금에 의해서 비아와 트렌치 내부에 구리 배선을 형성한 상태를 나타낸다. 종래기술과 달리, 비아 식각 공정에서 이물질의 발생 이 방지되므로, 구리 기포나, 패턴 오픈은 유발되지 않는다.2J illustrates a state in which the copper diffusion barrier 240 is entirely coated. Finally, in FIG. 2K, a copper wiring is formed in the via and the trench by electrochemical plating. Unlike the prior art, since foreign matters are prevented in the via etching process, copper bubbles or pattern openings are not induced.

지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.Although a preferred embodiment of the present invention has been described so far, those skilled in the art will be able to implement in a modified form without departing from the essential characteristics of the present invention. Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation. Should be interpreted as being included in.

본 발명에 따르면, 반도체 소자의 구리 배선 형성 방법에서, 폴리머 가스를 이용하여 플라즈마 식각하는 제1 식각 공정과, CxFy 계열 가스를 이용하여 플라즈마 식각하는 제2 식각 공정으로 구성하여, 비아와 트렌치 내부에 이물질의 발생을 억제하고, 후속 공정에서 구리 기포나 패턴 오픈의 발생을 억제하는 효과가 있다.According to the present invention, in the method for forming a copper wiring of a semiconductor device, the first etching step of plasma etching using a polymer gas, and C x F y In the second etching process of plasma etching using a series gas, it is possible to suppress the generation of foreign matters in the vias and the trenches, and to suppress the generation of copper bubbles or pattern openings in a subsequent process.

Claims (5)

반도체 소자의 구리 배선 형성 방법으로서,As a copper wiring formation method of a semiconductor element, 하부 구리 배선 상에 식각 방지층, 층간 절연막, PR을 순서대로 도포하고, 비아 패턴을 형성하는 비아 노광 공정과;A via exposure step of sequentially applying an etch stop layer, an interlayer insulating film, and a PR on the lower copper wirings to form a via pattern; 상기 비아 패턴 위에 상기 층간 절연막의 약 70%를 폴리머 가스를 이용하여 플라즈마 식각하는 제1 식각 공정과, CxFy 계열 가스를 이용하여 나머지를 식각하는 제2 식각 공정으로 구성되는 비아 식각 공정과;A via etching process including a first etching process of plasma etching about 70% of the interlayer insulating layer on the via pattern using a polymer gas, and a second etching process of etching the remainder using a C x F y- based gas; ; 이물질을 제거하는 제1 애싱 공정과;A first ashing step of removing foreign matters; 상기 비아에 PR을 채워넣는 PR 필 공정과;A PR fill process of filling the via with PR; 상기 층간 절연막 상에 트렌치 패턴을 형성하는 트렌치 노광 공정과;A trench exposure step of forming a trench pattern on the interlayer insulating film; 상기 트렌치 패턴 위에 상기 층간 절연막을 식각하는 트렌치 식각 공정과;A trench etching process of etching the interlayer insulating layer on the trench pattern; 이물질을 제거하는 제2 애싱 공정과;A second ashing step of removing foreign matters; 상기 비아와 상기 트렌치 내의 이물질을 제거하는 세정 공정과;A cleaning process for removing foreign matter in the via and the trench; 상기 비아와 상기 트렌치에 구리 확산 방지막을 형성하는 BM 도포 공정과;A BM coating step of forming a copper diffusion barrier on the via and the trench; 상기 비아와 상기 트렌치 내에 전기 화학 도금을 하여 구리 배선을 형성하는 ECP 공정을 진행하는 것을 특징으로 하는, 반도체 소자의 구리 배선 형성 방법.And conducting an ECP process of forming copper wirings by electrochemical plating in the vias and the trenches. 삭제delete 삭제delete 제 1 항에서,In claim 1, 상기 폴리머 가스는 CF4 가스인 것을 특징으로 하는, 반도체 소자의 구리 배선 형성 방법.The polymer gas is a CF 4 gas, characterized in that the copper wiring formation method of a semiconductor device. 제 1 항에서,In claim 1, 상기 CxFy 계열 가스는 C4F8 가스 또는 C5F8 가스인 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.C x F y Series gas is C 4 F 8 gas or C 5 F 8 It is a gas, The copper wiring formation method of the semiconductor element characterized by the above-mentioned.
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* Cited by examiner, † Cited by third party
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KR20030020301A (en) * 2000-06-30 2003-03-08 램 리서치 코포레이션 Method for etching dual damascene structures in organosilicate glass
KR20050045375A (en) * 2003-11-11 2005-05-17 매그나칩 반도체 유한회사 Method of forming a dual damascene pattern

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