KR100545221B1 - Method for fabricating the dual damascene interconnection in semiconductor device - Google Patents

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Abstract

본 발명의 반도체 소자의 듀얼 다마신 배선 형성 방법은, 배선하고자 하는 하부 금속막 위에 식각 정지막 및 금속간 절연막을 순차적으로 형성하는 단계와, 금속간 절연막을 관통하여 식각 정지막의 일부 표면을 노출시키는 비아홀을 형성하는 단계와, 비아홀 내부를 채우도록 전면에 희생막을 형성하는 단계와, 희생막을 리세스시키는 단계와, 금속간 절연막 및 희생막 상부에 반사 방지 코팅막을 형성하는 단계와, 반사 방지 코팅막 위의 트랜치 형성용 마스크막 패턴을 이용한 건식 식각 공정으로 금속간 절연막의 상부에 비아홀보다 상대적으로 큰 폭의 트랜치를 형성하는 단계와, 트랜치 형성을 위한 건식 식각 공정에 인-시츄로 애싱 공정을 수행하여 식각 정지막이 노출되도록 비아홀 내의 희생막을 제거하는 단계와, 식각 정지막을 제거하여 하부 금속막을 노출시키는 단계와, 그리고 트랜치 및 비아홀내에 장벽 금속막 및 상부 금속막을 순차적으로 형성하는 단계를 포함한다.The dual damascene wiring forming method of the semiconductor device of the present invention comprises the steps of sequentially forming an etch stop film and an intermetallic insulating film on the lower metal film to be wired, and through the intermetallic insulating film to expose a portion of the surface of the etch stop film Forming a via hole, forming a sacrificial film on the entire surface to fill the inside of the via hole, recessing the sacrificial film, forming an anti-reflective coating film on the intermetallic insulating film and the sacrificial film, on the anti-reflective coating film Forming a trench having a width larger than that of the via hole in the dry etching process using the trench forming mask layer pattern, and performing an in-situ ashing process in the dry etching process for forming the trench. Removing the sacrificial layer in the via hole so that the etch stop layer is exposed; Exposing a metal film and sequentially forming a barrier metal film and an upper metal film in trenches and via holes.

듀얼 다마신, 구리 배선, 노블락, 플라즈마 건식 식각Dual damascene, copper wiring, noblock, plasma dry etching

Description

반도체 소자의 듀얼 다마신 배선 형성 방법{Method for fabricating the dual damascene interconnection in semiconductor device}Method for fabricating the dual damascene interconnection in semiconductor device

도 1 내지 도 4는 본 발명에 따른 반도체 소자의 듀얼 다마신 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 4 are cross-sectional views illustrating a method for forming dual damascene wiring of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 배선 형성 방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 듀얼 다마신 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a wiring of a semiconductor device, and more particularly, to a method of forming a dual damascene wiring of a semiconductor device.

최근 전기적 특성이 알루미늄(Al)이나 텅스텐(W)보다 좋은 구리(Cu) 배선이 도입되면서, 구리에 대한 건식 식각의 어려움을 극복하기 위한 듀얼 다마신(dual damascene) 공정이 널리 사용되고 있다. 이 듀얼 다마신 공정에 따르면, 비아홀 및 트랜치를 먼저 형성한 후 비아홀 및 트랜치 내부를 구리막으로 채운 뒤에 평탄화 공정을 수행한다.Recently, as copper (Cu) wiring having better electrical characteristics than aluminum (Al) or tungsten (W) has been introduced, a dual damascene process for overcoming the difficulty of dry etching of copper has been widely used. According to the dual damascene process, via holes and trenches are first formed, and then the via holes and trenches are filled with a copper film, and then the planarization process is performed.

보다 구체적으로 설명하면, 하부 금속막 위에 식각 정지막 및 금속간 절연막을 순차적으로 형성하고, 비아홀 형성용 마스크막 패턴을 이용하여 비아홀을 형성한다. 다음에 이 비아홀 내부를 희생막인 노블락(Novolac)으로 완전히 채운 뒤 일 정 깊이만큼 리세스(recess)시킨다. 다음에 전면에 반사 방지 코팅(BARC)막을 형성하고, 트랜치 형성용 마스크막 패턴을 이용하여 비아홀을 완전히 노출시키는 트랜치를 형성한다. 즉 금속간 절연막의 하부에는 비아홀이 배치되고 상부에는 트랜치가 배치된다. 다음에 트랜치 형성용 마스크막 패턴을 제거하는 애싱 공정을 수행하여 비아홀 내에 남아있는 노블락을 완전히 제거한다. 그리고 비아홀에 의해 노출되는 식각 정지막을 제거하여 하부 금속막을 노출시킨 후에, 장벽 금속막 및 상부 금속막을 순차적으로 형성한다.In more detail, the etch stop film and the intermetallic insulating film are sequentially formed on the lower metal film, and the via hole is formed using the via hole forming mask film pattern. The via hole is then completely filled with Novolac, a sacrificial layer, and recessed to a certain depth. Next, an anti-reflective coating (BARC) film is formed on the entire surface, and a trench is formed to completely expose the via hole by using a trench forming mask film pattern. That is, a via hole is disposed under the intermetallic insulating layer and a trench is disposed above the intermetallic insulating layer. Next, an ashing process of removing the trench forming mask layer pattern is performed to completely remove the noblock remaining in the via hole. After removing the etch stop film exposed by the via hole to expose the lower metal film, the barrier metal film and the upper metal film are sequentially formed.

그런데 이와 같은 종래의 듀얼 다마신 배선 형성 방법에 있어서, 트랜치 형성용 마스크막 패턴을 제거하기 위한 애싱 공정시에 노블락이 제거되기는 하지만, 완전히 제거하지 않고 콘(cone) 형태로 남는 부분이 생긴다. 이와 같이 노블락이 완전히 제거되지 않으면, 후속의 식각 방지막을 식각하는데 방해가 되며, 컨택 저항으로 작용하여 소자의 특성을 열화시키는 원인이 된다.By the way, in the conventional dual damascene wiring formation method, the noblock is removed during the ashing process for removing the trench formation mask film pattern, but a portion that remains in the form of a cone is not completely removed. If the noblock is not completely removed in this way, it may interfere with etching the subsequent etch stop layer, and may act as a contact resistance, causing deterioration of device characteristics.

본 발명이 이루고자 하는 기술적 과제는, 비아홀 내부에 남아있는 희생막이 완전히 제거되도록 할 수 있는 반도체 소자의 듀얼 다마신 배선 형성 방법을 제공하는 것이다.An object of the present invention is to provide a method for forming dual damascene wiring of a semiconductor device capable of completely removing a sacrificial film remaining in a via hole.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 듀얼 다마신 배선 형성 방법은, 배선하고자 하는 하부 금속막 위에 식각 정지막 및 금속간 절연막을 순차적으로 형성하는 단계; 상기 금속간 절연막을 관통하여 상기 식각 정지막의 일부 표면을 노출시키는 비아홀을 형성하는 단계; 상기 비아홀 내부를 채우도록 전면에 희생막을 형성하는 단계; 상기 희생막을 리세스시키는 단계; 상기 금속간 절연막 및 희생막 상부에 반사 방지 코팅막을 형성하는 단계; 상기 반사 방지 코팅막 위의 트랜치 형성용 마스크막 패턴을 이용한 건식 식각 공정으로 상기 금속간 절연막의 상부에 상기 비아홀보다 상대적으로 큰 폭의 트랜치를 형성하는 단계; 상기 트랜치 형성을 위한 건식 식각 공정에 인-시츄로 애싱 공정을 수행하여 상기 식각 정지막이 노출되도록 상기 비아홀 내의 희생막을 제거하는 단계; 상기 식각 정지막을 제거하여 상기 하부 금속막을 노출시키는 단계; 및 상기 트랜치 및 비아홀내에 장벽 금속막 및 상부 금속막을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, the method for forming a dual damascene wiring of a semiconductor device according to the present invention comprises the steps of sequentially forming an etch stop film and an intermetallic insulating film on the lower metal film to be wired; Forming a via hole through the intermetallic insulating layer to expose a portion of the etch stop layer; Forming a sacrificial layer on the front surface to fill the via hole; Recessing the sacrificial layer; Forming an anti-reflective coating film on the intermetallic insulating film and the sacrificial film; Forming a trench having a width larger than that of the via hole on the intermetallic insulating layer by a dry etching process using a trench forming mask layer pattern on the antireflective coating layer; Removing the sacrificial layer in the via hole to expose the etch stop layer by performing an ashing process in-situ to the dry etching process for forming the trench; Removing the etch stop layer to expose the lower metal layer; And sequentially forming a barrier metal film and an upper metal film in the trench and the via hole.

상기 희생막은 노블락으로 형성하는 것이 바람직하다. 이 경우 상기 노블락을 제거하기 위한 애싱 공정은, 소스 파워는 700-1000W, 바이어스 파워는 300-5000W, 압력은 20-100mTorr, 그리고 볼륨은 30-45liter인 조건의 듀얼 플라즈마 소스의 식각 장비에서 수행하는 것이 바람직하다. 상기 노블락을 제거하는 공정은 10-50sccm의 산소(O2) 가스 및 100-400sccm의 Ar 가스를 사용하여 수행하는 것이 바람직하다.The sacrificial layer is preferably formed of a noblock. In this case, the ashing process for removing the noblock is performed in an etching apparatus of a dual plasma source having a source power of 700-1000 W, a bias power of 300-5000 W, a pressure of 20-100 mTorr, and a volume of 30-45 liter. It is preferable. The process for removing the noblock is preferably performed using 10-50 sccm of oxygen (O 2 ) gas and 100-400 sccm of Ar gas.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되 어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 1 내지 도 4는 본 발명에 따른 반도체 소자의 듀얼 다마신 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 4 are cross-sectional views illustrating a method for forming dual damascene wiring of a semiconductor device according to the present invention.

먼저 도 1을 참조하면, 절연막(100)과 이 절연막(100) 내에 배치된 하부 금속막(110a, 110b) 위에 대략 500-900Å 두께의 식각 정지막(120) 및 대략 7000-10000Å 두께의 금속간 절연막(130)을 순차적으로 형성한다. 도면에 나타내지는 않았지만, 하부 금속막(110a, 110b)은 하부의 다른 금속막에 연결될 수도 있고, 또는 반도체 기판의 불순물 영역에 직접 연결될 수도 있다. 하부 금속막(110a, 110b)은 구리(Cu)막이며, 비록 도면상에는 두 개만이 도시되어 있지만 이는 일 예로서 더 많을 수도 있고 반대로 하나만 있을 수도 있다. 상기 식각 정지막(120)은 실리콘 질화막으로 형성한다. 상기 금속간 절연막(130)은, 도면에 나타내지는 않았지만, P-SiH4막의 제1 캡핑막, FSG(Fluoro-Silicate Glass)막의 저유전 절연막, 질화막의 식각 정지막, FSG막의 저유전 절연막 및 P-SiH4막의 제2 캡핑막이 순차적으로 적층되는 구조로 이루어진다. 제1 캡핑막(미도시) 및 제2 캡핑막(미도시)은 P-SiH4막으로 형성한다. 다음에 금속간 절연막(130) 위에 비아홀 형성용 마스크막 패턴(140)을, 예컨대 포토레지스트막 패턴으로 형성한다.First, referring to FIG. 1, between the insulating film 100 and the lower metal films 110a and 110b disposed in the insulating film 100, an etch stop film 120 having a thickness of about 500-900 μs and a metal having a thickness of about 7000-10000 μs are present. The insulating film 130 is formed sequentially. Although not shown in the drawings, the lower metal films 110a and 110b may be connected to another metal film at the bottom, or may be directly connected to an impurity region of the semiconductor substrate. The lower metal layers 110a and 110b are copper (Cu) films, although only two are shown in the drawings, which may be more or only one as an example. The etch stop layer 120 is formed of a silicon nitride layer. Although not shown in the drawing, the intermetallic insulating film 130 may include a first capping film of a P-SiH 4 film, a low dielectric film of a FSG (Fluoro-Silicate Glass) film, an etch stop film of a nitride film, a low dielectric film of a FSG film, and a P A second capping film of the -SiH 4 film is sequentially laminated. The first capping film (not shown) and the second capping film (not shown) are formed of a P-SiH 4 film. Next, a via hole forming mask film pattern 140 is formed on the intermetallic insulating film 130, for example, as a photoresist film pattern.

다음에 도 2를 참조하면, 상기 마스크막 패턴(140)을 식각 마스크로 한 식각 공정으로 금속간 절연막(130)을 관통하여 식각 정지막(120)의 일부 표면을 노출시키는 비아홀(150a, 150b)을 형성한다. 다음에 비아홀(150a, 150b) 내부가 채워지도 록 전면에 희생막(160a, 160b)을, 예컨대 노블락으로 형성하고, 이어서 희생막(160a, 160b)에 대한 리세스(recess) 공정을 수행한다. 다음에 금속간 절연막(130) 및 희생막(160a, 160b) 위에 반사 방지 코팅(BARC; Bottom Anti-Reflective Coating)막(170)을 형성한다. 다음에 반사 방지 코팅막(170) 위에 트랜치 형성용 마스크막 패턴(180)을 형성한다. 트랜치 형성용 마스크막 패턴(180)은 포토레지스트막 패턴으로 형성한다.Next, referring to FIG. 2, via holes 150a and 150b exposing the surface of the etch stop layer 120 through the intermetallic insulating layer 130 in an etching process using the mask layer pattern 140 as an etching mask. To form. Next, the sacrificial layers 160a and 160b are formed on the entire surface of the via holes 150a and 150b so that the insides of the via holes 150a and 150b are filled, for example, with no blocks, and then a recess process is performed on the sacrificial layers 160a and 160b. Next, a bottom anti-reflective coating (BARC) film 170 is formed on the intermetallic insulating film 130 and the sacrificial films 160a and 160b. Next, a trench forming mask film pattern 180 is formed on the antireflective coating film 170. The trench formation mask film pattern 180 is formed as a photoresist film pattern.

다음에 도 3을 참조하면, 트랜치 형성용 마스크막 패턴(도 2의 180)을 식각 마스크로 한 식각 공정으로 반사 방지 코팅막(170), 금속간 절연막(130) 및 희생막(160a, 160b)을 제거하여 트랜치(190a, 190b)를 형성한다. 상기 트랜치(190a, 190b) 형성을 위한 식각 공정은 듀얼 플라즈마 소스의 식각 장비를 이용하여 수행한다. 트랜치(190a, 190b)를 형성한 후에는, 도면에서 화살표로 나타낸 바와 같이, 비아홀(150a, 150b) 내의 희생막(160a, 160b)을 제거하기 위한 애싱 공정을 수행한다. 이 애싱 공정은 트랜치(190a, 190b) 형성을 위한 식각 공정이 수행된 듀얼 플라즈마 소스의 식각 장비에서 인-시츄(in-situ)로 수행한다. 즉 소스 파워는 대략 700-1000W, 바이어스 파워는 대략 300-5000W, 압력은 대략 20-100mTorr, 그리고 볼륨은 대략 30-45liter인 조건의 상기 듀얼 플라즈마 소스의 식각 장비에서 수행한다. 이때 사용되는 가스는 대략 10-50sccm의 산소(O2) 가스 및 대략 100-400sccm의 Ar 가스이다.Next, referring to FIG. 3, the antireflective coating film 170, the intermetallic insulating film 130, and the sacrificial films 160a and 160b may be formed by an etching process using the trench forming mask film pattern (180 of FIG. 2) as an etching mask. To form trenches 190a and 190b. An etching process for forming the trenches 190a and 190b is performed using etching equipment of a dual plasma source. After the trenches 190a and 190b are formed, an ashing process is performed to remove the sacrificial layers 160a and 160b in the via holes 150a and 150b, as indicated by the arrows in the figure. The ashing process is performed in-situ in the etching equipment of the dual plasma source in which the etching processes for forming the trenches 190a and 190b are performed. In other words, the source power is about 700-1000W, the bias power is about 300-5000W, the pressure is about 20-100mTorr, and the volume is performed in the etching equipment of the dual plasma source under the condition of about 30-45liter. Gases used here are approximately 10-50 sccm of oxygen (O 2 ) gas and approximately 100-400 sccm of Ar gas.

다음에 도 4를 참조하면, 희생막(도 3의 160a, 160b)이 제거됨에 따라 노출 된 식각 정지막(120)을 제거하여 하부 금속막(110a, 110b)의 일부 표면을 노출시킨다. 다음에 비아홀(150a, 150b) 및 트랜치(190a, 190b)의 내벽에 장벽 금속층(200a, 200b)을 Ti/TiN막으로 형성하고, 이어서 비아홀(150a, 150b) 및 트랜치(190a, 190b) 내부가 채워지도록 장벽 금속층(200a, 200b) 위에 상부 금속막(210a, 210b)을 구리(Cu)막으로 형성한다. 다음에 통상의 화학적 기계적 평탄화 공정을 수행하여 듀얼 다마신 배선을 완성한다.Next, referring to FIG. 4, as the sacrificial layers 160a and 160b of FIG. 3 are removed, the exposed etch stop layer 120 is removed to expose some surfaces of the lower metal layers 110a and 110b. Next, barrier metal layers 200a and 200b are formed on the inner walls of the via holes 150a and 150b and the trenches 190a and 190b, and then the via holes 150a and 150b and the trenches 190a and 190b are formed. The upper metal films 210a and 210b are formed of a copper (Cu) film on the barrier metal layers 200a and 200b to be filled. A conventional chemical mechanical planarization process is then performed to complete the dual damascene wiring.

이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 듀얼 다마신 배선 형성 방법에 의하면, 트랜치를 형성한 후에 비아홀 내부에 남는 희생막을 트랜치 형성을 위한 식각시 사용된 듀얼 플라즈마 소스의 식각 장비에서 인-시츄로 수행하는 애싱 공정으로 제거함으로써, 희생막을 완전히 제거할 수 있으며, 이에 따라 남은 희생막으로 인하여 소자의 특성이 열화되거나 소자의 신뢰성이 저하되는 현상을 억제할 수 있다는 이점이 제공된다.As described above, according to the dual damascene wiring forming method of the semiconductor device according to the present invention, after forming the trench, the sacrificial film remaining inside the via hole is formed in the etching equipment of the dual plasma source used during the etching for forming the trench. By removing by the ashing process performed in situ, the sacrificial film can be completely removed, thereby providing the advantage that the characteristics of the device deteriorated or the reliability of the device can be suppressed due to the remaining sacrificial film.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (4)

배선하고자 하는 하부 금속막 위에 식각 정지막 및 금속간 절연막을 순차적으로 형성하는 단계;Sequentially forming an etch stop film and an intermetallic insulating film on the lower metal film to be wired; 상기 금속간 절연막을 관통하여 상기 식각 정지막의 일부 표면을 노출시키는 비아홀을 형성하는 단계;Forming a via hole through the intermetallic insulating layer to expose a portion of the etch stop layer; 상기 비아홀 내부가 채워지도록 전면에 희생막을 형성하는 단계;Forming a sacrificial layer on a front surface of the via hole to fill the via hole; 상기 희생막을 리세스시키는 단계;Recessing the sacrificial layer; 상기 금속간 절연막 및 희생막 상부에 반사 방지 코팅막을 형성하는 단계;Forming an anti-reflective coating film on the intermetallic insulating film and the sacrificial film; 상기 반사 방지 코팅막 위의 트랜치 형성용 마스크막 패턴을 이용한 건식 식각 공정으로 상기 금속간 절연막의 상부에 상기 비아홀보다 상대적으로 큰 폭의 트랜치를 형성하는 단계;Forming a trench having a width larger than that of the via hole on the intermetallic insulating layer by a dry etching process using a trench forming mask layer pattern on the antireflective coating layer; 상기 트랜치 형성을 위한 건식 식각 공정에 인-시츄로 애싱 공정을 수행하여 상기 식각 정지막이 노출되도록 상기 비아홀 내의 희생막을 제거하는 단계;Removing the sacrificial layer in the via hole so that the etch stop layer is exposed by performing an ashing process in-situ to the dry etching process for forming the trench; 상기 식각 정지막을 제거하여 상기 하부 금속막을 노출시키는 단계; 및Removing the etch stop layer to expose the lower metal layer; And 상기 트랜치 및 비아홀내에 장벽 금속막 및 상부 금속막을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.And sequentially forming a barrier metal film and an upper metal film in the trench and via hole. 제 1항에 있어서,The method of claim 1, 상기 희생막은 노블락으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.And the sacrificial layer is formed of a no-block. 제 2항에 있어서,The method of claim 2, 상기 노블락을 제거하기 위한 애싱 공정은, 소스 파워는 700-1000W, 바이어스 파워는 300-5000W, 압력은 20-100mTorr, 그리고 볼륨은 30-45liter인 조건의 듀얼 플라즈마 소스의 식각 장비에서 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.The ashing process for removing the noblock is performed in an etching apparatus of a dual plasma source having a source power of 700-1000 W, a bias power of 300-5000 W, a pressure of 20-100 mTorr, and a volume of 30-45 liter. A dual damascene wiring forming method of a semiconductor device. 제 3항에 있어서,The method of claim 3, wherein 상기 노블락을 제거하는 공정은 10-50sccm의 산소(O2) 가스 및 100-400sccm의 Ar 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.The method of removing the noblock is performed by using 10-50 sccm of oxygen (O 2 ) gas and 100-400sccm of Ar gas.
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