KR100720253B1 - 반도체 메모리 소자의 ｍｏｓ 차지 펌프 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 MOS 차지 펌프회로에 관한 것으로, 펌핑 클럭신호를 발생하여 고전압 차지 펌프의 출력전압을 증가시켜 저전압으로 동작할 수 있는 MOS 차지 펌프회로를 제공하는 것을 목적으로 한다. 이러한 목적을 달성하기 위해, 본 발명에 따른 반도체 메모리 소자의 MOS 차지 펌프회로는 서로 반대 위상을 갖는 클럭신호들을 입력받아, 커패시터를 통해서 챠지 펌핑을 수행하여 제1 펌핑 클럭신호를 발생하는 제1 펌핑 클럭신호 발생부와, 상기 서로 반대 위상을 갖는 클럭신호들 중 하나를 입력받아, 크로스 커플된 트랜지스터와 상기 트랜지스터에 접속된 커패시터를 통해서 차지 펌핑을 수행하여 제2 펌핑 클럭신호를 발생하는 제2 펌핑 클럭신호 발생부와, 상기 서로 반대 위상을 갖는 클럭신호들과 상기 제1 및 제2 펌핑 클럭신호를 입력받아, 차지 펌핑을 수행하여 출력전압을 증가시키는 고전압 차지 펌프를 구비하는 것을 특징으로 한다.

Description

반도체 메모리 소자의 ＭＯＳ 차지 펌프{MOS CHARGE PUMP CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 반도체 메모리 소자의 MOS 차지 펌프회로를 나타낸 회로도,
도 2는 본 발명의 바람직한 제1 실시예에 따른 반도체 메모리 소자의 MOS 차지 펌프회로를 나타낸 회로도,
도 3은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 소자의 MOS 차지 펌프회로를 나타낸 회로도.
< 도면의 주요부분에 대한 부호의 설명 >
100, 200, 300 : MOS 차지 펌프회로
110, 230, 330 : 고전압 차지 펌프
210, 310 : 제1 펌핑 클럭신호 발생부
220, 320 : 제2 펌핑 클럭신호 발생부
본 발명은 반도체 메모리 소자의 MOS 차지 펌프회로에 관한 것으로, 특히, 펌핑 클럭신호를 발생하여 고전압 차지 펌프의 출력전압을 증가시켜 저전압으로 동 작하도록 구성된 반도체 메모리 소자의 MOS 차지 펌프회로에 관한 것이다.
일반적으로, 전원전압(VDD)보다 높은 고전압 펄스는 트랜지스터의 문턱전압 손실을 보충할 수 있어 DRAM 회로에 널리 이용되고 있다. 특히, 고전압 펄스를 발생하는 고전압(Vpp) 발생회로의 기본이 되는 대표적인 것으로서는 MOS 차지 펌프회로가 있다.
이하, 종래의 반도체 메모리 소자의 MOS 차지 펌프회로에 대해서 설명한다.
도 1은 종래의 반도체 메모리 소자의 MOS 차지 펌프회로를 나타낸다.
도 1에 나타낸 MOS 차지 펌프회로(100)는 클럭신호(CLK1)를 입력받아, 크로스 커플된 트랜지스터(MN5, MN6)와 트랜지스터(MN5, MN6)에 접속된 커패시터(C5, C6)를 통해서 챠지 펌핑을 수행하여 펌핑 클럭신호(CLK1H)를 발생하는 펌핑 클럭신호 발생부(110)와, 서로 반대 위상을 갖는 클럭신호(CLK0, CLK1)를 입력받아 차지 펌핑을 수행하여 출력전압을 증가시키는 고저압(Vpp) 차지 펌프(120)를 구비한다.
도 1에서, 고전압(Vpp) 차지 펌프(120)는 서로 반대 위상을 갖는 클럭신호(CLK0, CLK1)에 따라 다이오드 접속의 NMOS 트랜지스터(MD1, MD2, MD3, MD4, MD5)를 통해 순차적으로 차지 펌핑을 수행하도록 구성된다.
즉, 상술한 고전압(Vpp) 차지 펌프(120)는 다이오드 접속되어 차지 펌핑을 수행하는 복수의 NMOS 트랜지스터(MD1, MD2, MD3, MD4, MD5)와, 차지가 거꾸로 디스차지되는 것을 방지하기 위한 스위칭 트랜지스터(MS1, MS2, MS3)와, 각 스위칭 트랜지스터(MS1, MS2, MS3)의 게이트 전압(SW1, SW2, SW3)을 결정하는 NMOS 트랜지스터(MN1, MN2, MN3) 및 PMOS 트랜지스터(MP1, MP2, MP3)와, 서로 반대 위상을 갖 는 클럭신호(CLK0, CLK1)에 의해서 펌핑되는 복수의 커패시터(C1, C2, C3)와, 펌핑 클럭신호 발생부(110)에서 발생된 펌핑 클럭신호(CLK1H)에 의해 펌핑되는 커패시터(C4)로 구성된다.
그리고, 도 1에서, 각 스위칭 트랜지스터(MS1, MS2, MS3)의 게이트 전압(SW1, SW2, SW3)은 NMOS 트랜지스터(MN1, MN2, MN3)와 PMOS 트랜지스터(MP1, MP2, MP3)의 인버터 출력에 의해 결정되고, NMOS 트랜지스터(MN1, MN2, MN3)와 PMOS 트랜지스터(MP1, MP2, MP3)의 입력은 차지 펌핑을 수행하기 위한 다이오드 접속의 NMOS 트랜지스터(MD1, MD2, MD3, MD4, MD5)의 출력전압이다. 즉, NMOS 트랜지스터(MN1, MN2, MN3)의 소스전압은 차지 펌핑을 수행하기 위한 다이오드 접속의 NMOS 트랜지스터(MD1, MD2, MD3)의 입력전압이고, PMOS 트랜지스터(MP1, MP2, MP3)의 소스전압은 차지 펌핑을 수행하기 위한 커패시터(C2, C3, C4)의 출력전압이다.
이들 중 마지막단에서는 스위칭 동작을 조정하기 위해 PMOS 트랜지스터(MP3)의 소스에 연결된 별도의 신호가 필요하며, 이러한 별도의 신호는 다이오드 접속의 NMOS 트랜지스터(MD5)를 통해 노드 N4의 전압을 받아 펌핑시킴으로써 발생되어 노드 N5로 전달된다. 이러한 노드 N5의 최소전압은 노드 N4의 최대전압보다 다이오드 접속의 NMOS 트랜지스터(MD5)의 문턱전압(VTH)만큼 작으므로, 펌프의 동작전압을 낮추기 위해서는 노드 N5의 클럭신호는 전압폭이 2VDD인 펌핑 클럭신호(CLK1H)에 의해 펌핑된다.
상술한 바와 같이 전압폭이 2VDD인 펌핑 클럭신호(CLK1H)를 이용해서 차지 펌핑을 수행함으로써 PMOS 트랜지스터(MP3)의 턴-온시, PMOS 트랜지스터(MP3)의 게이트-소스 전압(VGS)이 2VDD이상이 된다.
이러한 경우, PMOS 트랜지스터(MP1), NMOS 트랜지스터(MN2), PMOS 트랜지스터(MP2), NMOS 트랜지스터(MN3), 및 PMOS 트랜지스터(MP3)를 턴-온시킬 때, PMOS 트랜지스터(MP1), NMOS 트랜지스터(MN2), PMOS 트랜지스터(MP2), NMOS 트랜지스터(MN3), 및 PMOS 트랜지스터(MP3)의 게이트-소스 전압(VGS)은 2VDD이지만, 첫째단의 NMOS 트랜지스터(MN1)의 턴-온시에는 NMOS 트랜지스터(MN1)의 게이트-소스 전압(VGS)이 VDD이므로, MOS 펌프회로(100)의 최종출력(Vpp)은 4VDD-VTH, MD4가 된다.
결과적으로, 종래의 MOS 차지 펌프회로(100)는 동작전압조건이 VDD>｜VTH｜으로 한정되어 저전압의 펌핑 효율이 나쁘다고 하는 문제점이 있다.
따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로, 펌핑 클럭신호를 발생하여 고전압 차지 펌프의 출력전압을 증가시켜 저전압으로 동작할 수 있는 MOS 차지 펌프회로를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 MOS 차지 펌프회로는, 서로 반대 위상을 갖는 클럭신호들을 입력받아, 커패시터를 통해서 챠지 펌핑을 수행하여 제1 펌핑 클럭신호를 발생하는 제1 펌핑 클럭신호 발생부, 상기 서로 반대 위상을 갖는 클럭신호들 중 하나를 입력받아, 크로스 커플된 트랜지스터와 상기 트랜지스터에 접속된 커패시터를 통해서 차지 펌핑을 수행하여 제2 펌핑 클럭신호를 발생하는 제2 펌핑 클럭신호 발생부와, 상기 서로 반대 위상을 갖는 클럭신호들과 상기 제1 및 제2 펌핑 클럭신호를 입력받아, 차지 펌핑을 수행하여 출력전압을 증가시키는 고전압 차지 펌프를 구비하는 것을 특징으로 한다.
또한, 반도체 메모리 소자의 MOS 차지 펌프회로는 서로 반대 위상을 갖는 클럭신호들을 입력받아 제1 전압을 차지 펌핑하여 제2 전압 레벨을 갖는 제1 펌핑 클럭신호를 발생하는 제1 펌핑 클럭신호 발생수단과, 서로 반대 위상을 갖는 클럭신호들을 입력받아 제1 전압 보다 낮은 제3 전압을 차지 펌핑하여 제2 전압 레벨을 갖는 제2 펌핑 클럭신호를 발생하는 제2 펌핑 클럭신호 발생수단과, 서로 반대 위상을 갖는 클럭신호들과 제1 및 제2 펌핑 클럭신호를 이용해서 차지 펌핑을 수행하여 출력전압을 증가시키는 고전압 차지 펌프를 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하면서 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 MOS 차지 펌프회로에 대해서 설명한다.
도 2는 본 발명의 제1 실시예에 따른 MOS 차지 펌프회로(200)를 나타낸다.
도 2에 나타낸 MOS 차지 펌프회로(200)는 서로 반대 위상을 갖는 클럭신호(CLK0, CLK1)을 입력받아, 커패시터(C7)를 통해서 챠지 펌핑을 수행하여 제1 펌핑 클럭신호를 발생하는 제1 펌핑 클럭신호 발생부(210)와, 클럭신호(CLK1)을 입력받아, 크로스 커플된 트랜지스터(MN5, MN6)와, 트랜지스터(MN5, MN6)에 접속된 커패시터(C5, C6)를 통해서 차지 펌핑을 수행하여 제2 펌핑 클럭신호(CLK1H)를 발생하는 제2 펌핑 클럭신호 발생부(220)와, 서로 반대 위상을 갖는 클럭신호(CLK0, CLK1)와 상기 제1 및 제2 펌핑 클럭신호를 입력받아, 차지 펌핑을 수행하여 출력전압(Vpp)을 증가시키는 고전압 차지 펌프(230)를 구비한다.
이러한 구성을 갖는 MOS 차지 펌프회로(200)는 제1 펌핑 클럭신호 발생부(210)를 제외하고 제2 펌핑 클럭신호 발생부(220)와 고전압 차지 펌프(230)가 종래의 펌핑 클럭신호 발생부(110)와 고전압 차지 펌프(120)와 동일하므로, 동일한 구성소자에 대해서는 동일한 참조부호를 부착하였고, 동일한 부분에 대한 상세한 구성설명은 생략한다.
이하, 본 발명의 바람직한 제1 실시예에 따른 MOS 차지 펌프회로(200)의 동작을 설명한다.
먼저, 제1 펌프 클럭신호 발생부(210)에서는 클럭신호(CLK0)가 하이레벨이고, 클럭신호(CLK1)가 로우레벨일 때, NMOS 트랜지스터(MN7)를 턴-온시켜 노드 N0을 0V로 디스차지시키고, 이 0V의 전압이 다시 PMOS 트랜지스터(MP5)를 턴-온시켜 노드 N1을 VDD으로 만든다.
반대로, 클럭신호(CLK0)가 하이레벨에서 로우레벨로, 클럭신호(CLK1)가 로우레벨에서 하이레벨로 천이하면(여기서, 클럭신호(CLK0)와 클럭신호(CLK1)는 위상이 반대인 겹치지 않는 클럭신호), 노드 N1의 제1 펌핑 클럭신호는 커패시터(C7)를 통해서 VDD에서 2VDD으로 펌핑된다. 다음에, PMOS 트랜지스터(MP6)가 클럭신호(CLK0) 에 의해 턴-온되어 노드 N0을 노드 N1과 같은 전압으로 차지시켜 PMOS 트랜지스터(MP5)가 턴-오프되기 때문에, 노드 N1의 디스차지 경로가 모두 없어져 2VDD이 그대로 유지된다.
이렇게 함으로써, 제1 펌핑 클럭신호 발생부(210)는 클럭신호(CLK1)에 동기된 VDD으로부터 2VDD으로 천이하는 노드 N1의 제1 펌핑 클럭신호를 발생한다.
다음에, 고전압(Vpp) 차지 펌프(230)는 노드 N1의 제1 펌핑 클럭신호를 입력받아서 NMOS 트랜지스터(MN1)의 턴-온 전압(VGS)을 VDD에서 2VDD으로 천이시켜서 최소 동작전압의 조건을 2VDD>VTH로 만들어 저전압으로 동작할 수 있게 한다.
즉, 도 2에 나타낸 MOS 차지 펌프회로(200)에서는 클럭신호(CLK0)가 하이레벨이고, 클럭신호(CLK1)가 로우레벨인 경우, 노드 N1의 제1 펌핑 클럭신호가 VDD이고, 노드 N2는 하이레벨의 클럭신호(CLK0)에 의해 3VDD로 펌핑된다. 이때, 노드 N2와 노드 N3은 같은 레벨이므로, PMOS 트랜지스터(MP1)는 턴-오프상태이고, 노드 N2와 노드 N1 사이의 전위차는 2VDD이므로, NMOS 트랜지스터(MN1)는 턴-온되어 스위칭 트랜지스터(MS1)의 게이트 전압(SW1)이 VDD으로 감소된다. 그래서, 스위칭 트랜지스터(MS1)의 게이트-소스 전압(VGS)이 0V로 되어 스위칭 트랜지스터(MS1)가 턴-오프됨으로써, 노드 2의 펌핑된 전압이 노드 1로 디스차지되는 것을 방지할 수 있다.
그리고, 본 발명에 따른 MOS 차지 펌프회로(200)는 노드 N2와 노드 N3에 의해 NMOS 트랜지스터(MN2)를 턴-오프시키고, 노드 N4와 노드 N3의 2VDD 전위차에 의해서 PMOS 트랜지스터(MP2)를 턴-온시켜서 스위칭 트랜지스터(MS2)의 게이트-소스 전압(VGS)을 2VDD로 만들어 스위칭 트랜지스터(MS2)를 턴-온시킨다.
다음에는 클럭신호(CLK0)가 로우레벨이고, 클럭신호(CLK1)가 하이레벨인 경우의 MOS 차지 펌프회로(200)의 동작을 설명한다.
이 경우에, 노드 N1과 노드 N2가 모두 2VDD이므로, NMOS 트랜지스터(MN1)가 턴-오프되고, 노드 N2와 노드 N3 사이의 2VDD의 전압차에 의해서, PMOS 트랜지스터(MP1)가 턴-온되어 스위칭 트랜지스터(MS1)의 게이트-소스 전압(VGS)이 2VDD가 되어 스위칭 트랜지스터(MS1)가 턴-온됨으로써 노드 N2와 노드 N1의 전압이 같게 된다. 그리고, 노드 N2와 노드 N3에 의해 턴-온된 NMOS 트랜지스터(MN2)에 의해 스위칭 트랜지스터(MS2)의 게이트 전압(SW2)이 2VDD으로 되어 스위칭 트랜지스터(MS2)가 턴-오프되어 노드 N3의 펌핑된 전압을 유지한다.
따라서, NMOS 차지 펌프회로(200)의 최종 출력(Vpp)은 5VDD-VT, MD4이므로 출력전압(Vpp)을 종래보다 VDD만큼 증가시킬 수 있다.
다음에는, 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 소자의 MOS 차지 펌프회로에 대해서 설명한다.
도 3은 본 발명의 제2 실시예에 따른 MOS 차지 펌프회로(300)를 나타낸 회로도이다.
도 3에 나타낸 MOS 차지 펌프회로(300)는 서로 반대 위상을 갖는 클럭신호(CLK0, CLK1)을 입력받아, 커패시터(C7)를 통해서 차지 펌핑을 수행하여 제1 펌핑 클럭신호를 발생하는 제1 펌핑 클럭신호 발생부(310)와, 서로 반대 위상 을 갖는 클럭신호(CLK0, CLK1)을 입력받아, 커패시터(C8)를 통해서 챠지 펌핑을 수행하여 제2 펌핑 클럭신호(CLK1H)를 발생하는 제2 펌핑 클럭신호 발생부(320)와, 서로 반대 위상을 갖는 클럭신(CLK0, CLK1)와 상기 제1 및 제2 펌핑 클럭신호를 이용해서 차지 펌핑을 수행하여 출력전압(Vpp)을 증가시키는 고전압 차지 펌프(330)를 구비한다.
이러한 구성을 갖는 MOS 차지 펌프회로(300)는 고전압 클럭신호 발생부(330)를 제외하고, 제1 펌핑 클럭신호 발생부(310)와 고전압 차지 펌프(330)가 도 2에 나타낸 제1 펌핑 클럭신호 발생부(210)와 고전압 차지 펌프(230)와 동일하므로, 동일한 구성소자에 대해서는 동일한 참조부호를 부착하였고, 동일한 부분에 대한 상세한 구성설명은 생략한다.
이하, 도 3에 나타낸 제2 펌핑 클럭신호 발생부(300)의 동작을 설명한다.
도 3에 나타낸 제2 펌핑 클럭신호 발생부(320)는 클럭신호(CLK0)를 인가받는 CMOS 인버터(MP8, MN8)와, VDD와 CMOS 인버터(MP8, MN8) 사이에 접속되어, 게이트로 CMOS 인버터(MP8, MN8)의 출력신호를 인가받는 PMOS 트랜지스터(MP7)와, 노드 N6에 접속되어 클럭신호(CLK1)를 입력받는 커패시터(C8)로 구성된다.
이러한 구성을 갖는 제2 펌핑 클럭신호 발생부(320)는 클럭신호(CLK0)가 하이레벨이고, 클럭신호(CLK1)가 로우레벨일 때, NMOS 트랜지스터(MN8)에 의해 제2 펌핑 클럭신호(CLK1H)를 0V로 디스차지시키고, 이 0V의 전압이 다시 PMOS 트랜지스터(MP7)를 턴-온시켜 노드 N6을 VDD로 만든다.
즉, 클럭신호(CLK0)와 클럭신호(CLK1)는 위상이 반대인 겹치지 않는 클럭신 호이므로, 클럭신호(CLK0)가 하이레벨에서 로우레벨로, 클럭신호(CLK1)가 로우레벨에서 하이레벨로 천이하면 NMOS 트랜지스터(MN8)는 턴-오프되고, PMOS 트랜지스터(MP8)가 턴-온되어 제2 펌핑 클럭신호(CLK1H)를 노드 N6과 같은 레벨로 차지시킨다. 여기서, 노드 N6은 클럭신호(CLK1)에 의해 2VDD로 펌핑되기 때문에 제2 펌핑 클럭신호(CLK1H)도 0V에서 2VDD로 천이된다.
상기와 같이 제2 펌핑 클럭신호 발생부(320)를 구현하면, 제1 실시예에서의 제2 펌핑 클럭신호 발생부(220)를 위한 별도의 차지펌프가 필요없어 회로가 보다 간단해진다.
상술한 바와 같이, 본 발명은 펌핑 클럭신호 발생부에서 발생된 펌핑 클럭신호들을 이용해서 첫째단의 VDD을 2VDD로 증가시켜 고전압 펌프의 출력전압을 종래보다 VDD만큼 증가시킴으로써 저전압으로 동작할 수 있게 되는 이점이 있다.
또한, 본 발명은 제2 펌핑 클럭신호 발생부를 구현함으로써 회로가 보다 간단해져 제조비용을 절감할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 서로 반대 위상을 갖는 클럭신호들을 입력받아, 커패시터를 통해서 챠지 펌핑을 수행하여 제1 펌핑 클럭신호를 발생하는 제1 펌핑 클럭신호 발생수단과,
    상기 서로 반대 위상을 갖는 클럭신호들 중 하나를 입력받아, 크로스 커플된 트랜지스터와 상기 트랜지스터에 접속된 커패시터를 통해서 차지 펌핑을 수행하여 제2 펌핑 클럭신호를 발생하는 제2 펌핑 클럭신호 발생수단과,
    상기 서로 반대 위상을 갖는 클럭신호들과 상기 제1 및 제2 펌핑 클럭신호를 입력받아, 차지 펌핑을 수행하여 출력전압을 증가시키는 고전압 차지 펌프를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 MOS 차지 펌프회로.
  2. 제 1 항에 있어서,
    상기 제1 펌핑 클럭신호 발생수단은,
    상기 서로 반대 위상을 갖는 클럭신호들 중 하나를 게이트로 인가받아 턴-온 또는 턴-오프되는 시모스 인버터와,
    상기 시모스 인버터와 전원전압 사이에 접속되어, 게이트로 상기 시모스 인버터의 출력신호를 인가받는 트랜지스터와,
    상기 서로 반대 위상을 갖는 클럭신호들 중 다른 하나를 인가받아 차지 펌핑을 수행하는 커패시터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 MOS 차지 펌프회로.
  3. 서로 반대 위상을 갖는 클럭신호들을 입력받아 제1 전압을 차지 펌핑하여 제2 전압 레벨을 갖는 제1 펌핑 클럭신호를 발생하는 제1 펌핑 클럭신호 발생수단;
    상기 서로 반대 위상을 갖는 클럭신호들을 입력받아 상기 제1 전압 보다 낮은 제3 전압을 차지 펌핑하여 상기 제2 전압 레벨을 갖는 제2 펌핑 클럭신호를 발생하는 제2 펌핑 클럭신호 발생수단; 및
    상기 서로 반대 위상을 갖는 클럭신호들과 상기 제1 및 제2 펌핑 클럭신호를 이용해서 차지 펌핑을 수행하여 출력전압을 증가시키는 고전압 차지 펌프
    를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 MOS 챠지 펌프회로.
  4. 제 3 항에 있어서,
    상기 제1 펌핑 클럭신호 발생수단은,
    상기 서로 반대 위상을 갖는 클럭신호들 중 하나를 게이트로 인가받아 턴-온 또는 턴-오프되는 시모스 인버터와,
    상기 시모스 인버터와 전원전압 사이에 접속되어, 게이트로 상기 시모스 인버터의 출력신호를 인가받는 트랜지스터와,
    상기 서로 반대 위상을 갖는 클럭신호들 중 다른 하나를 인가받아 차지 펌핑을 수행하는 커패시터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 MOS 차지 펌프회로.
  5. 제 3 항에 있어서,
    상기 제2 펌핑 클럭신호 발생수단은,
    상기 서로 반대 위상을 갖는 클럭신호들 중 하나를 게이트로 인가받아 턴-온 또는 턴-오프되는 시모스 인버터와,
    상기 시모스 인버터와 전원전압 사이에 접속되어, 게이트로 상기 시모스 인버터의 출력신호를 인가받는 트랜지스터와,
    상기 서로 반대 위상을 갖는 클럭신호들 중 다른 하나를 인가받아 차지 펌핑을 수행하는 커패시터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 MOS 차지 펌프회로.
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