KR100720084B1 - Thin film transistor substrate for liquid crystal display - Google Patents
Thin film transistor substrate for liquid crystal displayInfo
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Abstract
절연 기판 위에 가로 방향으로 게이트선이 형성되어 있고, 게이트선의 사이에 일정한 간격으로 불투명한 제1 고립 패턴이 형성되어 있으며, 게이트선과 제1 고립 패턴의 위에 절연막이 형성되어 있다. 절연막 위에 세로 방향으로 데이터선이 형성되어 있고, 데이터선의 사이에 일정한 간격으로 제2 고립 패턴이 형성되어 있으며, 데이터선과 제2 고립 패턴의 위에 보호막이 형성되어 있고, 보호막 위에 화소 전극이 형성되어 있다. 이 때, 제1 고립 패턴은 양측면이 각각 화소 전극, 데이터선과 중첩되어 있고, 제2 고립 패턴은 양측면이 각각 화소 전극, 게이트선과 중첩되어 있으며, 제1 및 제2 고립 패턴의 중앙부에는 화소 전극, 데이터선 및 게이트선 중의 어느 것과도 중첩되지 않은 영역이 존재한다. 이렇게 하면, 인접한 두 화소 전극이 도전성 이물질로 인하여 단락되었을 때 고립 패턴 상부에서 레이저를 사용하여 단락된 부분을 분리시킴으로써 수리할 수 있고, 데이터선과 화소 전극 사이의 신호 간섭과 분할 샷간의 스티치 불량을 감소시킬 수 있으며, 킥백 전압이 감소하여 플리커(flicker) 불량도 감소된다. 또한, 고립 패턴이 빛샘을 차단하기 때문에 상판의 블랙 매트릭스의 폭을 좁게 형성할 수 있고 이를 통해 개구율을 증가시킬 수 있다.A gate line is formed on the insulating substrate in a horizontal direction, and an opaque first isolation pattern is formed between the gate lines at regular intervals, and an insulating film is formed over the gate line and the first isolation pattern. Data lines are formed in the vertical direction on the insulating film, second isolation patterns are formed at regular intervals between the data lines, protective films are formed on the data lines and the second isolation patterns, and pixel electrodes are formed on the protection films. . In this case, both sides of the first isolation pattern overlap the pixel electrode and the data line, and both sides of the first isolation pattern overlap the pixel electrode and the gate line, respectively. There is a region that does not overlap with any of the data line and the gate line. This can be repaired by separating the shorted portion using a laser on top of the isolated pattern when two adjacent pixel electrodes are shorted due to conductive foreign matter, reducing signal interference between the data line and the pixel electrode and poor stitching between split shots. The kickback voltage is reduced, thereby reducing flicker defects. In addition, since the isolation pattern blocks light leakage, the width of the black matrix of the upper plate may be narrowed, thereby increasing the aperture ratio.
Description
본 발명은 액정 표시 장치용 박막 트랜지스터 기판에 대한 것이다.The present invention relates to a thin film transistor substrate for a liquid crystal display device.
액정 표시 장치는 두 기판 사이에 액정 물질을 주입하고 기판에 형성되어 있는 두 전극 사이에 인가하는 전압을 변화시킴으로써 액정 분자의 배열을 변경시켜 빛의 투과율을 조절하는 방식으로 화상을 표현하는 장치이다.A liquid crystal display is an apparatus that displays an image in a manner of controlling light transmittance by changing an arrangement of liquid crystal molecules by injecting a liquid crystal material between two substrates and changing a voltage applied between two electrodes formed on the substrate.
액정 표시 장치를 이루는 두 기판은 컬러 필터, 블랙 매트릭스 및 공통 전극 등이 형성되어 있는 기판과, 공통 전극에 대향하는 화소 전극과 화소 전극에 인가하는 전위를 조절하는 박막 트랜지스터가 형성되어 있는 박막 트랜지스터 기판으로 이루어진다.The two substrates of the liquid crystal display include a substrate in which a color filter, a black matrix, a common electrode, and the like are formed, and a thin film transistor substrate in which a pixel electrode facing the common electrode and a thin film transistor for controlling a potential applied to the pixel electrode are formed. Is done.
박막 트랜지스터 기판에는 박막 트랜지스터에 주사 신호를 인가하는 게이트선이 가로 방향으로 형성되어 있고, 화상 신호를 인가하는 데이터선이 세로 방향으로 형성되어 있다. 인접한 두 줄의 게이트선과 데이터선이 교차하여 이루는 영역을 하나의 화소 영역으로 정의하면, 하나의 화소 영역에는 박막 트랜지스터와 이 박막 트랜지스터의 드레인 전극에 연결되어 있는 화소 전극이 형성되어 있다.On the thin film transistor substrate, a gate line for applying a scan signal to the thin film transistor is formed in a horizontal direction, and a data line for applying an image signal is formed in a vertical direction. When a region in which two adjacent gate lines and a data line cross each other is defined as one pixel region, a thin film transistor and a pixel electrode connected to the drain electrode of the thin film transistor are formed in one pixel region.
이 때, 액정 표시 장치의 개구율을 최대로 하기 위하여는 화소 전극을 가능한 한 넓게 형성하여야 하고, 이를 위해서는 화소 전극이 데이터선이나 게이트선과 중첩될 정도가 되어야 한다.In this case, in order to maximize the aperture ratio of the liquid crystal display device, the pixel electrode should be formed as wide as possible, and for this purpose, the pixel electrode should be overlapped with the data line or the gate line.
그런데, 화소 전극이 데이터선 또는 게이트선과 중첩되어 있는 경우에는 다음과 같은 몇 가지 문제가 발생한다.By the way, when the pixel electrode overlaps the data line or the gate line, some problems occur as follows.
먼저, 화소 전극 사이에 오염 입자 등이 있음으로 인해 인접한 화소 전극이 단락되어 있는 경우에 이를 레이저를 사용하여 절단할 수 없다. 레이저를 사용하여 단락되어 있는 두 화소 전극을 절단하면 화소 전극과 그 하부에 중첩되어 있는 게이트선 또는 데이터선이 단락되기 쉽고, 또한 게이트선이나 데이터선이 단선되는 경우도 발생할 수 있기 때문이다.First, when adjacent pixel electrodes are short-circuited due to the presence of contaminant particles or the like between the pixel electrodes, they cannot be cut using a laser. This is because when the two shorted pixel electrodes are cut using a laser, the pixel electrode and the gate line or data line superimposed thereunder are easily shorted, and the gate line or data line may be disconnected.
다음, 화소 전극이 데이터선과 중첩됨으로 인해 데이터선과 화소 전극 사이의 결합 정전 용량(capacitive coupling) 또는 기생 용량이 증가하고, 이로 인해 이 둘 사이의 신호 간섭(crosstalk)이 발생함은 물론, 기판이 수 개의 노광 영역으로 분할되어 행해지는 포토 샷(photo shot) 공정에서 노광 영역 사이에 오정렬(misalign) 발생하는 경우에는 노광 영역 사이의 기생 용량이 달라져 노광 영역의 경계 부분에서 밝기차가 나타나는 스티치(stitch) 불량이 발생하게 된다.Next, the capacitive coupling or parasitic capacitance between the data line and the pixel electrode increases because the pixel electrode overlaps the data line, which causes signal crosstalk between the two and the substrate. In the case of misalignment between exposure areas in a photo shot process performed by dividing into two exposure areas, a stitch defect in which the brightness difference occurs at the boundary of the exposure area due to the parasitic capacitance between the exposure areas being changed. This will occur.
또, 화소 전극과 그 화소 전극이 연결되어 있는 박막 트랜지스터의 게이트 전극에 주사 신호를 전달하는 게이트선이 중첩되는 경우에는 킥백(kickback) 전압의 증가를 가져오고 이로 인해 화면 깜빡거림(flicker)이 커지게 된다.In addition, when the pixel electrode and the gate line for transmitting the scan signal overlap with the gate electrode of the thin film transistor to which the pixel electrode is connected, the kickback voltage is increased, which causes a large flicker of the screen. You lose.
이러한 문제점을 해결하기 위하여 단순히 화소 전극을 데이터선이나 게이트선과 중첩되지 않도록 형성하는 것은 다음과 같은 문제점을 유발한다.In order to solve this problem, simply forming the pixel electrode so as not to overlap with the data line or the gate line causes the following problem.
데이터선의 전계가 직접 데이터선 주변의 액정에 영향을 미치고, 이 때문에 화소 전극이 오프(off)된 상태에서도 데이터선을 타고 다른 화소 전극에 공급되는 화상 신호 전압이 데이터선 주변의 액정 분자를 기울어지도록 하여 데이터선과 화소 전극 사이 영역에서 빛샘이 발생하게 된다. 이러한 빛샘을 차단하기 위하여 컬러 필터 기판에 블랙 매트릭스를 형성하지만 박막 트랜지스터 기판과 컬러 필터 기판의 조립시에 정렬 오차를 고려하여 블랙 매트릭스의 폭을 충분히 넓게 하여야 하고, 이것은 개구율의 감소를 초래한다.The electric field of the data line directly affects the liquid crystal around the data line, so that the image signal voltage supplied to the other pixel electrode by the data line inclines the liquid crystal molecules around the data line even when the pixel electrode is off. As a result, light leakage occurs in an area between the data line and the pixel electrode. In order to block such light leakage, a black matrix is formed on the color filter substrate, but the width of the black matrix must be sufficiently widened in consideration of the alignment error in assembling the thin film transistor substrate and the color filter substrate, which results in a decrease in the aperture ratio.
본 발명이 이루고자 하는 기술적 과제는 액정 표시 장치용 박막 트랜지스터 기판에 있어서 인접한 두 화소 전극 사이의 단락을 수리할 수 있도록 하는 것이다.An object of the present invention is to repair a short circuit between two adjacent pixel electrodes in a thin film transistor substrate for a liquid crystal display device.
본 발명의 다른 과제는 액정 표시 장치의 데이터선과 화소 전극 사이의 신호 간섭과 스티치 불량을 감소시키는 것이다.Another object of the present invention is to reduce signal interference and stitch defects between a data line and a pixel electrode of a liquid crystal display.
본 발명의 또 다른 과제는 액정 표시 장치의 화면 깜빡거림을 감소시키는 것이다.Another object of the present invention is to reduce screen flicker of the liquid crystal display.
본 발명의 또 다른 과제는 액정 표시 장치의 빛샘을 방지하면서 개구율을 충분히 크게하는 것이다.Another object of the present invention is to sufficiently increase the aperture ratio while preventing light leakage of the liquid crystal display device.
이러한 과제를 해결하기 위하여 본 발명에서는 화소 전극이 이웃하는 두 데이터선 중 하나에만 중첩시키고 다른 하나와는 거리를 두게하고 거리를 둔 화소 전극과 데이터선 사이에 제1 고립 패턴을 두어 빛샘을 방지한다.In order to solve this problem, in the present invention, the pixel electrode overlaps only one of two neighboring data lines and is spaced apart from the other one, and a light isolation is prevented by providing a first isolation pattern between the distanced pixel electrode and the data line. .
구체적으로는, 절연 기판 위에 제1 방향으로 다수의 게이트선이 형성되어 있고, 다수의 데이터선이 게이트선과 절연되어 교차하도록 제2 방향으로 형성되어 있고, 게이트선에 박막 트랜지스터의 게이트 전극이 연결되어 있고 데이터선에 소스 전극이 연결되어 있으며, 화소 전극이 드레인 전극에 연결되어 있고 게이트선 및 데이터선과 절연되어 있으며 인접한 두 데이터선 중 하나에만 중첩되어 있고 다른 하나와는 중첩되어 있지 않으며 중첩되어 있지 않은 데이터선과의 사이에는 제1 간격을 가지도록 형성되어 있다. 여기에 제1 고립 패턴이 게이트선, 데이터선 및 화소 전극과 절연되어 있고 제1 간격을 가리도록 형성되어 있는 액정 표시 장치용 박막 트랜지스터 기판을 제안한다.Specifically, a plurality of gate lines are formed on the insulating substrate in a first direction, and a plurality of data lines are formed in a second direction so as to cross each other by being insulated from the gate lines, and the gate electrode of the thin film transistor is connected to the gate line The source electrode is connected to the data line, the pixel electrode is connected to the drain electrode, is insulated from the gate line and the data line, overlaps with only one of the two adjacent data lines, does not overlap with the other, and does not overlap It is formed so that it may have a 1st space | interval with a data line. Here, a thin film transistor substrate for a liquid crystal display device having a first isolation pattern insulated from a gate line, a data line, and a pixel electrode and covering the first gap is proposed.
이 때, 화소 전극은 인접한 두 게이트선 중 전단의 게이트선에만 중첩되어 있고 다른 하나에는 중첩되어 있지 않으며 중첩되어 있지 않은 게이트선과의 사이에는 제2 간격을 가지며, 게이트선, 데이터선 및 화소 전극과 절연되어 있고 제2 간격을 가리는 제2 고립 패턴을 더 포함하도록 할 수 있고, 제2 고립 패턴은 후단의 화소 전극과 연결될 수 있다.In this case, the pixel electrode overlaps only the front gate line of the two adjacent gate lines, does not overlap the other one, and has a second gap between the non-overlapping gate lines, and the gate line, the data line, and the pixel electrode. The second isolation pattern may further include a second isolation pattern that is insulated and covers the second gap, and the second isolation pattern may be connected to the pixel electrode of the rear end.
또는, 다수의 게이트선이 절연 기판 위에 형성되어 있고, 다수의 게이트 전극이 게이트선의 일부로서 형성되어 있고, 불투명한 제1 고립 패턴이 절연 기판 위의 게이트선 사이에 형성되어 있으며, 절연막이 게이트선 및 제1 고립 패턴 위에 형성되어 있다. 제1 고립 패턴의 제1 측면과 중첩되어 있는 다수의 데이터선이 절연막 위에 형성되어 있으며, 반도체 패턴이 게이트 전극 상부의 절연막 위에 형성되어 있고, 데이터선과 연결되어 있는 소스 전극이 반도체 패턴 위에 형성되어 있으며, 소스 전극과 마주보고 있는 드레인 전극이 반도체 패턴 위에 형성되어 있으며, 드레인 전극을 노출시키는 접촉구를 가지고 있는 보호막이 데이터선, 소스 전극, 드레인 전극의 위에 형성되어 있다. 제1 가장자리가 제1 고립 패턴의 제1 측면의 반대편 측면과 중첩되어 있고, 제1 가장자리는 데이터선과 중첩되지 않으며 제1 가장자리의 반대쪽에 위치한 제2 가장자리는 데이터선과 중첩되어 있는 화소 전극이 보호막 위에 형성되어 있는 접촉구를 통하여 드레인 전극과 연결되어 있는 구조의 액정 표시 장치용 박막 트랜지스터 기판도 가능하다.Alternatively, a plurality of gate lines are formed on the insulating substrate, a plurality of gate electrodes are formed as part of the gate lines, an opaque first isolated pattern is formed between the gate lines on the insulating substrate, and the insulating film is a gate line. And a first isolation pattern. A plurality of data lines overlapping the first side surface of the first isolation pattern are formed on the insulating film, the semiconductor pattern is formed on the insulating film on the gate electrode, and the source electrode connected to the data line is formed on the semiconductor pattern. The drain electrode facing the source electrode is formed on the semiconductor pattern, and a protective film having a contact hole for exposing the drain electrode is formed on the data line, the source electrode, and the drain electrode. The first electrode overlaps the opposite side of the first side of the first isolation pattern, the first edge does not overlap the data line, and the second edge opposite the first edge has the pixel electrode overlapping the data line. A thin film transistor substrate for a liquid crystal display device having a structure connected to a drain electrode through a contact hole formed therein is also possible.
이 때, 절연막 위에 형성되어 있고 일측이 게이트선과 중첩되어 있으며 그 반대쪽 측면은 화소 전극의 제3 가장자리와 중첩되어 있는 불투명한 제2 고립 패턴을 더 포함시킬 수 있고, 제2 고립 패턴은 보호막에 형성되어 있는 접촉구를 통하여 후단의 화소 전극과 연결시킬 수 있으며, 화소 전극의 제3 가장자리는 게이트선과 중첩되지 않고 제3 가장자리 반대쪽에 위치한 화소 전극의 제4 가장자리는 게이트선과 중첩시킬 수 있다.In this case, an opaque second isolation pattern may be further included on the insulating layer, one side of which overlaps the gate line, and the opposite side thereof may overlap the third edge of the pixel electrode, and the second isolation pattern may be formed in the passivation layer. The contact hole may be connected to the rear pixel electrode, and the third edge of the pixel electrode may not overlap the gate line, and the fourth edge of the pixel electrode opposite to the third edge may overlap the gate line.
또는, 제1 신호선이 제1 기판 위에 형성되어 있고, 다수의 제2 신호선이 제1 신호선과 절연되어 교차하고 있으며, 제2 신호선의 제1 신호선과 교차하는 영역 밖에서 제2 신호선과 절연되어 교차하고 있는 수리선이 제1 기판 위에 형성되어 있으며, 제1 접촉점이 수리선의 일측에 형성되어 있다. 제2 절연 기판이 제1 기판과 마주보고 있고, 제2 신호선과 중첩되는 쇼팅 바가 제2 절연 기판 위에 형성되어 있으며, 연결 바가 쇼팅 바를 연결하고 있고, 제1 접촉점과 중첩되어 있는 제2 접촉점이 연결 바의 일측에 형성되어 있는 액정 표시 장치도 가능하다.Alternatively, a first signal line is formed on the first substrate, and a plurality of second signal lines are insulated from and intersect with the first signal line, and are insulated from and intersect with the second signal line outside the region crossing the first signal line of the second signal line. A repair line is formed on the first substrate, and the first contact point is formed on one side of the repair line. The second insulating substrate faces the first substrate, a shorting bar overlapping the second signal line is formed on the second insulating substrate, the connecting bar connects the shorting bars, and the second contact point overlapping the first contact point is connected. A liquid crystal display device formed on one side of the bar is also possible.
이 때, 일정수의 제2 신호선의 패드를 하나로 묶는 패드 블록이 형성되어 있고, 수리선은 하나의 패드 블록에 연결되는 제2 신호선을 반분하여 제1 반수에 속하는 제2 신호선과 교차하는 제1 수리선과 제2 반수에 속하는 제2 신호선과 교차하는 제2 수리선으로 분리되어 있으며, 제1 접촉점은 제1 수리선과 제2 수리선 각각의 일측에 형성되어 있고, 연결 바는 제1 수리선과 교차하는 제2 신호선과 중첩되는 쇼팅 바를 연결하는 제1 연결 바와 제2 수리선과 교차하는 제2 신호선과 중첩되는 쇼팅 바를 연결하는 제2 연결 바로 분리되어 있고, 제2 접촉점은 제1 연결 바와 제2 연결 바 각각의 일측에 형성되어 있을 수 있다. 또 쇼팅 바 위에 형성되어 있는 유기 블랙 매트릭스를 더 포함할 수도 있다.In this case, a pad block is formed to tie the pads of the predetermined number of second signal lines into one, and the repair line divides the second signal line connected to one pad block by half to cross the second signal line belonging to the first half. It is divided into a repair line and a second repair line that intersects the second signal line belonging to the second half, the first contact point is formed on one side of each of the first repair line and the second repair line, and the connecting bar crosses the first repair line. A second connecting bar connecting the first connecting bar connecting the shorting bar overlapping with the second signal line and a shorting bar overlapping the second signal line crossing the second repair line, and the second contact point is separated from the first connecting bar and the second connecting line It may be formed on one side of each bar. It may further include an organic black matrix formed on the shorting bar.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치에 대하여 설명한다.Next, a liquid crystal display according to an exemplary embodiment of the present invention will be described with reference to the drawings.
먼저, 제1 실시예에 대하여 설명한다.First, the first embodiment will be described.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 2는 도 1의 Ⅱ-Ⅱ'선에 대한 단면도이고, 도 3은 도 1의 Ⅲ-Ⅲ'선에 대한 단면도이다.1 is a layout view of a thin film transistor substrate for a liquid crystal display according to a first exemplary embodiment of the present invention, FIG. 2 is a cross-sectional view taken along line II-II ′ of FIG. 1, and FIG. 3 is a line III-III ′ of FIG. 1. The cross section for
기판(10) 위에 가로 방향으로 게이트선(20)이 형성되어 있고, 게이트선(20)과 게이트선(20)의 사이에 일정한 간격으로 불투명한 제1 고립 패턴(22)이 형성되어 있으며, 게이트선(20)의 위에는 게이트 절연막(30)이 형성되어 있다. 게이트선(20)의 일부분인 게이트 전극(21) 상부의 게이트 절연막(30) 위에는 비정질 규소 또는 다결정 규소 등으로 이루어진 반도체 패턴(40)이 형성되어 있고, 반도체 패턴(40)의 위에는 게이트선(20)을 중심으로 하여 양편으로 소스 전극(61)과 드레인 전극(62)이 분리되어 형성되어 있다. 비정질 규소로 반도체 패턴(40)을 형성하는 경우에는 N형 불순물이 고농도로 도핑된 비정질 규소로 이루어진 접촉층(도시하지 않음)을 반도체 패턴(40)과 소스 및 드레인 전극(61, 62) 사이에 형성하는 것이 일반적이다. 또, 게이트 절연막(30) 위에는 세로 방향으로 데이터선(60)이 게이트선(20)과 교차하며 형성되어 있는데 소스 전극(61)은 데이터선(60)과 연결되어 있고, 데이터선(60)과 데이터선(60)의 사이에는 제2 고립 패턴(63)이 형성되어 있다. 데이터선(60)의 위에는 보호막(70)이 형성되어 있고, 보호막(70) 위에는 화소 전극(80)이 전단의 게이트선(20) 및 일측의 데이터선(60)과 일부가 중첩될 정도로 넓게 형성되어 있으나 다른쪽 데이터선(60) 및 하단의 게이트선(20)과는 중첩되지 않고 일정 거리(W1, W2)를 두고 있다. 화소 전극(80)은 보호막(70)에 형성되어 있는 접촉구(71)를 통하여 드레인 전극(62)과 연결되어 있다.The gate line 20 is formed on the substrate 10 in the horizontal direction, and an opaque first isolation pattern 22 is formed between the gate line 20 and the gate line 20 at regular intervals. The gate insulating film 30 is formed on the line 20. A semiconductor pattern 40 made of amorphous silicon, polycrystalline silicon, or the like is formed on the gate insulating layer 30 on the gate electrode 21, which is a part of the gate line 20, and the gate line 20 is formed on the semiconductor pattern 40. ), The source electrode 61 and the drain electrode 62 are separated from each other on both sides. When the semiconductor pattern 40 is formed of amorphous silicon, a contact layer (not shown) made of amorphous silicon heavily doped with N-type impurities is formed between the semiconductor pattern 40 and the source and drain electrodes 61 and 62. It is common to form. The data line 60 crosses the gate line 20 in the vertical direction on the gate insulating layer 30. The source electrode 61 is connected to the data line 60, and the data line 60 is connected to the data line 60. The second isolation pattern 63 is formed between the data lines 60. The passivation layer 70 is formed on the data line 60, and the pixel electrode 80 is formed on the passivation layer 70 such that the pixel electrode 80 is large enough to overlap a portion of the gate line 20 and the data line 60 on one side. Although not overlapped with the other data line 60 and the gate line 20 at the bottom thereof, a predetermined distance W 1 and W 2 is provided. The pixel electrode 80 is connected to the drain electrode 62 through the contact hole 71 formed in the passivation layer 70.
여기서, 제1 고립 패턴(22)은 데이터선(60)을 따라 길게 형성되어 있고, 데이터선(60)과 화소 전극(80) 사이의 틈을 가린다.Here, the first isolation pattern 22 is formed long along the data line 60, and covers a gap between the data line 60 and the pixel electrode 80.
제2 고립 패턴(63)은 게이트선(20)을 따라 길게 형성되어 있고, 게이트선(20)과 화소 전극(80) 사이의 틈을 가린다.The second isolation pattern 63 is formed long along the gate line 20 and covers a gap between the gate line 20 and the pixel electrode 80.
이러한 구조로 박막 트랜지스터 기판을 제조하면, 행 방향으로 인접한 두 화소 전극(80)이 단락된 경우에 두 화소 전극(80) 사이의 데이터선(60)과 두 화소 전극(80) 중 하나 사이에 W1 의 폭을 가지는 틈이 있으므로 이 틈에 레이저를 조사하여 절단함으로써 데이터선(60)을 손상시키지 않으면서 단락된 화소 전극(80)을 분리할 수 있다. 열 방향의 두 인접 화소 전극(80)이 단락되었을 경우에도 마찬가지로 분리할 수 있다. 단, 여기에서 폭 W1 과 W2 는 레이저를 조사할 수 있을 정도의 폭인 것이 좋다.When the thin film transistor substrate is manufactured in this structure, the W between the data line 60 between the two pixel electrodes 80 and one of the two pixel electrodes 80 when the two pixel electrodes 80 adjacent in the row direction are short-circuited. Since there is a gap having a width of 1, the shorted pixel electrode 80 can be separated without damaging the data line 60 by irradiating and cutting the laser beam. In the case where two adjacent pixel electrodes 80 in the column direction are short-circuited, they can be similarly separated. However, where the width W 1 and W 2 is preferably of a width enough to be irradiated with a laser beam.
이 때, 데이터선(60)이나 게이트선(20) 주변에서 빛이 새는 것을 제1 및 제2 고립 패턴(22)이 차단하여 컬러 필터 기판(도시하지 않음) 위에 형성하는 블랙 매트릭스의 폭을 종래에 비하여 대폭 감소시킬 수 있다.In this case, the width of the black matrix formed on the color filter substrate (not shown) is blocked by the first and second isolation patterns 22 to prevent light leakage around the data line 60 or the gate line 20. It can be greatly reduced in comparison with that.
또, 화소 전극(80)이 데이터선(60)과 한쪽 측면에서만 중첩되므로 화소 전극(80)과 데이터선(60) 사이의 기생 정전 용량이 감소되고 이는 화소 전극(80)과 데이터선(60) 사이의 신호 간섭의 감소 및 분할된 포토 샷간의 스티치 불량의 감소로 이어진다.In addition, since the pixel electrode 80 overlaps only one side of the data line 60, the parasitic capacitance between the pixel electrode 80 and the data line 60 is reduced, which is the pixel electrode 80 and the data line 60. This leads to a reduction in signal interference between and a reduction in stitch defects between divided photo shots.
또, 화소 전극(80)과 해당 화소 전극(80)과 연결되어 있는 박막 트랜지스터에 주사 신호를 공급하는 게이트선(20)이 직접 중첩되는 것을 방지할 수 있어서 킥백 전압을 감소시킬 수 있고, 이를 통해 화면 깜빡거림을 감소시킬 수 있다.In addition, the kickback voltage can be reduced by directly overlapping the gate line 20 for supplying the scan signal to the pixel electrode 80 and the thin film transistor connected to the pixel electrode 80. Screen flicker can be reduced.
이제, 본 발명의 제2 실시예에 대하여 설명한다.Now, a second embodiment of the present invention will be described.
도 4는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 5는 도 4의 Ⅴ-Ⅴ'선에 대한 단면도이다.4 is a layout view of a thin film transistor substrate for a liquid crystal display according to a second exemplary embodiment of the present invention, and FIG. 5 is a cross-sectional view taken along line VV ′ of FIG. 4.
제2 실시예에 따른 박막 트랜지스터 기판의 절연 기판(10), 게이트선(20), 제1 고립 패턴(22), 게이트 절연막(30), 반도체 패턴(40), 소스 전극(61), 드레인 전극(62), 데이터선(60), 보호막(70), 화소 전극(80) 및 화소 전극(80)과 드레인 전극(62)을 연결시키는 제1 접촉구(71)의 구조는 제1 실시예에서와 동일하다.Insulating substrate 10, gate line 20, first isolation pattern 22, gate insulating film 30, semiconductor pattern 40, source electrode 61, drain electrode of thin film transistor substrate according to the second embodiment (62), the data line 60, the passivation layer 70, the pixel electrode 80 and the structure of the first contact hole 71 connecting the pixel electrode 80 and the drain electrode 62 in the first embodiment. Is the same as
제2 실시예에 따른 박막 트랜지스터 기판에서는 데이터선(60) 사이에 형성되는 제2 고립 패턴(64)이 게이트선(20)의 폭 전체와 중첩됨과 동시에 게이트선(20)을 중심으로 하여 상하로 분리되어 인접하고 있는 두 화소 전극(80)과도 중첩되어 있다. 특히, 제2 고립 패턴(64)은 그 하측과 중첩되어 있는 화소 전극(80)과 보호막(70)에 형성되어 있는 제2 접촉구(72)를 통하여 연결되어 있다.In the thin film transistor substrate according to the second exemplary embodiment, the second isolation pattern 64 formed between the data lines 60 overlaps the entire width of the gate line 20 and moves up and down about the gate line 20. It is also overlapped with two adjacent pixel electrodes 80. In particular, the second isolation pattern 64 is connected through the pixel electrode 80 overlapping with the lower side thereof and the second contact hole 72 formed in the passivation layer 70.
이렇게 하면, 제2 고립 패턴(64)은 유지 용량 전극으로서의 기능을 하게 된다. 즉, 화소 전극(80)과 연결되어 있는 제2 고립 패턴(64)이 게이트 절연막(30)만을 사이에 두고 전단의 게이트선(20)과 중첩됨으로써 형성하는 정전 용량이 게이트 절연막(30)과 보호막(70)을 사이에 두고 화소 전극(80)과 게이트 전극(20)이 중첩하여 만들어 내는 정전 용량보다 크기 때문에 큰 유지 용량을 얻을 수 있다.In this way, the second isolation pattern 64 functions as a storage capacitor electrode. That is, the capacitance formed by the second isolation pattern 64 connected to the pixel electrode 80 overlapping with the gate line 20 of the previous stage with only the gate insulating layer 30 interposed therebetween is the gate insulating layer 30 and the protective layer. Since the pixel electrode 80 and the gate electrode 20 are larger than the capacitance generated by overlapping with the 70 between them, a large holding capacitance can be obtained.
그러면, 본 발명의 제1 및 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 방법을 설명한다.Next, a method of manufacturing the thin film transistor substrate for a liquid crystal display device according to the first and second embodiments of the present invention will be described.
먼저, 절연 기판(10) 위에 게이트 금속을 증착하고 사진 식각하여 게이트 배선 및 제1 고립 패턴(22)을 형성한다. 이 때, 게이트 금속으로는 크롬(Cr)과 알루미늄(Al)의 이중층이나 알루미늄(Al)과 몰리브덴(Mo)의 이중층 또는 몰리텅스텐(MoW) 등을 사용한다.First, the gate metal is deposited on the insulating substrate 10 and photo-etched to form the gate wiring and the first isolation pattern 22. In this case, a double layer of chromium (Cr) and aluminum (Al), a double layer of aluminum (Al) and molybdenum (Mo), or molybdenum (MoW) is used as the gate metal.
다음, 질화 규소(SiNx)로 이루어진 게이트 절연막(30)과 비정질 규소 또는 다결정 규소로 이루어진 반도체층을 연속으로 증착하고 반도체층을 사진 식각하여 반도체 패턴(40)을 형성한다.Next, the gate insulating layer 30 made of silicon nitride (SiNx) and the semiconductor layer made of amorphous silicon or polycrystalline silicon are successively deposited, and the semiconductor layer is photo-etched to form the semiconductor pattern 40.
이어서, 데이터 금속을 증착하고 사진 식각하여 데이터선(60), 소스 전극(61) 및 드레인 전극(62)을 형성한다.Subsequently, the data metal is deposited and photo-etched to form the data line 60, the source electrode 61, and the drain electrode 62.
다음, 보호막(70)을 증착하고 사진 식각하여 제1 및 제2 접촉구(71, 72)를 형성한다. 이 때, 보호막(70)으로는 질화 규소를 사용할 수도 있으나 유전율도 작고 평탄화가 용이한 아크릴계 수지 등의 유기 절연막을 1㎛ 이상의 두께로 코팅하여 사용할 수도 있다.Next, the protective layer 70 is deposited and photo-etched to form first and second contact holes 71 and 72. In this case, silicon nitride may be used as the protective film 70, but an organic insulating film such as an acrylic resin having a small dielectric constant and easy to flatten may be coated with a thickness of 1 μm or more.
마지막으로, 보호막(70) 위에 ITO(indium tin oxide) 등을 증착하고 사진 식각하여 화소 전극(80)을 형성한다.Finally, indium tin oxide (ITO) or the like is deposited on the passivation layer 70 and photo-etched to form the pixel electrode 80.
이상과 같이 박막 트랜지스터 기판을 형성하면, 인접한 두 화소 전극이 도전성 이물질로 인하여 단락되었을 때 고립 패턴 상부에서 레이저를 사용하여 단락된 부분을 분리시킴으로써 수리할 수 있고, 데이터선과 화소 전극 사이의 신호 간섭과 분할 샷간의 스티치 불량을 감소시킬 수 있으며, 킥백 전압이 감소하여 플리커(flicker) 불량도 감소된다. 또한, 고립 패턴이 빛샘을 차단하기 때문에 상판의 블랙매트릭스의 폭을 좁게 형성할 수 있고 이를 통해 개구율을 증가시킬 수 있다.When the thin film transistor substrate is formed as described above, when two adjacent pixel electrodes are shorted due to the conductive foreign matter, it can be repaired by separating the shorted portions by using a laser on the upper part of the isolation pattern, and the signal interference between the data line and the pixel electrode is reduced. Stitch defects between split shots can be reduced, and kickback voltage is reduced to reduce flicker defects. In addition, since the isolation pattern blocks light leakage, the width of the black matrix of the upper plate may be narrowed, thereby increasing the aperture ratio.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,1 is a layout view of a thin film transistor substrate for a liquid crystal display according to a first exemplary embodiment of the present invention.
도 2는 도 1의 Ⅱ-Ⅱ'선에 대한 단면도이고,FIG. 2 is a cross-sectional view taken along line II-II ′ of FIG. 1;
도 3은 도 1의 Ⅲ-Ⅲ'선에 대한 단면도이고,3 is a cross-sectional view taken along line III-III 'of FIG. 1,
도 4는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,4 is a layout view of a thin film transistor substrate for a liquid crystal display according to a second exemplary embodiment of the present invention.
도 5는 도 4의 Ⅴ-Ⅴ'선에 대한 단면도이다.FIG. 5 is a cross-sectional view taken along the line VV ′ of FIG. 4.
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