KR100715739B1 - 높은 ｋ 값의 게이트 유전체를 갖는 반도체 장치를제조하는 방법 - Google Patents

높은 ｋ 값의 게이트 유전체를 갖는 반도체 장치를제조하는 방법 Download PDF

Info

Publication number
KR100715739B1
KR100715739B1 KR1020057017441A KR20057017441A KR100715739B1 KR 100715739 B1 KR100715739 B1 KR 100715739B1 KR 1020057017441 A KR1020057017441 A KR 1020057017441A KR 20057017441 A KR20057017441 A KR 20057017441A KR 100715739 B1 KR100715739 B1 KR 100715739B1
Authority
KR
South Korea
Prior art keywords
layer
gate dielectric
dielectric layer
oxide
capping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020057017441A
Other languages
English (en)
Other versions
KR20050108407A (ko
Inventor
저스틴 브라스크
마크 도크지
존 바낙
로버트 차우
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20050108407A publication Critical patent/KR20050108407A/ko
Application granted granted Critical
Publication of KR100715739B1 publication Critical patent/KR100715739B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/0134—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid with a treatment, e.g. annealing, after the formation of the insulator and before the formation of the conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/01342—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid by deposition, e.g. evaporation, ALD or laser deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/01344—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid in a nitrogen-containing ambient, e.g. N2O oxidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials

Landscapes

  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 장치를 제조하는 방법이 개시되었다. 본 방법은 기판(100) 위에 높은 k 값의 게이트 유전체층(110)을 형성하는 공정과, 상기 높은 k값의 게이트 유전체층 위에 캐핑 층(115)을 형성하는 공정을 포함한다. 상기 캐핑 층을 산화하여 상기 높은 k 값의 게이트 유전체 층 위에 캐핑 유전체 산화물(125)을 형성하는 공정 후에, 게이트 전극(120)이 상기 캐핑 유전체 산화물 위에 형성된다.
k 값, 게이트 유전체 층, 캐핑 층, 유전체 산화물

Description

높은 Ｋ 값의 게이트 유전체를 갖는 반도체 장치를 제조하는 방법{A METHOD FOR MAKING A SEMICONDUCTOR DEVICE HAVING A HIGH-K GATE DIELECTRIC}
본 발명은 반도체 제조 방법에 관한 것인데, 특히 높은 k 값의 게이트 유전체 층(high-k gate dielectric layer) 들을 갖는 반도체 장치에 관한 것이다.
박막 이산화규소 기재(very thin silicon dioxide based) 게이트 유전체를 갖는 MOS 전계 효과 트랜지스터들은 수용할 수 없는 게이트 누설 전류를 경험할 수 있다. 이산화규소 대신에, 특정의 높은 k 값의 유전체 재료로부터 게이트 유전체를 형성하면 게이트 누설을 감소시킬 수 있다. 그러나, 이런 유전체는 장치의 게이트 전극을 만드는 데에 양호한 재료인 폴리실리콘과 양립하지 못할 수 있다.
만일 이런 높은 k 값의 막이 산화물을 포함한다면, 이는 임의의 표면 부위들에서 산소 빈격자점(oxygen vacancy) 들을 드러낼 수 있다. 장치의 게이트 전극이 폴리실리콘을 포함한다면, 실리사이드가 이런 빈격자점이 생기는 곳에 형성될 수 있다. 실리사이드의 존재는 전극의 일 함수를 변경하거나 이 장치가 유전체를 통해 단락되는 것을 야기할 수 있다.
따라서, 높은 k 값의 게이트 유전체를 포함하는 반도체 장치를 제조하는 공정을 개선할 필요가 있다. 폴리실리콘 게이트 전극이 높은 k 값의 막 위에 형성되 는 경우에, 실리사이드 형성을 제거하는 (또는 적어도 최소화하는) 공정에 대한 필요가 존재한다. 본 발명의 방법은 이런 공정을 제공한다.
도1a 내지 도1d는 본 발명의 방법의 실시예를 구현할 때에 형성될 수 있는 구조들의 단면을 나타낸다.
이 도면들에 도시된 특징들은 스케일에 맞게 그려진 것은 아니다.
반도체 장치를 제조하는 방법이 설명된다. 본 방법은, 기판 위에 높은 k 값의 게이트 유전체 층을 형성하고, 이후 높은 k 값의 게이트 유전체 층 위에 캐핑 층(capping layer)을 형성하는 것을 포함한다. 캐핑 층을 산화하여 높은 k 값의 게이트 유전체 층 위에 캐핑 유전체 산화물을 형성한 후에 게이트 전극이 캐핑 유전체 산화물 위에 형성된다. 이하의 설명에서, 본 발명의 철저한 이해를 도모하기 위해 다수의 상세 사항이 제시된다. 그러나, 당업자에게는, 본 발명이 여기 명시적으로 설명된 것과는 다른 많은 방식으로 실시될 수 있다는 것이 명백할 것이다. 따라서 본 발명은 이하에 개시된 특정 상세 사항들에만 제한되지는 않는다.
본 발명의 방법의 일 실시예에 따르면, 높은 k 값의 게이트 유전체 층(110)은 도1a에 도시된 대로, 기판(100) 위에 형성된다. 기판(100)은 벌크 실리콘 또는 실리콘 온 인슐레이터(silicon-on-insulator) 구조를 포함할 수 있다. 대안으로는, 기판(100)은 그외의 재료들 - 이는 실리콘과 결합할 수도 있고 결합하지 않을 수도 있음- , 예를 들어, 게르마늄, 인듐 안티몬화물(indium antimonide), 납 텔루르화합물(lead telluride), 인듐 비화물(indium arsenide), 인듐 인화물(indium phosphide), 갈륨 비화물(gallium arsenide), 또는 갈륨 안티몬화물(gallium antimonide)을 포함할 수 있다. 기판(100)을 형성할 수 있는 재료들의 몇몇 예가 여기 설명되었지만, 반도체 장치가 건조될 수 있는 기초로서 기능 할 수 있는 임의의 재료는 본 발명의 사상 및 범위 내에 포함된다.
기판(100)이 실리콘 웨이퍼를 포함하는 경우에, 이 웨이퍼는 그 표면 위에 높은 k 값의 게이트 유전체 층(110)을 형성하기 전에 세정될 수 있다. 웨이퍼를 세정하기 위해서, 이는 희석된 플루오르화 수소산(HF) 용액, 예를 들어 50:1 비율로 섞인 물과 HF의 혼합액에 초기에 노출될 수 있다. 이 웨이퍼는 이후 메가소닉 탱크(magasonic tank)에 배치될 수 있고, 먼저 물/H2O2/NH4OH 용액에 노출되고, 이후 물/H2O2/HCl 용액에 노출된다. 물/H2O2/NH4OH 용액은 파티클들 및 유기 오염물들을 제거할 수 있고, 물/H2O2/HCl 용액은 금속성 오염물들을 제거할 수 있다.
세정 처리 후에, 높은 k 값의 게이트 유전체 층(110)은 기판(100) 위에 형성되어 도1a의 구조를 생성한다. 높은 k 값의 게이트 유전체 층(110)은 이산화규소의 유전 상수보다 더 큰 유전 상수를 갖는 재료를 포함한다. 유전체 층(110)은 양호하게는 이산화규소의 유전 상수보다 적어도 두 배인 유전 상수값, 즉 약 8보다 더 큰 유전 상수값을 갖는다. 높은 k 값의 게이트 유전체를 만드는 데에 사용될 수 있는 재료로서는, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물(lanthanum oxide), 지르코늄 산화물, 지르코늄 실리콘 산화물, 티타늄 산화물, 탄탈 산화물(tantalum oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염(lead zinc niobate)을 들 수 있다. 특별하게 양호한 것으로는, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 및 알루미늄 산화물을 들 수 있다. 유전체 층(110)을 형성하는 데에 사용될 수 있는 재료들의 몇몇 예가 여기 설명되었지만, 이 층은 게이트 누설을 감소시키도록 기능 하는 그외의 재료들로부터 만들어질 수도 있다.
높은 k 값의 게이트 유전체 층(110)은 종래의 퇴적 방법, 예를 들어, 종래의 화학 기상 증착법(CVD), 저압 CVD, 또는 물리적 기상 증착법(PVD) 공정을 이용하여 기판(100) 위에 형성될 수 있다. 양호하게는, 종래의 원자 층(atomic layer) CVD 법이 사용된다. 이런 공정에서, 금속 산화물 선구 물질(metal oxide precursor)(예로, 염화 금속(metal chloride)) 및 수증기(steam)는 CVD 반응기 내로 선택된 흐름율(flow rate)들로 공급될 수 있고, 이후 이 반응기는 선택된 온도 및 압력에서 동작되어 기판(100)과 유전체 층(110) 간의 원자적으로 평활한 인터페이스를 생성한다. CVD 반응기는 소정 두께를 갖는 층을 형성하기에 충분한 정도로 오랫동안 작동해야만 한다. 대부분의 응용 들에서, 유전체 층(110)의 두께는 약 60 옹스트롬의 두께보다 작아야 하며, 더 양호하게는 약 5 옹스트롬과 약 40 옹스트롬 사이의 값을 가져야 한다.
퇴적되었을 때, 높은 k 값의 게이트 유전체 층(110)은 실리사이드가 형성될 수 있는 산소 빈격자점의 존재로 인해 폴리실리콘과 양립하지 않을 수 있다. 본 발명의 방법에서, 캐핑 유전체 산화물(capping dielectric oxide)이 높은 k 값의 게이트 유전체 층(110) 위에 형성되어, 이 층이 폴리실리콘 또는 게이트 전극을 형성하는 데에 사용될 수 있는 그외의 재료들과 양립할 수 있도록 하여 준다.
캐핑 유전체 산화물은, 층(110) 위에 캐핑 층을 형성하고 이후 이 캐핑 층을 산화함으로써 높은 k 값의 게이트 유전체 층 위에 형성될 수 있다. 도1b는 캐핑 층(115)이 높은 k 값의 게이트 유전체 층(110) 위에 형성된 구조의 단면을 도시하고 있다. 양호한 실시예에서, 캐핑 층(115)은 실리콘을 포함하는데, 그외의 재료들, 예를 들어, 알루미늄이 대신 사용될 수 있다. 캐핑 층(115)은 양호하게는 약 5개의 단일 층(monolayer) 두께보다 작고, 더 양호하게는 단지 하나 또는 두 개의 단일 층으로 구성될 수 있다. 캐핑 층(115)은 종래의 물리적 기상 증착법을 사용하여(예를 들어, 하나 내지 다섯 개의 실리콘 단일 층 또는 또 다른 재료를 높은 k 값의 게이트 유전체 층(110)의 표면상으로 스퍼터링 함으로써) 형성될 수 있다.
높은 k 값의 유전체 층(110)이 금속 산화물을 포함하는 경우에, 산소 빈격자점 -수산기 종단(hydroxyl group termination)이 고갈된 표면 부위들- 이 존재할 수 있다. 실리콘 박막 층을 층(110)의 표면 상으로 스퍼터링함으로써 층(110) 위에 캐핑 층(115)를 형성하면, 이런 표면 부위들을 실리콘으로 포화시킬 수 있는데, 이는 실리사이드가 이런 표면 부위들의 모든(또는 적어도 대부분의) 곳에서 형성되는 것을 야기할 수 있다. 예를 들어, 만일 층(110)이 하프늄 산화물을 포함한다면, 이 산화물 위에 실리콘 박막 층을 형성하는 것은 하프늄 실리콘 결합이 하프늄 산화물 막에서 산소 빈격자점이 발생하는 곳에서 형성되도록 야기할 것이다.
높은 k 값의 게이트 유전체 층(110) 위에 캐핑 층(115)을 형성한 후에, 캐핑 층(115)은 산화되어 높은 k 값의 게이트 유전체 층(110) 위에 캐핑 유전체 층(125)을 형성한다. 캐핑 유전체 산화물(125)은, 폴리실리콘 층이 캐핑 유전체 층(125) 위에 형성되는 경우에 실리사이드 형성을 방지하는 초박막 보호 산화물층으로서 기능할 것이다. 캐핑 층(115)이 실리콘을 포함하는 경우에, 캐핑 유전체 층(125)은 이산화규소로 된 초박막 층을 포함할 수 있다.
캐핑 층(115)은 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition process)을 사용함으로써 또는 캐핑 층을 산화제를 포함하는 용액에 노출시킴으로써 산화될 수 있다. 캐핑 층(115)을 산화하기 위해서 플라즈마 화학 기상 증착법을 사용하는 경우에, 다이렉트 플라즈마 화학 기상 증착법(PECVD) 또는 리모트 플라즈마 화학 기상 증착법(RPECVD)이 사용될 수 있다. 이런 PECVD 또는 RPECVD에서, 캐핑 층(115)은 이를 플라즈마 소스에 의해 발생되는 이온화된 산소 핵종들(ionized oxygen species)에 노출시킴으로써 산화될 수 있다. PECVD가 사용되는 경우에, 이런 이온화된 산소 핵종들은, 예를 들어, 산소, 일산화질소(nitrous oxide), 또는 산소와 일산화질소의 혼합물을 반응기 내로 공급하고, 이후 반응기 내의 플라즈마를 때림으로써 발생될 수 있다. RPECVD가 사용되는 경우에, 플라즈마는 원격적으로 때려질 수 있고, 이후 귀결되는 이온화된 산소 핵종들은 반응기 내로 공급될 수 있다. 대안으로는, 이온화된 산소 핵종들은 운반 가스 예를 들어 아르곤 또는 헬륨을 사용하여 원격으로 플라즈마를 때리고 귀결되는 이온화된 성분들을 반응기 내로 공급하고, 이후 산소, 일산화질소 또는 산소와 일산화질소의 혼합물을 반응기 내로 공급함으로써 - 플라즈마 소스로부터 다운스트림으로- 생성될 수도 있다.
반응기는, 높은 k 값의 게이트 유전체 층(110)의 부분들에 결합한 캐핑 층(115)의 적어도 그런 부분들을 산화하는 데에 충분한 시간 동안 적합한 조건들(예로, 압력, 무선 주파수 및 전력) 하에서 동작해야만 한다. 예를 들어, 캐핑 층(115)이 실리콘을 포함하는 경우에, 산화 단계는 모든 실리사이드를 산화시켜야만 한다. 이 산화 단계는 층(110) 내에 있는 금속 원자들에 결합하지 않았던 캐핑 층(115)의 임의의 부분을 산화시킬 수도 있다. 실리사이드가 형성된 각각의 표면 부위에서, 이런 산화 단계는 실리콘 원자(이는 실리사이드를 형성했음)와 이 실리콘 원자가 결합했던 높은 k 값의 막으로부터의 금속 원자 간의 가교 산소(bridging oxygen)를 도입할 수 있다.
양호한 실시예에서, 이 산화 단계는 비교적 낮은 온도, 예로 약 500℃보다 낮은 온도에서 일어난다. 캐핑 층(115)을 비교적 낮은 온도에서 산화함으로써, 높은 k 값의 게이트 유전체 층은 그 비정질 상태를 유지할 수 있고, 기판(100)과 층(110) 간의 인터페이스로 확산하는 산소량은 감소할 수 있다. 이는, 다음으로 이 인터페이스에서의 추가적 산화물 성장량을 제한할 수 있다.
플라즈마 화학 기상 증착법을 사용하여 캐핑 층(115)을 산화하는 대신에, 캐핑 층(115)을 산화제를 포함하는 용액에 노출함으로써 산화될 수 있다. 양호한 실시예에서, 산화제는 과산화수소를 포함한다. 캐핑 층(115)이 과산화수소 기재 용액에 노출되었을 때, 체적 기준으로 약 2％ 내지 약 30％의 과산화수소를 포함하는 수용액(aqueous solution)이 사용될 수 있다. 이 노출 단계는 적어도 약 1 분 동안에 약 15℃ 내지 약 40℃ 간에서 일어나야만 한다. 특별하게 양호한 실시예에서, 캐핑 층(115)은 약 25℃의 온도에서 약 10 분 동안에 체적 기준으로 약 6.7％의 H2O2 를 함유하는 수용액에 노출된다.
캐핑 층(115)을 과산화수소를 포함하는 용액에 노출함으로써 산화되는 경우에, 약 1 내지 약 10 watts/cm2 로 방산하면서 약 10 ㎑ 내지 약 2,000 ㎑ 의 주파수로 음파 에너지를 동시에 가하는 것이 바람직하다. 양호한 실시예에서, 음파 에너지는 약 5watts/cm2 로 방산하면서 약 1,000 ㎑ 의 주파수로 가해질 수 있다.
캐핑 층(115)을 산화하여 캐핑 유전체 층(125)을 형성한 후에, 게이트 전극이 산화물(125) 상에 형성된다. 양호한 실시예에서, 게이트 전극은 캐핑 유전체 산화물(125) 상에 폴리실리콘 층(120)을 초기에 퇴적함으로써 형성될 수 있는데, 이는 도1c의 구조를 산출한다. 폴리실리콘 층(120)은 종래의 방법들을 사용하여 퇴적될 수 있는데, 양호하게는 약 500 옹스트롬 내지 약 4,000 옹스트롬의 두께를 갖는다. 에칭 층들(120, 125 및 110)이 도1d의 구조를 형성한 후에, 종래의 기술을 사용하여, 게이트 전극을 완성하는 데에 일반적으로 사용되는 추가의 공정(예로 에칭된 폴리실리콘 구조(130)의 상부에 실리사이드(도시 안됨)를 형성하는 것)이 가해질 수 있다. 이런 단계들은 당업자에게 공지되어 있으므로, 그 내용은 여기서 더 자세히 설명되지 않는다.
높은 k 값의 게이트 유전체 층(110) 위에 캐핑 층(115)을 형성하기 전에, 이 층으로부터 불순물을 제거하고 이 층의 산소 함유량을 증가시키기 위해서 습식 화학 처리(wet chemical treatment)를 하는 것이 바람직하다. 이런 습식 화학 처리는 높은 k 값의 유전체 층(110)을 수산화물 소스를 포함하는 용액에 노출하는 것을 포함할 수 있다. 이 용액은 적어도 약 7의 pH 를 가지는데, 더 양호하게는 약 11 내지 약 13의 pH를 가진다. 수산화물 소스는 예를 들어 탈 이온화된 물, 과산화수소, 암모늄 수산화물 및/또는 테트라메틸 암모늄 수산화물(TMAH)와 같은 테트라알킬 암모늄 수산화물(tetraalkyl ammonium hydroxide)을 포함할 수 있다.
높은 k 값의 게이트 유전체 층(110)이 주로 탈 이온화된 물로 구성되는 용액에 노출된 경우에, 높은 k 값의 유전체 층(110)은 적어도 약 35℃의 온도에서 적어도 약 1 분동안 그런 용액에 노출되어야만 한다. 특별히 양호한 실시예에서, 높은 k 값의 유전체 층(110)은 약 40℃의 온도에서 적어도 약 20 분 동안 그런 용액에 노출될 수 있다.
높은 k 값의 유전체 층(110)이 과산화수소 기재 용액에 노출된 경우에, 체적으로 약 2％ 내지 약 30 ％ 의 과산화수소를 포함하는 수용액이 사용될 수 있다. 이 노출 단계는 적어도 약 1 분 동안에 약 15℃ 내지 약 40℃의 사이에서 일어나야만 한다. 특별하게 양호한 실시예에서, 높은 k 값의 유전체 층(110)은 약 25℃의 온도에서 약 10분 동안에 체적으로 약 6.7％의 H2O2 를 함유하는 수용액에 노출된다.
높은 k 값의 게이트 유전체 층(110)이 암모늄 수산화물 기재 용액에 노출된 경우에, 체적으로 약 2％ 및 약 30％ 사이의 암모늄 수산화물을 함유하는 수용액이 사용될 수 있다. 특별하게 양호한 실시예에서, 높은 k 값의 게이트 유전체 층(110)은 약 25℃의 온도에서 약 30분 동안에 체적으로 15％의 NH4OH를 함유하는 수용액에 노출된다.
높은 k 값의 게이트 유전체 층(110)이 과산화수소/암모늄 수산화물 기재 용액에 노출된 경우에, 체적으로 약 1％ 내지 약 10％ 사이의 과산화수소를 함유하는 수용액, 및 체적으로 약 1％ 내지 약 10％ 사이의 암모늄 수산화물을 함유하는 용액이 사용될 수 있다. 이 노출 단계는 적어도 약 1 분 동안에 약 15℃ 내지 약 40℃ 사이에서 일어나야만 한다. 특별하게 양호한 실시예에서, 높은 k 값의 게이트 유전체 층(110)은 약 25℃의 온도에서 약 10분 동안에 체적으로 약 4.2％의 H2O2 와 약 4.2％의 NH4OH를 함유하는 수용액에 노출된다.
높은 k 값의 게이트 유전체 층(110)이 TMAH 기재 용액에 노출된 경우에, 체적으로 약 2％ 내지 약 30％ 사이의 TMAH를 함유하는 수용액이 사용될 수 있다. 이 노출 단계는 적어도 약 1 분 동안에 약 15℃ 내지 약 90℃ 사이에서 일어나야만 한다. 특별하게 양호한 실시예에서, 높은 k 값의 게이트 유전체 층(110)은 약 80℃의 온도에서 약 2분 동안에 체적으로 약 25％의 TMAH를 함유하는 수용액에 노출된다.
높은 k 값의 게이트 유전체 층(110)이 수산화물의 소스를 포함하는 용액에 노출된 경우에, 약 1 내지 약 10 watts/cm2 사이에서 방산하면서 약 10 ㎑ 내지 약 2,000 ㎑ 사이의 주파수로 음파 에너지를 가하는 것이 바람직하다. 양호한 실시예에서, 음파 에너지는 약 5watts/cm2 로 방산하면서 약 1,000 ㎑ 의 주파수로 가해질 수 있다.
높은 k 값의 게이트 유전체 층(110)으로부터 불순물을 제거하고 이 층의 산소 함유량을 증가시키기 위해서 사용될 수 있는 습식 화학 처리의 몇 가지 예가 여기 설명되었지만, 그런 식으로 높은 k 값의 게이트 유전체 층(110)을 변경하도록 작동하는 그 외의 처리가 당업자에게는 명백할 것이다. 예들로서는, 높은 k 값의 게이트 유전체 층(110)을 오존을 함유하는 수용액에 또는 다른 유형의 산화제 및/또는 환원제를 함유하는 그 외의 용액에 노출하는 것을 포함한다. 습식 화학 처리가 캐핑 층(115)을 형성하기 전에 높은 k 값의 게이트 유전체 층(110)에 가해졌을 때, 층(110)을 처리하는 데에 쓰였던 동일 공정을 캐핑 층을 산화하는 데에 쓰는 것이 바람직하다.
본 발명의 방법은 높은 k 값의 게이트 유전체 층이 폴리실리콘 기재 게이트 전극과 사용되는 것을 이루어 준다. 산소 빈격자점이 발생하는 높은 k 값의 게이트 유전체 층(110)의 표면 부위 상에서 실리사이드 형성을 강제하고 폴리실리콘 기재 게이트 전극을 형성하기 전에 귀결되는 실리사이드를 산화물로 변경시킴으로써, 귀결되는 장치의 전기적 속성을 향상할 수 있다.
이상의 설명이 본 발명의 방법에서 사용될 수 있는 특정의 단계들 및 재료를 한정하였지만, 당업자는 많은 변경 및 대체물이 이뤄질 수 있음을 알 것이다. 따라서, 모든 변경들, 이형들, 대체물들 및 추가사항들은 청구범위에 의해 규정되는 본 발명의 사상 및 범위 내에 속하도록 의도하였다는 점을 말하고자 한다.

Claims (22)

  1. 기판 위에 높은 k 값의 게이트 유전체 층을 형성하는 공정과,
    상기 높은 k 값의 게이트 유전체 층으로부터 불순물들을 제거하고 상기 높은 k 값의 게이트 유전체 층의 산소 함유량을 증가시키기 위하여, 상기 높은 k 값의 게이트 유전체 층에 습식 화학 처리(wet chemical treatment)를 적용하는 공정과,
    상기 적용 공정 후에, 상기 높은 k 값의 게이트 유전체 층 위에 캐핑 층(capping layer)을 형성하는 공정과,
    상기 캐핑 층을 산화하여 상기 높은 k 값의 게이트 유전체 층 위에 캐핑 유전체 산화물을 형성하는 공정과,
    상기 캐핑 유전체 산화물 위에 게이트 전극을 형성하는 공정
    을 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 높은 k 값의 게이트 유전체 층은 원자층 화학 기상 증착법에 의해 형성되고, 상기 높은 k 값의 게이트 유전체 층은, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 티타늄 산화물, 탄탈 산화물, 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염(lead zinc niobate)으로 구성된 군으로부터 선택된 재료를 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 캐핑 층은 실리콘을 포함하는 반도체 장치 제조 방법.
  4. 제3항에 있어서, 상기 캐핑 층은 약 5개의 단일 층(monolayer)들의 두께보다 작은 두께를 갖는 반도체 장치 제조 방법.
  5. 제4항에 있어서, 플라즈마 소스에 의해 발생된 이온화된 산소 핵종(ionized oxygen species)에 상기 캐핑 층을 노출시키는 것을 포함하는 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition)을 사용하여 상기 캐핑 층이 산화되는 반도체 장치 제조 방법.
  6. 제4항에 있어서, 상기 캐핑 층은, 산화제를 포함하는 용액에 상기 캐핑 층을 노출시킴으로써 산화되는 반도체 장치 제조 방법.
  7. 제6항에 있어서, 상기 산화제는 과산화수소를 포함하는 반도체 장치 제조 방법.
  8. 제7항에 있어서, 상기 게이트 전극은 폴리실리콘을 포함하는 반도체 장치 제조 방법.
  9. 삭제
  10. 기판 위에 높은 k 값의 게이트 유전체 층을 형성하는 공정과,
    상기 높은 k 값의 게이트 유전체 층으로부터 불순물들을 제거하고 상기 높은 k 값의 게이트 유전체 층의 산소 함유량을 증가시키기 위하여, 상기 높은 k 값의 게이트 유전체 층에 습식 화학 처리를 적용하는 공정과,
    상기 적용 공정 후에, 상기 높은 k 값의 게이트 유전체 층 위에 약 5개의 단일 층들의 두께보다 작은 두께의 캐핑 층을 형성하는 공정과,
    상기 캐핑 층을 산화하여 상기 높은 k 값의 게이트 유전체 층 위에 캐핑 유전체 산화물을 형성하는 공정과,
    상기 캐핑 유전체 산화물 위에 폴리실리콘을 포함하는 층을 형성하는 공정
    을 포함하는 반도체 장치 제조 방법.
  11. 제10항에 있어서, 상기 높은 k 값의 게이트 유전체 층은, 원자 층 화학 기상 증착법(atomic layer chemical vapor deposition)에 의해 형성되고, 약 5 옹스트롬과 약 40 옹스트롬 사이의 두께를 갖는 반도체 장치 제조 방법.
  12. 제11항에 있어서, 상기 높은 k 값의 게이트 유전체 층은 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 및 알루미늄 산화물로 구성된 군으로부터 선택된 재료를 포함하는 반도체 장치 제조 방법.
  13. 제12항에 있어서, 상기 캐핑 층은, 실리콘을 포함하고, 플라즈마 소스에 의해 발생된 이온화된 산소 핵종에 상기 캐핑 층을 노출시키는 것을 포함하는 플라즈마 화학 기상 증착법을 사용하여 산화되는 반도체 장치 제조 방법.
  14. 제12항에 있어서, 상기 캐핑 층은, 실리콘을 포함하고, 과산화수소를 포함하는 용액에 상기 캐핑 층을 노출시킴으로써 산화되는 반도체 장치 제조 방법.
  15. 기판 위에 높은 k 값의 게이트 유전체 층을 형성하는 공정 -상기 높은 k 값의 게이트 유전체 층은, 약 60 옹스트롬보다 작은 두께를 갖고, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 및 알루미늄 산화물로 구성된 군으로부터 선택된 재료를 포함함- 과,
    상기 높은 k 값의 게이트 유전체 층 위에, 약 5개의 단일 층들의 두께보다 작은 두께의 실리콘 함유층을 형성하는 공정과,
    상기 실리콘 함유층을 산화하여 상기 높은 k 값의 게이트 유전체 층 위에 이산화규소 층을 형성하는 공정과,
    상기 이산화규소 층 위에 폴리실리콘을 포함하는 층을 형성하는 공정과,
    상기 폴리실리콘 함유층, 상기 이산화규소 층 및 상기 높은 k 값의 게이트 유전체 층을 에칭하는 공정
    을 포함하는 반도체 장치 제조 방법.
  16. 제15항에 있어서, 상기 높은 k 값의 게이트 유전체 층은, 원자 층 화학 기상 증착법에 의해 형성되고, 약 5 옹스트롬과 약 40 옹스트롬 사이의 두께를 갖는 반도체 장치 제조 방법.
  17. 제16항에 있어서, 플라즈마 소스에 의해 발생된 이온화된 산소 핵종에 상기 실리콘 함유층을 노출시키는 것을 포함하는 플라즈마 화학 기상 증착법을 사용하여 상기 실리콘 함유층이 산화되는 반도체 장치 제조 방법.
  18. 제16항에 있어서, 상기 실리콘 함유층은 과산화수소를 포함하는 용액에 상기 실리콘 함유층을 노출시킴으로써 산화되는 반도체 장치 제조 방법.
  19. 제18항에 있어서, 상기 실리콘 함유층은 적어도 약 1 분 동안 약 15℃와 약 40℃ 사이의 온도에서 과산화수소를 포함하는 용액에 노출되는 반도체 장치 제조 방법.
  20. 제15항에 있어서, 상기 높은 k 값의 게이트 유전체 층 위에 상기 실리콘 함유층을 형성하기 전에, 상기 높은 k 값의 게이트 유전체 층으로부터 불순물들을 제거하고 상기 높은 k 값의 게이트 유전체 층의 산소 함유량을 증가시키기 위해서, 상기 높은 k 값의 게이트 유전체 층에 습식 화학 처리를 적용하는 공정을 더 포함하는 반도체 장치 제조 방법.
  21. 제1항에 있어서, 상기 습식 화학 처리는 수산화물의 소스를 포함하는 반도체 장치 제조 방법.
  22. 제10항에 있어서, 상기 습식 화학 처리는 수산화물의 소스를 포함하는 반도체 장치 제조 방법.
KR1020057017441A 2003-03-18 2003-12-18 높은 ｋ 값의 게이트 유전체를 갖는 반도체 장치를제조하는 방법 Expired - Fee Related KR100715739B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/391,816 2003-03-18
US10/391,816 US6696327B1 (en) 2003-03-18 2003-03-18 Method for making a semiconductor device having a high-k gate dielectric

Publications (2)

Publication Number Publication Date
KR20050108407A KR20050108407A (ko) 2005-11-16
KR100715739B1 true KR100715739B1 (ko) 2007-05-09

Family

ID=31495702

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057017441A Expired - Fee Related KR100715739B1 (ko) 2003-03-18 2003-12-18 높은 ｋ 값의 게이트 유전체를 갖는 반도체 장치를제조하는 방법

Country Status (7)

Country Link
US (2) US6696327B1 (ko)
EP (1) EP1604405A1 (ko)
KR (1) KR100715739B1 (ko)
CN (1) CN100413087C (ko)
AU (1) AU2003299751A1 (ko)
TW (1) TWI230434B (ko)
WO (1) WO2004084311A1 (ko)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132336B1 (en) 2002-02-12 2006-11-07 Lsi Logic Corporation Method and apparatus for forming a memory structure having an electron affinity region
US6989565B1 (en) * 2002-04-15 2006-01-24 Lsi Logic Corporation Memory device having an electron trapping layer in a high-K dielectric gate stack
DE10218799A1 (de) * 2002-04-23 2003-11-13 Ihp Gmbh Halbleiterkondensator mit Praseodymoxid als Dielektrikum
US7056780B2 (en) * 2003-07-18 2006-06-06 Intel Corporation Etching metal silicides and germanides
US7037845B2 (en) * 2003-08-28 2006-05-02 Intel Corporation Selective etch process for making a semiconductor device having a high-k gate dielectric
TWI258811B (en) * 2003-11-12 2006-07-21 Samsung Electronics Co Ltd Semiconductor devices having different gate dielectrics and methods for manufacturing the same
US20070023842A1 (en) * 2003-11-12 2007-02-01 Hyung-Suk Jung Semiconductor devices having different gate dielectric layers and methods of manufacturing the same
KR100618815B1 (ko) * 2003-11-12 2006-08-31 삼성전자주식회사 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
US7153734B2 (en) 2003-12-29 2006-12-26 Intel Corporation CMOS device with metal and silicide gate electrodes and a method for making it
CN1312738C (zh) * 2004-02-16 2007-04-25 南京大学 制备稳定的稀土氧化物栅介电薄膜的方法
US6893927B1 (en) 2004-03-22 2005-05-17 Intel Corporation Method for making a semiconductor device with a metal gate electrode
US7208361B2 (en) * 2004-03-24 2007-04-24 Intel Corporation Replacement gate process for making a semiconductor device that includes a metal gate electrode
US7153784B2 (en) * 2004-04-20 2006-12-26 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
US20050250258A1 (en) * 2004-05-04 2005-11-10 Metz Matthew V Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
US7045428B2 (en) * 2004-05-26 2006-05-16 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a conductor that facilitates current flow across a P/N junction
US20050272191A1 (en) * 2004-06-03 2005-12-08 Uday Shah Replacement gate process for making a semiconductor device that includes a metal gate electrode
US6887800B1 (en) 2004-06-04 2005-05-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and metal layers that meet at a P/N junction
US7323423B2 (en) * 2004-06-30 2008-01-29 Intel Corporation Forming high-k dielectric layers on smooth substrates
US7157378B2 (en) * 2004-07-06 2007-01-02 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
US7148548B2 (en) * 2004-07-20 2006-12-12 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
KR100597642B1 (ko) * 2004-07-30 2006-07-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US7176090B2 (en) * 2004-09-07 2007-02-13 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
US7074680B2 (en) 2004-09-07 2006-07-11 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US7390709B2 (en) 2004-09-08 2008-06-24 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
US7507629B2 (en) * 2004-09-10 2009-03-24 Gerald Lucovsky Semiconductor devices having an interfacial dielectric layer and related methods
US7235847B2 (en) 2004-09-17 2007-06-26 Freescale Semiconductor, Inc. Semiconductor device having a gate with a thin conductive layer
US20060065627A1 (en) * 2004-09-29 2006-03-30 James Clarke Processing electronic devices using a combination of supercritical fluid and sonic energy
US7361608B2 (en) * 2004-09-30 2008-04-22 Tokyo Electron Limited Method and system for forming a feature in a high-k layer
US7384880B2 (en) * 2004-10-12 2008-06-10 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US20060094180A1 (en) * 2004-11-02 2006-05-04 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode
US20060091483A1 (en) * 2004-11-02 2006-05-04 Doczy Mark L Method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode
US7381608B2 (en) * 2004-12-07 2008-06-03 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode
US7064066B1 (en) * 2004-12-07 2006-06-20 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric and a titanium carbide gate electrode
US20060121742A1 (en) * 2004-12-07 2006-06-08 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US7160779B2 (en) * 2005-02-23 2007-01-09 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US20060220090A1 (en) * 2005-03-23 2006-10-05 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
US7449756B2 (en) * 2005-06-13 2008-11-11 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
US7501336B2 (en) * 2005-06-21 2009-03-10 Intel Corporation Metal gate device with reduced oxidation of a high-k gate dielectric
JP5072209B2 (ja) * 2005-09-28 2012-11-14 株式会社東芝 半導体装置及びその製造方法
US7226831B1 (en) 2005-12-27 2007-06-05 Intel Corporation Device with scavenging spacer layer
US7994590B2 (en) * 2006-01-30 2011-08-09 Georgia Tech Research Corporation High dielectric constant insulators and associated fabrication methods
US20070262399A1 (en) * 2006-05-10 2007-11-15 Gilbert Dewey Sealing spacer to reduce or eliminate lateral oxidation of a high-k gate dielectric
US7582549B2 (en) 2006-08-25 2009-09-01 Micron Technology, Inc. Atomic layer deposited barium strontium titanium oxide films
KR20080110366A (ko) * 2007-06-15 2008-12-18 주식회사 동부하이텍 반도체 소자의 게이트 형성 방법
US8030163B2 (en) * 2007-12-26 2011-10-04 Intel Corporation Reducing external resistance of a multi-gate device using spacer processing techniques
US7763943B2 (en) * 2007-12-26 2010-07-27 Intel Corporation Reducing external resistance of a multi-gate device by incorporation of a partial metallic fin
US20090206404A1 (en) * 2008-02-15 2009-08-20 Ravi Pillarisetty Reducing external resistance of a multi-gate device by silicidation
US8349739B2 (en) * 2008-08-29 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Conformal etch material and process
US20100052076A1 (en) * 2008-09-04 2010-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating high-k poly gate device
CN102460662B (zh) * 2009-06-25 2014-09-10 朗姆研究公司 用于处理半导体晶片的方法
JP2012531734A (ja) * 2009-06-25 2012-12-10 ラム・リサーチ・アーゲー 半導体ウエハを処理するための方法
JP5757628B2 (ja) * 2009-12-01 2015-07-29 国立研究開発法人物質・材料研究機構 界面層削減方法、高誘電率ゲート絶縁膜の形成方法、高誘電率ゲート絶縁膜、高誘電率ゲート酸化膜、及び高誘電率ゲート酸化膜を有するトランジスタ
US8574990B2 (en) 2011-02-24 2013-11-05 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gate
US8802524B2 (en) 2011-03-22 2014-08-12 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gates
US20130244447A1 (en) * 2011-11-24 2013-09-19 University Of Manitoba Oxidation of metallic films
US9876083B2 (en) * 2016-01-29 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
US10439071B2 (en) * 2017-04-05 2019-10-08 Shenzhen China Star Optoelectronics Technology Co., Ltd Thin film transistors and the manufacturing methods thereof, and array substrates
US11791167B2 (en) * 2020-03-31 2023-10-17 Tokyo Electron Limited Cyclic self-limiting etch process

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315608A (ja) * 1992-05-13 1993-11-26 Tadahiro Omi 半導体装置
GB2286723B (en) 1992-12-11 1997-01-08 Intel Corp A mos transistor having a composite gate electrode and method of fabrication
US5891798A (en) 1996-12-20 1999-04-06 Intel Corporation Method for forming a High dielectric constant insulator in the fabrication of an integrated circuit
US5963810A (en) * 1997-12-18 1999-10-05 Advanced Micro Devices Semiconductor device having nitrogen enhanced high permittivity gate insulating layer and fabrication thereof
US6027976A (en) * 1997-12-18 2000-02-22 Advanced Micro Devices, Inc. Process for making semiconductor device having nitride at silicon and polysilicon interfaces
US20020197790A1 (en) * 1997-12-22 2002-12-26 Kizilyalli Isik C. Method of making a compound, high-K, gate and capacitor insulator layer
US6121094A (en) * 1998-07-21 2000-09-19 Advanced Micro Devices, Inc. Method of making a semiconductor device with a multi-level gate structure
JP2000243953A (ja) * 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
US6625217B1 (en) * 1999-10-15 2003-09-23 Lucent Technologies Inc. Constrained wavelet packet for tree-structured video coders
US6541367B1 (en) * 2000-01-18 2003-04-01 Applied Materials, Inc. Very low dielectric constant plasma-enhanced CVD films
US6184072B1 (en) 2000-05-17 2001-02-06 Motorola, Inc. Process for forming a high-K gate dielectric
US6444592B1 (en) * 2000-06-20 2002-09-03 International Business Machines Corporation Interfacial oxidation process for high-k gate dielectric process integration
JP2002134739A (ja) * 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6544906B2 (en) 2000-12-21 2003-04-08 Texas Instruments Incorporated Annealing of high-k dielectric materials
US6514828B2 (en) * 2001-04-20 2003-02-04 Micron Technology, Inc. Method of fabricating a highly reliable gate oxide
US6642131B2 (en) * 2001-06-21 2003-11-04 Matsushita Electric Industrial Co., Ltd. Method of forming a silicon-containing metal-oxide gate dielectric by depositing a high dielectric constant film on a silicon substrate and diffusing silicon from the substrate into the high dielectric constant film
US6420279B1 (en) 2001-06-28 2002-07-16 Sharp Laboratories Of America, Inc. Methods of using atomic layer deposition to deposit a high dielectric constant material on a substrate
US6573193B2 (en) 2001-08-13 2003-06-03 Taiwan Semiconductor Manufacturing Co., Ltd Ozone-enhanced oxidation for high-k dielectric semiconductor devices
US6797599B2 (en) * 2001-08-31 2004-09-28 Texas Instruments Incorporated Gate structure and method
US6646307B1 (en) * 2002-02-21 2003-11-11 Advanced Micro Devices, Inc. MOSFET having a double gate
US6815297B1 (en) * 2002-02-21 2004-11-09 Advanced Micro Devices, Inc. Ultra-thin fully depleted SOI device and method of fabrication
US6891227B2 (en) * 2002-03-20 2005-05-10 International Business Machines Corporation Self-aligned nanotube field effect transistor and method of fabricating same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Electronics Letters vol. 38, page 1223
IEDM 2002 vol. 34, page 861

Also Published As

Publication number Publication date
US20040185627A1 (en) 2004-09-23
TWI230434B (en) 2005-04-01
US6696327B1 (en) 2004-02-24
WO2004084311A1 (en) 2004-09-30
CN1692500A (zh) 2005-11-02
CN100413087C (zh) 2008-08-20
AU2003299751A1 (en) 2004-10-11
EP1604405A1 (en) 2005-12-14
US6897134B2 (en) 2005-05-24
KR20050108407A (ko) 2005-11-16
TW200425392A (en) 2004-11-16

Similar Documents

Publication Publication Date Title
US6696327B1 (en) Method for making a semiconductor device having a high-k gate dielectric
US6939815B2 (en) Method for making a semiconductor device having a high-k gate dielectric
US6689675B1 (en) Method for making a semiconductor device having a high-k gate dielectric
US6713358B1 (en) Method for making a semiconductor device having a high-k gate dielectric
US7615441B2 (en) Forming high-k dielectric layers on smooth substrates
US6716707B1 (en) Method for making a semiconductor device having a high-k gate dielectric
US6787440B2 (en) Method for making a semiconductor device having an ultra-thin high-k gate dielectric
US7084038B2 (en) Method for making a semiconductor device having a high-k gate dielectric
CN100524660C (zh) 用于制作具有高k栅介电层和金属栅电极的半导体器件的方法
US6709911B1 (en) Method for making a semiconductor device having a high-k gate dielectric
US9006056B2 (en) Method for reducing interfacial layer thickness for high-k and metal gate stack
WO2003100844A1 (en) Method for forming silicon dioxide film on silicon substrate, method for forming oxide film on semiconductor substrate, and method for producing semiconductor device
US9831084B2 (en) Hydroxyl group termination for nucleation of a dielectric metallic oxide
US6806146B1 (en) Method for making a semiconductor device having a high-k gate dielectric
WO2012154789A2 (en) Methods for manufacturing high dielectric constant films
US20120329230A1 (en) Fabrication of silicon oxide and oxynitride having sub-nanometer thickness
TW202412185A (zh) 防止鋁擴散之阻障層
JP2004087733A (ja) 半導体装置の製造方法
US7575991B2 (en) Removing a high-k gate dielectric

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

St.27 status event code: A-0-1-A10-A15-nap-PA0105

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U12-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

FPAY Annual fee payment

Payment date: 20130502

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20140502

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

FPAY Annual fee payment

Payment date: 20150417

Year of fee payment: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

FPAY Annual fee payment

Payment date: 20160427

Year of fee payment: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

FPAY Annual fee payment

Payment date: 20170502

Year of fee payment: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

FPAY Annual fee payment

Payment date: 20180427

Year of fee payment: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20210502

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20210502

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000