KR100712355B1 - Capacitor for Semiconductor device and the manufacturing method thereof - Google Patents

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KR100712355B1 KR1020050100145A KR20050100145A KR100712355B1 KR 100712355 B1 KR100712355 B1 KR 100712355B1 KR 1020050100145 A KR1020050100145 A KR 1020050100145A KR 20050100145 A KR20050100145 A KR 20050100145A KR 100712355 B1 KR100712355 B1 KR 100712355B1
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Abstract

본 발명은 반도체 소자에 관한 것으로, 최소한의 면적에 최대한의 캐패시터 용량을 가지는 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a capacitor of a semiconductor device having a maximum capacitor capacity in a minimum area and a method of manufacturing the same.

본 발명에 따른 반도체 소자의 캐패시터는 하부 전극 상에 제 1 홈을 형성하고 식각홈에 의한 막대 형상의 하부 전극 돌출부를 형성하여, 상기 하부 전극과 상부 전극 사이의 캐패시터 유효 면적을 증가시킴으로써 캐패시터 용량을 향상시킨다.The capacitor of the semiconductor device according to the present invention forms a first groove on the lower electrode and forms a rod-shaped lower electrode protrusion by the etching groove, thereby increasing the capacitor capacity by increasing the capacitor effective area between the lower electrode and the upper electrode. Improve.

또한, 본 발명은 DRAM(dynamic random access memory)과 같이 집적도가 높아지고 제품 크기는 소형화되는 최신 제품의 개발 연구 동향에 맞추어 캐패시터의 용량을 비약적으로 향상시켜 반도체 소자 개발을 가속화시키는 장점이 있다.In addition, the present invention has the advantage of accelerating the development of semiconductor devices by dramatically increasing the capacity of the capacitor in accordance with the trend of development research of the latest products, such as dynamic random access memory (DRAM), the degree of integration is increased and the product size is reduced.

캐패시터, 식각, 돌출, 유효 면적 Capacitor, Etch, Protrude, Effective Area

Description

반도체 소자의 캐패시터 및 그 제조 방법{Capacitor for Semiconductor device and the manufacturing method thereof}Capacitor for semiconductor device and manufacturing method thereof

도 1은 종래 반도체 소자의 PIP 캐패시터를 보여주는 단면도.1 is a cross-sectional view showing a PIP capacitor of a conventional semiconductor device.

도 2는 본 발명에 따른 반도체 소자의 캐패시터를 보여주는 사시도.2 is a perspective view showing a capacitor of a semiconductor device according to the present invention.

도 3은 도 2에서 Ⅰ-Ⅰ'로 절단하여 보여주는 단면도.FIG. 3 is a cross-sectional view taken along the line II ′ of FIG. 2.

도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 캐패시터 제조 공정을 보여주는 순서도.4A to 4H are flowcharts showing a capacitor manufacturing process of a semiconductor device according to the present invention.

<도면의 주요부분에 대한 부호 설명><Description of Signs of Major Parts of Drawings>

100 : 반도체 기판 110 : 하부 전극100 semiconductor substrate 110 lower electrode

110a : 제 1 폴리 실리콘층 111 : 하부 전극 돌출부110a: first polysilicon layer 111: lower electrode protrusion

120 : 상부 전극 120a : 제 2 폴리 실리콘층120: upper electrode 120a: second polysilicon layer

122 : 홈 131 : 상부 전극 홈122: groove 131: upper electrode groove

132 : 상부 전극 돌출부 151 : 제 1 포토 레지스트 패턴132: upper electrode protrusion 151: first photoresist pattern

152 : 제 2 포토 레지스트 패턴152: second photoresist pattern

153 : 제 3 포토 레지스트 패턴153: third photoresist pattern

본 발명은 반도체 소자에 관한 것으로, 최소한의 면적에 최대한의 캐패시터 용량을 가지는 반도체 소자의 캐패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a capacitor of a semiconductor device having a maximum capacitor capacity in a minimum area and a method of manufacturing the same.

최근에는 반도체 소자의 고집적화 기술에 의해 로직 회로내 아날로그 캐패시터가 로직 회로와 함께 집적화된 반도체 소자가 연구, 개발되어 제품으로 사용되고 있다. 상기 로직 회로에서 사용되는 아날로그 캐패시터는 PIP(Polysilicon/Insulator/Polysilicon)와 MIM(Metal/Insulator/Metal) 형태가 주로 사용된다.Recently, a semiconductor device in which an analog capacitor in a logic circuit is integrated with a logic circuit by a high integration technology of a semiconductor device has been researched and developed and used as a product. Analog capacitors used in the logic circuit are mainly used in the form of PIP (Polysilicon / Insulator / Polysilicon) and MIM (Metal / Insulator / Metal).

이러한 PIP 또는 MIM 형태의 캐패시터는 MOS(Metal Oxide Silicon)형 캐패시터나 정션 캐패시터(junction capacitor)와는 달리 바이어스에 독립적이기 때문에 캐패시터의 정밀성이 요구되는 아날로그 제품에 많이 사용된다.These PIP or MIM type capacitors, unlike metal oxide silicon (MOS) type capacitors or junction capacitors, are bias-independent and are used in analog products requiring capacitor precision.

여기서, 상기 PIP 캐패시터는 아날로그 소자의 노이즈 방지, 주파수 변조 등에 널리 이용되는 소자이며 하부 전극(bottom electrode)과 상부 전극(top electrode)이 로직 트랜지스터의 게이트 전극 물질과 동일한 폴리 실리콘으로 제조되기때문에 별도의 공정 없이 게이트 전극 제조시에 PIP 캐패시터 전극을 함께 조조할 수 있다.Here, the PIP capacitor is a device widely used for noise prevention, frequency modulation, and the like of an analog device, and the bottom electrode and the top electrode are made of the same polysilicon as the gate electrode material of the logic transistor. The PIP capacitor electrodes can be co-assembled during gate electrode fabrication without the process.

도 1은 종래 반도체 소자의 PIP 캐패시터를 보여주는 단면도이다.1 is a cross-sectional view illustrating a PIP capacitor of a conventional semiconductor device.

도 1을 참조하면, 종래 반도체 소자의 PIP 캐패시터는 반도체 기판(100) 상에 산화막(105), 하부 전극(bottom electrode)(110), 절연막(insulator)(115), 상부 전극(top electrode)(120)이 순차적으로 적층된 구조로 이루어져 있으며, 상기 하부 전극(110)과 상부 전극(120)은 다결정 실리콘(polysilicon)으로 이루어져 있다.Referring to FIG. 1, a PIP capacitor of a conventional semiconductor device may include an oxide film 105, a bottom electrode 110, an insulator 115, and a top electrode on a semiconductor substrate 100. 120 is a stacked structure sequentially, the lower electrode 110 and the upper electrode 120 is made of polysilicon (polysilicon).

그런데, 종래 반도체 소자의 PIP 캐패시터는 하부 전극(110)과 상부 전극(120)이 평면 구조로서 편평하게 형성되어 있으며, 이로 인하여 캐패시터 용량을 증가시키기 위해서는 캐패시터의 크기를 변화시켜야 하는 문제가 발생된다. 이러한 문제는 반도체 소자의 PIP 캐패시터뿐만 아니라 MIM 캐패시터에도 발생되는 문제이다.However, in the PIP capacitor of the conventional semiconductor device, the lower electrode 110 and the upper electrode 120 are formed flat as a flat structure, which causes a problem in that the size of the capacitor needs to be changed in order to increase the capacitor capacity. This problem occurs not only in the PIP capacitor of the semiconductor device but also in the MIM capacitor.

그러나, 최근에는 반도체 소자가 고집적화됨에 따라 소자 내에서 캐패시터가 차지하는 면적 역시 축소되고 있어 동일 면적 내에서 큰 캐패시터 용량을 갖는 방법에 대한 연구가 필요한 실정이다. 이에 따라, 캐패시터의 유효면적을 증가시켜 정전 용량을 향상시키는 방법에 대한 연구가 활발하다.However, in recent years, as the semiconductor devices have been highly integrated, the area occupied by the capacitors in the devices has also been reduced. Therefore, research on a method having a large capacitor capacity in the same area is required. Accordingly, studies on improving the capacitance by increasing the effective area of the capacitor is active.

본 발명은 하부 전극 상에 홈을 형성하고 홈내에 막대 형상의 하부 전극 돌출부를 형성하여, 상기 하부 전극과 상부 전극 사이의 캐패시터 유효 면적을 증가시킴으로써 캐패시터 용량을 향상시키는 반도체 소자의 캐패시터 및 그 제조 방법을 제공하는 데 목적이 있다.The present invention provides a capacitor and a method for fabricating a semiconductor device, in which a groove is formed on a lower electrode and a rod-shaped lower electrode protrusion is formed in the groove to increase the capacitor capacity by increasing the capacitor effective area between the lower electrode and the upper electrode. The purpose is to provide.

상기한 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터는, 일면에 제 1 홈이 형성되며 상기 제 1 홈에 다수의 제 1 돌출부가 형성된 하부 전극; 상기 다수의 제 1 돌출부가 형성된 제 1 홈을 포함한 상기 하부 전극 상부에 형성된 유전체막; 및, 상기 유전체막 상에 형성된 상부 전극;을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a capacitor of a semiconductor device according to an embodiment of the present invention includes a lower electrode having a first groove formed on one surface thereof and a plurality of first protrusions formed on the first groove; A dielectric film formed on the lower electrode including first grooves in which the plurality of first protrusions are formed; And an upper electrode formed on the dielectric film.

상기 상부 전극과 하부 전극은 폴리 실리콘층 또는 금속인 것을 특징으로 한다.The upper electrode and the lower electrode is characterized in that the polysilicon layer or metal.

상기 상부 전극은 상기 제 1 홈과 대면하는 제 2 돌출부 및 상기 제 1 돌출부와 대면하는 제 2 홈이 형성된 것을 특징으로 한다.The upper electrode may be formed with a second protrusion facing the first groove and a second groove facing the first protrusion.

또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은, 기판 상에 하부 전극 박막을 형성하는 단계; 상기 하부 전극 박막의 소정 영역에 제 1 홈을 형성하여 다수의 제 1 돌출부가 형성되는 단계; 상기 제 1 홈과 다수의 제 1 돌출부를 포함하는 하부 전극 박막 상에 유전체막을 형성하는 단계; 상기 유전체막 상에 상부 전극 박막을 형성하는 단계; 상기 상부 전극 박막과 유전체막을 식각하여 상부 전극을 형성하는 단계; 및, 상기 하부 전극 박막을 식각하여 하부 전극을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.In addition, the capacitor manufacturing method of the semiconductor device according to the present invention in order to achieve the above object, the step of forming a lower electrode thin film on the substrate; Forming a plurality of first protrusions by forming a first groove in a predetermined region of the lower electrode thin film; Forming a dielectric film on the lower electrode thin film including the first groove and the plurality of first protrusions; Forming an upper electrode thin film on the dielectric film; Etching the upper electrode thin film and the dielectric film to form an upper electrode; And forming a lower electrode by etching the lower electrode thin film.

상기 하부 전극 박막과 상부 전극 박막은 폴리 실리콘 또는 금속으로 이루어지는 것을 특징으로 한다.The lower electrode thin film and the upper electrode thin film may be made of polysilicon or metal.

상기 하부 전극 박막의 소정 영역에 제 1 홈을 형성하여 다수의 제 1 돌출부가 형성되는 단계에서, 상기 제 1 홈의 깊이는 상기 하부 전극 박막의 두께보다 작은 것을 특징으로 한다.In the step of forming a plurality of first protrusions by forming a first groove in a predetermined region of the lower electrode thin film, the depth of the first groove is smaller than the thickness of the lower electrode thin film.

상기 하부 전극 박막의 소정 영역에 제 1 홈을 형성하여 다수의 제 1 돌출부가 형성되는 단계는, 상기 하부 전극 상에 포토 레지스트를 도포하는 단계; 상기 포토 레지스트 상에 상기 제 1 돌출부에 대응하여 투과부를 가지는 마스크를 배치하여 노광시키는 단계; 상기 포토 레지스트를 현상하는 단계; 상기 포토 레지스트를 마스크로 하여 상기 하부 전극 박막을 식각하는 단계; 및, 상기 포토 레지스트를 제거하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.Forming a plurality of first protrusions by forming a first groove in a predetermined region of the lower electrode thin film may include applying photoresist on the lower electrode; Placing and exposing a mask having a transmissive portion corresponding to the first protrusion on the photoresist; Developing the photoresist; Etching the lower electrode thin film using the photoresist as a mask; And removing the photoresist.

이하, 첨부한 도면을 참조로 하여 본 발명에 따른 반도체 소자의 캐패시터를 구체적으로 설명한다.Hereinafter, a capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 소자의 캐패시터를 보여주는 사시도이고 도 3은 도 2에서 Ⅰ-Ⅰ'로 절단하여 보여주는 단면도이다.FIG. 2 is a perspective view illustrating a capacitor of a semiconductor device according to the present invention, and FIG. 3 is a cross-sectional view taken along the line II ′ of FIG. 2.

도 2 및 도 3에 도시된 바와 같이, 본 발명에 따른 반도체 소자의 캐패시터는 반도체 기판(100) 상에 홈(122)을 형성하고 있는 하부 전극(110)과, 상기 홈 내부에 형성된 하부 전극 돌출부(111)와, 상기 하부 전극(110) 상에 형성된 유전체막(115)과, 상기 하부 전극(110)과 유전체막(115)을 사이에 두고 형성된 상부 전극(120)을 포함하여 이루어진다.As shown in FIGS. 2 and 3, the capacitor of the semiconductor device according to the present invention includes a lower electrode 110 forming a groove 122 on the semiconductor substrate 100, and a lower electrode protrusion formed in the groove. And a dielectric layer 115 formed on the lower electrode 110 and an upper electrode 120 formed with the lower electrode 110 and the dielectric layer 115 interposed therebetween.

상기 하부 전극(110)에는 소정 두께의 홈(122)이 형성되어 있다.The lower electrode 110 has a groove 122 having a predetermined thickness.

상기 하부 전극(110)의 홈(122)의 깊이는 상기 하부 전극(110)의 두께보다 적어야 하며, 상기 반도체 기판(100) 노출되지 않도록 식각하여 형성한다.The depth of the groove 122 of the lower electrode 110 should be less than the thickness of the lower electrode 110, and is formed by etching so as not to expose the semiconductor substrate 100.

상기 홈(122)은 상기 하부 전극 돌출부(111)가 돌출되어 형성되도록 식각하여 형성된다.The groove 122 is formed by etching so that the lower electrode protrusion 111 protrudes.

상기 하부전극 돌출부(111)는 다수의 기둥 형상으로 이루어진다.The lower electrode protrusion 111 has a plurality of pillar shapes.

상기 하부 전극 돌출부(111) 사이의 간격과 크기를 조절함으로써 상기 하부 전극(110)과 상부 전극(120) 사이의 유효면적을 조절할 수 있으므로 원하는 캐패시터 용량을 가지도록 형성할 수 있다.Since the effective area between the lower electrode 110 and the upper electrode 120 can be adjusted by adjusting the spacing and size between the lower electrode protrusion 111, it can be formed to have a desired capacitor capacity.

그리고, 상기 하부 전극(110) 상에는 유전체막(115)이 형성되어 있으며, 상기 유전체막(115)으로는 ONO(Oxide-Nitride-Oxide) 적층구조로 형성할 수 있다.A dielectric film 115 is formed on the lower electrode 110, and the dielectric film 115 may be formed in an oxide-nitride-oxide (ONO) stacked structure.

그리고, 상기 유전체막(115)을 사이에 두고 상기 하부 전극(110) 상에 상부 전극(120)을 형성한다.The upper electrode 120 is formed on the lower electrode 110 with the dielectric film 115 interposed therebetween.

상기 상부 전극(120)은 상기 하부 전극(110)의 홈(122)과 대면하는 상부 전극 돌출부(132)를 형성하며, 상기 하부 전극 돌출부(111)와 대면하는 상부 전극의 홈(131)이 형성된다.The upper electrode 120 forms an upper electrode protrusion 132 facing the groove 122 of the lower electrode 110, and a groove 131 of the upper electrode facing the lower electrode protrusion 111 is formed. do.

상기 하부 전극(110)과 상부 전극(120)은 다결정 실리콘층으로 이루어질 수도 있고 Ti, Ta, Cu, Al, Pt, Ru, Ir, Rh, Os 와 같은 금속 물질로 이루어질 수도 있다.The lower electrode 110 and the upper electrode 120 may be formed of a polycrystalline silicon layer or may be made of a metal material such as Ti, Ta, Cu, Al, Pt, Ru, Ir, Rh, Os.

여기서, 상기 하부 전극(110) 홈(122) 내부의 전극 돌출부(111) 상에는 상기 유전체막(115)이 형성되는데, 상기 유전체막(115)과 접촉되는 하부 전극(110)의 면적은 편평한 하부 전극(110)의 표면에 비해서 더 크게 된다.Here, the dielectric film 115 is formed on the electrode protrusion 111 in the groove 122 of the lower electrode 110. The area of the lower electrode 110 contacting the dielectric film 115 is a flat lower electrode. Larger than the surface of 110.

이와 같이 이루어지는 반도체 소자의 캐패시터는 하부 전극(110) 상에서 홈(122)을 형성하는데 상기 하부 전극(110) 홈(122) 내부에 하부 전극 돌출부(111)가 형성되도록 식각하여 형성함으로써 최소한의 캐패시터 면적에서 최대의 캐패시터 용량을 가질 수 있다. The capacitor of the semiconductor device formed as described above forms a groove 122 on the lower electrode 110, and is formed by etching the lower electrode protrusion 111 to be formed inside the groove 122 of the lower electrode 110 to minimize the capacitor area. Can have a maximum capacitor capacity.

본 발명에 따른 캐패시터 용량은 다음의 식으로 구할 수 있다, Capacitor capacity according to the present invention can be obtained by the following equation,

Figure 112005060122471-pat00001
Figure 112005060122471-pat00001

여기서, C는 캐패시턴스(단위;F), ε는 유전율, S는 전극 면적, d는 전극 사이의 거리이다.Where C is the capacitance (unit; F),? Is the permittivity, S is the electrode area, and d is the distance between the electrodes.

따라서, 상기 반도체 소자의 캐패시터는 상부 전극(120)과 하부 전극(110)의 유효 면적 S가 증가하므로 캐패시턴스 값이 이에 비례하여 증가하는 것을 알 수 있다. Therefore, since the effective area S of the upper electrode 120 and the lower electrode 110 increases in the capacitor of the semiconductor device, it can be seen that the capacitance value increases in proportion thereto.

또한, 상기 캐패시터의 용량은 상기 하부 전극(110)의 홈(122) 내부의 하부 전극 돌출부(111)의 개수에 따라 조절될 수 있다. In addition, the capacitance of the capacitor may be adjusted according to the number of lower electrode protrusions 111 in the grooves 122 of the lower electrode 110.

이때, 상기 하부 전극(110)의 플라즈마 식각이 이루어지는 챔버 내의 압력은 1 ~ 2 Torr를 유지하는 것이 바람직하며, 500~1000 W의 전력을 인가해 줄 수 있다.In this case, the pressure in the chamber in which the plasma etching of the lower electrode 110 is performed is preferably maintained at 1 to 2 Torr, and power of 500 to 1000 W may be applied.

상기 하부 전극(110)의 플라즈마 건식 식각시 CF4, Ar, N2 등의 가스를 이용하며, 사용되는 가스(gas)의 유량은 CF4 의 가스 유량이 100~200 sccm, Ar 가스의 유량이 50~100 sccm, N2의 가스 유량이 50~100 sccm 일 수 있다.The plasma dry etching of the lower electrode 110 uses a gas such as CF 4 , Ar, N 2 , the flow rate of the gas (gas) used is a gas flow rate of CF 4 100 ~ 200 sccm, the flow rate of Ar gas 50-100 sccm, the gas flow rate of N 2 may be 50-100 sccm.

이와 같이, 본 발명은 반도체 소자의 캐패시터는 평면 형태에 대비하여 일정 면적에서 최대의 표면적을 가짐으로써 캐패시턴스를 크게 증가시킬 수 있으며, 일정 영역에서 원하는 캐패시터 용량을 다양하게 형성할 수 있으므로 집적회로 설계 에 있어서 탄력적인 설계가 가능하다.As described above, in the present invention, a capacitor of a semiconductor device has a maximum surface area at a predetermined area compared to a planar shape, thereby greatly increasing capacitance, and various capacitor capacitances can be formed at a predetermined area. Elastic design is possible.

또한, 본 발명은 DRAM(dynamic random access memory)과 같이 집적도가 높아지고 제품 크기는 소형화되는 최신 개발 연구 동향에 맞추어 캐패시터의 용량을 비약적으로 향상시켜 반도체 소자 개발을 가속화시키는 효과가 있다.In addition, the present invention has the effect of accelerating the development of semiconductor devices by dramatically increasing the capacity of the capacitor in accordance with the latest development research trend, such as dynamic random access memory (DRAM), high integration and small product size.

이하, 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the present invention will be described.

도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 캐패시터 제조 공정을 보여주는 순서도이다.4A to 4H are flowcharts illustrating a capacitor manufacturing process of a semiconductor device according to the present invention.

먼저, 도 4a에 도시된 바와 같이, 반도체 기판(100) 상에 게이트 산화막(105), 하부 전극으로 패터닝될 제 1 폴리 실리콘층(110a)을 순차적으로 형성한다.First, as illustrated in FIG. 4A, the first polysilicon layer 110a to be patterned into the gate oxide layer 105 and the lower electrode is sequentially formed on the semiconductor substrate 100.

여기서, 상기 게이트 산화막(105)은 반도체 기판(100) 계면에 고온 상태에서 실레인(SiH4) 등을 이용한 열 산화(thermal oxidation)법 등에 의해 형성된다.Here, the gate oxide film 105 is formed at the interface of the semiconductor substrate 100 by a thermal oxidation method using silane (SiH 4 ) or the like in a high temperature state.

그리고, 상기 게이트 산화막(105) 상에 제 1 폴리 실리콘층(110a)을 형성한다.A first polysilicon layer 110a is formed on the gate oxide film 105.

상기 제 1 폴리 실리콘층(110a)은 500~800℃에서 실레인(SiH4)의 열분해를 이용한 LPCVD(Low Pressure Chemical Vapor Deposition) 등을 이용하여 상기 게이트 산화막(105) 상에 증착시킨다.The first polysilicon layer 110a is deposited on the gate oxide layer 105 by using low pressure chemical vapor deposition (LPCVD) using thermal decomposition of silane (SiH 4 ) at 500 ° C. to 800 ° C.

이때, 상기 제 1 폴리 실리콘층(110a)은 1000~3000Å의 두께로 증착시킨다.At this time, the first polysilicon layer (110a) is deposited to a thickness of 1000 ~ 3000Å.

이후, 도 4b에 도시된 바와 같이, 상기 제 1 폴리 실리콘층(110a) 상에 포토 레지스트를 도포하고 상기 포토 레지스트를 노광 및 현상하여 제 1 포토 레지스트 패턴(151)을 형성한다.Thereafter, as shown in FIG. 4B, a photoresist is applied on the first polysilicon layer 110a and the photoresist is exposed and developed to form a first photoresist pattern 151.

이때, 상기 제 1 포토 레지스트 패턴(151)은 추후 공정에서 상기 제 1 폴리 실리콘층의 캐패시터 형성 영역에 홈(122)을 형성하고, 홈(122)에 의해 다수의 하부 전극 돌출부(111)를 형성하기 위한 것이다.In this case, the first photoresist pattern 151 forms a groove 122 in the capacitor formation region of the first polysilicon layer in a later process, and forms a plurality of lower electrode protrusions 111 by the groove 122. It is to.

따라서, 상기 제 1 포토 레지스트 패턴(151)은 마스크를 이용하여 용이하게 노광하기 위하여 음성 포토 레지스트(negative photoresist)로 형성한다.Therefore, the first photoresist pattern 151 is formed of a negative photoresist for easy exposure using a mask.

그러나, 미세 패턴 형성에 유리한 양성 포토 레지스트(positive photoresist)를 이용하여 형성하는 것도 가능하다.However, it is also possible to form using positive photoresist, which is advantageous for fine pattern formation.

상기 포토 레지스트는 빛에 민감한 반응을 보이는 감응 물질과, 박막을 형성하는 합성 수지 물질(resin)과, 합성 수지 물질을 녹이는 용제(solvent) 등으로 이루어지며, 상기 양성 포토 레지스트는 상기 감응 물질이 빛을 받으면 광자에 의해 중합체가 단위체로 절단되어 현상액에 용해되는 물질로 변화하는 것이며, 상기 음성 포토 레지스트는 상기 감응 물질이 노출된 빛에 의해 현상액에 녹지 않는 불용성의 중합체로 변화하는 물질이다.The photoresist is composed of a sensitive material exhibiting a sensitive reaction to light, a synthetic resin material (resin) to form a thin film, a solvent (solvent) to dissolve the synthetic resin material, and the positive photoresist is a light sensitive material Upon receipt of the photopolymer, the polymer is cut into units by photons to change into a substance that is dissolved in the developer. The negative photoresist is a substance that is changed into an insoluble polymer that is not dissolved in the developer by the exposed light.

따라서, 일 실시예로서, 상기 제 1 폴리 실리콘층(110a) 상에 음성 포토 레지스트를 도포하는 단계와, 상기 음성 포토 레지스트 상에 상기 하부 전극 돌출부(111)에 대응하여 투과부를 가지는 마스크(도시되지 않음)를 배치시키는 단계와, 상기 음성 포토 레지스트를 현상하는 단계와, 상기 음성 포토 레지스트를 마스크로 하여 상기 제 1 폴리 실리콘층(110a)을 식각하는 단계와, 상기 음성 포토 레지스트를 제거하는 단계를 포함하여 이루어진다.Thus, as an example, applying a negative photoresist on the first polysilicon layer 110a and a mask having a transmissive portion corresponding to the lower electrode protrusion 111 on the negative photoresist (not shown) And the step of developing the negative photoresist, etching the first polysilicon layer 110a using the negative photoresist as a mask, and removing the negative photoresist. It is made to include.

그리고, 다른 실시예로서, 상기 제 1 폴리 실리콘층(110a) 상에 양성 포토 레지스트를 도포하는 단계, 상기 양성 포토 레지스트 상에 상기 하부 전극 돌출부(111)에 대응하여 차단부를 가지는 마스크(도시되지 않음)를 배치시키는 단계, 상기 양성 포토 레지스트를 현상하는 단계, 상기 양성 포토 레지스트를 마스크로 하여 상기 제 1 폴리 실리콘층(110a)을 식각하는 단계, 상기 양성 포토 레지스트를 제거하는 단계;를 포함하여 이루어진다.And, in another embodiment, applying a positive photoresist on the first polysilicon layer (110a), a mask having a blocking portion corresponding to the lower electrode protrusion 111 on the positive photoresist (not shown) ), Developing the positive photoresist, etching the first polysilicon layer 110a using the positive photoresist as a mask, and removing the positive photoresist. .

따라서, 상기와 같은 포토 공정에 의해서 상기 제 1 폴리 실리콘층(110a) 상에 홈(122)이 형성될 부분을 제외하고 상기 제 1 포토 레지스트 패턴(151)이 형성되어 있으며, 상기 제 1 포토 레지스트 패턴(151)을 마스크로 하여 상기 제 1 폴리 실리콘층(110a)을 플라즈마 반응을 이용하여 건식 식각하면, 상기 제 1 포토 레지스트 패턴(151)과 상기 제 1 폴리 실리콘층(110a)의 식각 선택비에 의해 상기 제 1 포토 레지스트 패턴(151) 하부의 캐패시터 영역에는 하부 전극 돌출부(111)가 형성되고 노출된 제 1 폴리 실리콘층(110a)의 캐패시터 영역에는 홈(122)이 마련된다.Accordingly, the first photoresist pattern 151 is formed on the first polysilicon layer 110a except for the portion where the grooves 122 are to be formed by the photo process as described above. When the first polysilicon layer 110a is dry etched using a plasma reaction using the pattern 151 as a mask, an etching selectivity ratio of the first photoresist pattern 151 and the first polysilicon layer 110a is obtained. As a result, the lower electrode protrusion 111 is formed in the capacitor region under the first photoresist pattern 151 and the groove 122 is formed in the capacitor region of the exposed first polysilicon layer 110a.

상기 식각되는 홈(122)의 깊이는 상기 제 1 폴리 실리콘층(110a)의 두께보다 작게 형성한다.The depth of the groove 122 to be etched is formed to be smaller than the thickness of the first polysilicon layer 110a.

또한, 상기 제 1 폴리 실리콘층(110a)의 홈(122) 내부의 하부 전극 돌출부(111)의 개수는 형성하고자 하는 캐패시터 용량에 따라 조절될 수 있다. In addition, the number of lower electrode protrusions 111 in the grooves 122 of the first polysilicon layer 110a may be adjusted according to the capacitor capacity to be formed.

이때, 상기 제 1 폴리 실리콘층(110a)의 플라즈마 식각이 이루어지는 챔버 내의 압력은 1 ~ 2 Torr를 유지하는 것이 바람직하며, 500~1000 W의 전력을 인가해 줄 수 있다.In this case, the pressure in the chamber where the plasma etching of the first polysilicon layer 110a is performed is preferably maintained at 1 to 2 Torr, and power of 500 to 1000 W may be applied.

상기 제 1 폴리 실리콘층(110a)의 플라즈마 건식 식각시 CF4, Ar, N2 등의 가스를 이용하며, 사용되는 가스(gas)의 유량은 CF4 의 가스 유량이 100~200 sccm, Ar 가스의 유량이 50~100 sccm, N2의 가스 유량이 50~100 sccm 일 수 있다.In the plasma dry etching of the first polysilicon layer 110a, gases such as CF 4 , Ar, and N 2 are used, and the flow rate of the gas used is 100 to 200 sccm for the gas flow rate of CF 4 . The flow rate of 50 to 100 sccm, the gas flow rate of N 2 may be 50 to 100 sccm.

이후, 상기 제 1 포토 레지스트 패턴(151)은 에싱(ashing)되어 제거되며 도 4c에 도시된 바와 같다.Thereafter, the first photoresist pattern 151 is ashed and removed, as shown in FIG. 4C.

도 4c를 참조하면, 반도체 기판(100) 상에 게이트 산화막(105)과 제 1 폴리 실리콘층(110a)이 연속 증착되어 있고, 상기 제 1 폴리 실리콘층(110a)은 소정 영역이 식각되어 홈(122)을 형성하고 있으며, 확대하여 도시한 바와 같이, 상기 식각에 의해 형성된 홈(122)에 의해 막대 형상(pole)의 하부 전극 돌출부(111)가 형성되어 있다.Referring to FIG. 4C, a gate oxide layer 105 and a first polysilicon layer 110a are continuously deposited on the semiconductor substrate 100, and a predetermined area of the first polysilicon layer 110a is etched to form a groove ( 122 is formed, and as shown in an enlarged manner, a rod-shaped lower electrode protrusion 111 is formed by the groove 122 formed by the etching.

이어서, 4d에 도시된 바와 같이, 상기 제 1 폴리 실리콘층(110a)이 형성되어 있는 반도체 기판(100) 전면에 유전체막(115)과 상부 전극 물질인 제 2 폴리 실리콘층(120a)을 형성한다.Subsequently, as shown in 4d, the dielectric film 115 and the second polysilicon layer 120a of the upper electrode material are formed on the entire surface of the semiconductor substrate 100 on which the first polysilicon layer 110a is formed. .

상기 유전체막(115)은 ONO(Oxide-Nitride-Oxide) 적층 구조로 형성할 수 있다.The dielectric layer 115 may be formed in an oxide-nitride-oxide (ONO) stacked structure.

그리고, 상기 유전체막(115) 상에 제 2 폴리 실리콘층(120a)을 형성한다.The second polysilicon layer 120a is formed on the dielectric film 115.

상기 제 2 폴리 실리콘층(120a)은 500~800℃에서 실레인(SiH4)의 열분해를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 등을 이용하여 상기 게이트 산화막(105) 상에 증착시킨다.The second polysilicon layer 120a is deposited on the gate oxide layer 105 using low pressure chemical vapor deposition (LPCVD) using thermal decomposition of silane (SiH 4 ) at 500 ° C. to 800 ° C.

상기 유전체막(115)은 100~300Å의 두께로 증착시킨다.The dielectric film 115 is deposited to a thickness of 100 ~ 300Å.

제 2 폴리 실리콘층(120a)은 1000~2000Å의 두께로 증착시킨다.The second polysilicon layer 120a is deposited to a thickness of 1000 to 2000 microseconds.

상기 유전체막(115)은 상기 제 1 폴리 실리콘층(110a)의 홈(122) 내부와 하부 전극 돌출부(111)에도 증착되어 요철 형상을 가지게 되므로 상기 하부 전극(110)과의 접촉 면적이 넓어지게 된다.The dielectric film 115 is also deposited in the groove 122 and the lower electrode protrusion 111 of the first polysilicon layer 110a to have a concave-convex shape so that the contact area with the lower electrode 110 is widened. do.

그리고, 상기 유전체막(115) 상에 증착되는 제 2 폴리 실리콘층(120a)도 요철형상을 가지는 유전체막(115) 상에 형성되므로, 상기 유전체막(115)과의 접촉 면적이 넓어지게 된다.In addition, since the second polysilicon layer 120a deposited on the dielectric film 115 is also formed on the dielectric film 115 having an uneven shape, the contact area with the dielectric film 115 is increased.

이때, 상기 제 2 폴리 실리콘층(120a)은 상기 하부 전극(110)의 홈(122)과 대면하는 상부 전극 돌출부(132)를 형성하며, 상기 하부 전극 돌출부(111)와 대면하는 상부 전극 홈(131)이 형성된다.In this case, the second polysilicon layer 120a forms an upper electrode protrusion 132 that faces the groove 122 of the lower electrode 110, and an upper electrode groove that faces the lower electrode protrusion 111. 131 is formed.

이후, 도 4e에 도시된 바와 같이, 상기 제 2 폴리 실리콘층(120a) 상에 포토 레지스트를 도포하고 상기 포토 레지스트를 노광 및 현상하여 상부 전극이 형성될 위치에 제 2 포토 레지스트 패턴(152)을 형성한다.Thereafter, as shown in FIG. 4E, a photoresist is applied on the second polysilicon layer 120a and the photoresist is exposed and developed to form a second photoresist pattern 152 at a position where an upper electrode is to be formed. Form.

상기 제 2 포토 레지스트 패턴(152)을 마스크로 하여 상기 제 2 폴리 실리콘층(120a)을 건식 식각하여 상부 전극(120)을 형성한다.The upper electrode 120 is formed by dry etching the second polysilicon layer 120a using the second photoresist pattern 152 as a mask.

이어서, 상기 유전체막(115)은 습식 식각으로 제거되어 상기 상부 전극(120)과 제 1 폴리 실리콘층(110a) 사이에만 유전체막(115)이 형성된다.Subsequently, the dielectric film 115 is removed by wet etching to form the dielectric film 115 only between the upper electrode 120 and the first polysilicon layer 110a.

그리고, 상기 제 2 포토 레지스트 패턴(152)은 에싱(ashing)되어 제거된다.The second photoresist pattern 152 is ashed and removed.

이어서, 도 4f에 도시된 바와 같이, 상기 제 1 폴리 실리콘층(110a) 상에 포 토 레지스트(photo resist)를 도포하고 일부를 노광 및 현상하여 제 3 포토 레지스트 패턴(153)을 형성한다.Subsequently, as shown in FIG. 4F, a photoresist is applied on the first polysilicon layer 110a and a portion of the photoresist is exposed and developed to form a third photoresist pattern 153.

상기 제 3 포토 레지스트 패턴(153)은 이후 공정에서 상기 제 1 폴리 실리콘층(110a)을 패터닝하여 하부 전극(110)을 형성하기 위한 것으로, 상기 제 3 포토 레지스트 패턴(153)은 상기 상부 전극(120) 상부와 상기 하부 전극(110)의 일부 영역 상에 형성된다.The third photoresist pattern 153 is to form the lower electrode 110 by patterning the first polysilicon layer 110a in a subsequent process, and the third photoresist pattern 153 may be the upper electrode ( 120 is formed on a portion of the upper and lower electrodes 110.

그리고, 도 4g에 도시된 바와 같이, 상기 제 3 포토 레지스트 패턴(153)을 마스크로 하여 상기 제 1 폴리 실리콘층(110a)을 건식 식각(dry etching)을 한다. 이어서, 상기 반도체 기판(100) 상의 게이트 산화막(105)도 건식 식각으로 제거한다.As shown in FIG. 4G, dry etching of the first polysilicon layer 110a is performed using the third photoresist pattern 153 as a mask. Subsequently, the gate oxide film 105 on the semiconductor substrate 100 is also removed by dry etching.

최종적으로, 도 4h에 도시된 바와 같이, 상기 제 1 폴리 실리콘층(110a)은 상기 제 3 포토 레지스트 패턴(153)의 형상으로 하부 전극(110)이 형성되고, 상기 제 3 포토 레지스트 패턴(153)은 에싱(ashing)되어 제거된다.Finally, as shown in FIG. 4H, the lower electrode 110 is formed in the shape of the third photoresist pattern 153 and the third photoresist pattern 153 is formed. ) Is ashed and removed.

상기 상부 전극(120)은 상기 하부 전극(110)의 홈(122)과 대면하는 상부 전극 돌출부(132)를 형성하며, 상기 하부 전극 돌출부(111)와 대면하는 상부 전극의 홈(131)이 형성된다.The upper electrode 120 forms an upper electrode protrusion 132 facing the groove 122 of the lower electrode 110, and a groove 131 of the upper electrode facing the lower electrode protrusion 111 is formed. do.

상기와 같이 본 발명에 따른 반도체 소자의 캐패시터 형성 방법은 다른 공정 순서에 의해서도 제조될 수 있다.As described above, the method of forming the capacitor of the semiconductor device according to the present invention may be manufactured by other process sequences.

상기 반도체 기판(100) 상에 하부 전극(110) 형성을 위한 제 1 포토 공정을 한 후, 상기 하부 전극(110)의 홈(122)에 의해 하부 전극 돌출부(111)를 형성하기 위한 제 2 포토 공정을 한 다음, 상기 하부 전극(110) 상에 유전체막(115)과 상부 전극(120)을 형성하기 위한 제 3 포토 공정을 이용하여 최소의 공간에서 최대의 캐패시터 용량을 가질 수 있게 된다.After the first photo process for forming the lower electrode 110 on the semiconductor substrate 100, the second photo for forming the lower electrode protrusion 111 by the groove 122 of the lower electrode 110 After the process, a third photo process for forming the dielectric film 115 and the upper electrode 120 on the lower electrode 110 may have a maximum capacitor capacity in a minimum space.

한편, 본 발명에 따른 반도체 소자의 캐패시터는 PIP (Polysilicon/Insulator/Polysilicon)구조뿐만 아니라 MIM(Metal/Insulator/Metal) 구조에서도 적용될 수 있다. 즉, 상기 하부 전극(110)과 상부 전극(120)은 금속으로 형성할 수 있다.Meanwhile, the capacitor of the semiconductor device according to the present invention may be applied not only to a polysilicon / insulator / polysilicon (PIP) structure but also to a metal / insulator / metal (MIM) structure. That is, the lower electrode 110 and the upper electrode 120 may be formed of a metal.

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 소자의 캐패시터 및 그의 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As mentioned above, although the present invention has been described in detail through specific examples, this is for explaining the present invention in detail, and the capacitor and the manufacturing method thereof of the semiconductor device according to the present invention are not limited thereto, and within the technical idea of the present invention. It is apparent that modifications and improvements are possible by those skilled in the art.

본 발명은 반도체 소자의 캐패시터에서 최소의 공간에서 최대의 표면적을 가짐으로써 캐패시턴스를 증가시킬 수 있으며, 일정 영역에서 원하는 캐패시터 용량을 다양하게 형성할 수 있으므로 탄력적으로 설계가 가능하고 용이한 효과가 있다.The present invention can increase the capacitance by having the maximum surface area in the minimum space in the capacitor of the semiconductor device, it is possible to form a variety of desired capacitor capacity in a certain area, it is possible to design flexibly and has an easy effect.

또한, 본 발명은 DRAM(dynamic random access memory)과 같이 집적도가 높아지고 제품 크기는 소형화되는 최신 제품의 개발 연구 동향에 맞추어 캐패시터의 용량을 비약적으로 향상시켜 반도체 소자 개발을 가속화시키는 효과가 있다.In addition, the present invention has an effect of accelerating the development of semiconductor devices by dramatically increasing the capacity of the capacitor in accordance with the trend of development research of the latest products, such as dynamic random access memory (DRAM), which has a high degree of integration and a smaller product size.

Claims (7)

일면에 제 1 홈이 형성되며 상기 제 1 홈에 원기둥형의 다수의 제 1 돌출부가 형성된 하부 전극;A lower electrode having a first groove formed on one surface thereof and having a plurality of cylindrical first protrusions formed on the first groove; 상기 다수의 제 1 돌출부가 형성된 제 1 홈을 포함한 상기 하부 전극 상부에 형성된 유전체막; 및A dielectric film formed on the lower electrode including first grooves in which the plurality of first protrusions are formed; And 상기 유전체막 상에 형성된 상부 전극;을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터.And an upper electrode formed on the dielectric layer. 제 1항에 있어서,The method of claim 1, 상기 상부 전극과 하부 전극은 폴리 실리콘 및 금속 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터.The upper electrode and the lower electrode capacitor of the semiconductor device, characterized in that made of any one of polysilicon and metal. 제 1항에 있어서,The method of claim 1, 상기 상부 전극은 상기 제 1 홈과 대면하는 제 2 돌출부 및 상기 제 1 돌출부와 대면하는 제 2 홈이 형성된 것을 특징으로 하는 반도체 소자의 캐패시터.And the upper electrode has a second protrusion facing the first groove and a second groove facing the first protrusion. 기판 상에 하부 전극 박막을 형성하는 단계;Forming a lower electrode thin film on the substrate; 상기 하부 전극 박막의 상면을 선택적으로 식각하여 원기둥형의 다수의 제 1 돌출부를 형성하는 단계;Selectively etching an upper surface of the lower electrode thin film to form a plurality of first cylindrical protrusions; 상기 원기둥형의 다수의 제 1 돌출부를 포함하는 하부 전극 박막 상에 유전체막을 형성하는 단계;Forming a dielectric film on the lower electrode thin film including the plurality of cylindrical first protrusions; 상기 유전체막 상에 상부 전극 박막을 형성하는 단계;Forming an upper electrode thin film on the dielectric film; 상기 상부 전극 박막과 유전체막을 식각하여 상부 전극을 형성하는 단계; 및Etching the upper electrode thin film and the dielectric film to form an upper electrode; And 상기 하부 전극 박막을 식각하여 하부 전극을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.Forming a lower electrode by etching the lower electrode thin film. 제 4항에 있어서,The method of claim 4, wherein 상기 하부 전극 박막과 상부 전극 박막은 폴리 실리콘 및 금속 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The lower electrode thin film and the upper electrode thin film is a capacitor manufacturing method of a semiconductor device, characterized in that made of any one of polysilicon and metal. 제 4항에 있어서,The method of claim 4, wherein 상기 하부 전극 박막의 상면을 선택적으로 식각하여 원기둥형의 다수의 제 1 돌출부를 형성하는 단계에서, In the step of selectively etching the upper surface of the lower electrode thin film to form a plurality of cylindrical first protrusions, 상기 제 1 홈의 깊이는 상기 하부 전극 박막의 두께보다 작은 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The depth of the first groove is smaller than the thickness of the lower electrode thin film capacitor manufacturing method of a semiconductor device. 제 4항에 있어서,The method of claim 4, wherein 상기 하부 전극 박막의 상면을 선택적으로 식각하여 원기둥형의 다수의 제 1 돌출부를 형성하는 단계는,Selectively etching the upper surface of the lower electrode thin film to form a plurality of cylindrical first protrusions, 상기 하부 전극 상에 포토 레지스트를 도포하는 단계;Applying a photoresist on the lower electrode; 상기 포토 레지스트 상에 상기 원기둥형의 제 1 돌출부에 대응하여 원형의 투과부를 가지는 마스크를 배치하여 노광시키는 단계;Placing and exposing a mask having a circular transmissive portion corresponding to the cylindrical first protrusion on the photoresist; 상기 포토 레지스트를 현상하는 단계;Developing the photoresist; 상기 포토 레지스트를 마스크로 하여 상기 하부 전극 박막을 식각하는 단계; 및Etching the lower electrode thin film using the photoresist as a mask; And 상기 포토 레지스트를 제거하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.Removing the photoresist; the capacitor manufacturing method of the semiconductor device comprising a.
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