KR100706887B1 - 발광 다이오드 칩 - Google Patents

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밍-쉥 첸
야-핑 차이
펜-렌 치엔
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Abstract

발광 다이오드 칩이 기판, 반도체층, 마이크로-거침 층, 제1 전극 및 제2 전극을 포함한다. 반도체층은 기판 상에 배치되고, 마이크로-거침 층은 반도체층 내, 반도체층과 기판 사이 또는 반도체층 상부면 상에 배치된다. 제1 전극 및 제2 전극은 모두 반도체층 상에 배치된다. 제1 전극은 제2 전극으로부터 전기적으로 절연된다. 이 방식에서, 상술된 발광 다이오드 칩은 더 양호한 광 효율을 갖는다.
발광 다이오드, 반도체층, 마이크로-거침 층(micro-rough layer), 광 효율(luminous efficiency)

Description

발광 다이오드 칩{LIGHT-EMITTING DIODE CHIP}
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 두개의 LED 칩들의 개략 단면도들이다.
도 2a 및 도 2b는 각각 두개의 마이크로-거침 층들을 보여주는 부분 단면도들이다.
도 3은 LED 칩의 부분 확대 단면도이다.
도 4a 내지 도 4e는 각각 본 발명에 따른 복수개의 LED 칩들을 보여주는 단면도들이다.
도 5a 내지 도 5c는 각각 본 발명에 따른 복수개의 LED 칩들을 보여주는 단면도들이다.
도 6a 및 도 6b는 각각 본 발명의 제2 실시예에 따른 두개의 LED 칩들을 보여주는 단면도들이다.
도 7은 종래의 LED 칩과 본 발명의 LED 칩 사이의 밝기 대 입력 전류의 비교 챠트이다.
본 발명은 발광 다이오드(LED) 칩에 관한 것으로, 특히 높은 광 효율을 갖는 LED 칩에 관한 것이다.
LED 칩은 갈륨인(GaP), 갈륨비소(GaAs), 갈륨질화물(GaN)과 같은 III-V 그룹의 화학 원소들에 의해 제조된 일종의 반도체 소자이다. 상기 화합물 반도체들에 전류를 인가함으로써 그리고 전자와 홀의 재결합을 통해, 전기 에너지가 광 에너지로 변환되고 광자 형태로 방출되어 광 방사를 얻는다. LED의 방사는 냉간 기구(cold mechanism)이고 열을 통하지 않으며, 따라서 LED의 수명은 십만 시간 이상이고 휴지시간(idling time)이 필요치 않다. 이에 더하여, LED는 빠른 응답속도(약 10-9초), 작은 부피, 저전력 소모, 낮은 오염(무수은), 고 신뢰성 및 대량 생산에 적합성과 같은 장점들을 갖는다. 그러므로 LED는 스캐너의 광원, 액정 표시장치의 백라이트, 옥외 표시판 또는 차량 라이팅과 같은 넓은 응용 분야들을 갖는다.
LED 칩의 광 효율은 주로 내부 양자 효율 및 외부 양자 효율에 달려 있다. 내부 양자 효율은 전자와 홀이 재결합된 후 광자를 방출할 확률에 의해 결정된다. 전자들이 홀과 더 쉽게 재결합할수록, 내부 양자 효율이 더 높다. 외부 양자 효율은 LED로부터 탈출하는 광자의 확률에 의해 결정된다. 광자들이 외부로 더 많이 방출될수록, 외부 양자 효율이 더 높다.
종래의 LED 칩은 주로, P-형 반도체층, N-형 반도체층 및 발광층과 같은 다양한 재료로 형성된 복수개의 박막 층들을 포함한다. LED로부터 탈출하기 위해, 광자들은 상기 박막들을 성공적으로 투과할 필요가 있다. 그러므로 외부 양자 효율은 주로 박막들의 형상 및 굴절률에 의존한다. 예를 들어, 어느 두개의 인접한 박막들 사이의 굴절률 차이가 과도하면, 외부 양자 효율을 제한하고 LED 광 효율을 떨어뜨리는 전반사에 기인하여 광자들이 LED 칩 내부에서 소모된다.
본 발명은 적어도 하나의 마이크로-거침 층 및 더 높은 광 효율을 갖는 LED 칩을 제공하는 것이다.
여기서 구현되고 넓게 설명되는 바와 같이, 본 발명은 기판, 반도체층, 마이크로-거침 층(micro-rough layer), 제1 전극 및 제2 전극을 포함하는 LED 칩을 제공한다. 상기 반도체층은 상기 기판 상에 배치되고, 상기 마이크로 거침 층은 상기 반도체층 내에 배치된다. 상기 제1 전극 및 상기 제2 전극은 상기 반도체층 상에 배치되고, 상기 제1 전극은 상기 제2 전극으로부터 전기적으로 절연된다.
본 발명의 일 실시예에 있어서, 상기 반도체층은 제1형 도프트(doped) 반도체층, 발광층 및 제2형 도프트 반도체층을 포함한다. 상기 제1형 도프트 반도체층은 상기 기판 상에 배치되고, 상기 발광층은 상기 제1형 도프트 반도체층의 일 영역 상에 배치되고, 상기 제2형 도프트 반도체층은 상기 발광층 상에 배치된다. 상기 제1 전극은 제1형 도프트 반도체층에 전기적으로 연결되고, 상기 제2 전극은 상기 제2형 도프트 반도체층에 전기적으로 연결된다.
본 발명의 일 실시예에 있어서, 상기 마이크로-거침 층은 예컨대, 상기 제1형 도프트 반도체층 내, 상기 제1형 도프트 반도체층과 상기 발광층 사이, 상기 발 광층 내, 상기 발광층과 상기 제2형 도프트 반도체층 사이, 또는 상기 제2형 도프트 반도체층 내에 배치된다.
본 발명의 일 실시예에 있어서, 상기 제1형 도프트 반도체층은 예컨대, N-형 도프트 반도체층이고, 상기 제2형 도프트 반도체층은 예컨대, P-형 도프트 반도체층이다.
본 발명의 일 실시예에 있어서, 상기 제1형 도프트 반도체층은 버퍼층, 제1 콘택층 및 제1 클래딩층을 포함한다. 상기 버퍼층은 상기 기판 상에 배치되고, 상기 제1 콘택층은 상기 버퍼층 상에 배치되고, 상기 제1 클래딩층은 상기 제1 콘택층 상에 배치된다.
본 발명의 일 실시예에 있어서, 상기 마이크로-거침 층은 상기 버퍼층과 상기 제1 콘택층 사이에 배치되거나, 상기 제1 콘택층과 상기 제1 클래딩층 사이에 배치된다.
본 발명의 일 실시예에 있어서, 상기 제2형 도프트 반도체층은 제2 클래딩층 및 제2 콘택층을 포함한다. 상기 제2 클래딩층은 상기 발광층 상에 배치되고, 상기 제2 콘택층은 상기 제2 클래딩층 상에 배치된다.
본 발명의 일 실시예에 있어서, 상기 마이크로-거침 층은 상기 제2 클래딩층과 상기 제2 콘택층 사이에 배치된다.
본 발명의 일 실시예에 있어서, 상기 마이크로-거침 층은 실리콘 질화층(silicon nitride layer) 또는 마그네슘 질화층(magnesium nitride layer)을 포함하고, 상기 실리콘 질화층 또는 상기 마그네슘 질화층은 각각 복수개의 불규칙하게 분포된 마스크 패턴들을 포함한다.
본 발명의 일 실시예에 있어서, 상기 마이크로-거침 층은 복수개의 실리콘 질화층들 및 복수개의 인디움 갈륨 질화(indium gallium nitride; InGaN)층들을 포함하고, 상기 실리콘 질화층들 및 상기 InGaN 층들은 서로 적층된다. 덧붙여, 상기 마이크로-거침 층은 복수개의 마그네슘 질화층들과 복수개의 인디움 갈륨 질화(InGaN)층들을 또한 포함할 수 있고, 상기 마그네슘 질화층들 및 상기 InGaN 층들은 서로 적층된다.
본 발명의 일 실시예에 있어서, 상기 마이크로-거침 층은 복수개의 실리콘 질화층들 및 복수개의 알루미늄 인디움 갈륨 질화(aluminum indium gallium nitride; AlInGaN)층들을 포함하고, 상기 실리콘 질화층들 및 상기 AlInGaN 층들은 서로 적층된다. 덧붙여, 상기 마이크로-거침 층은 복수개의 마그네슘 질화층들 및 복수개의 알루미늄 인디움 갈륨 질화(AlInGaN)층들을 또한 포함할 수 있고, 상기 마그네슘 질화층들 및 상기 AlInGaN 층들은 서로 적층된다.
여기서 구현되고 넓게 설명되는 바와 같이, 본 발명은 기판, 반도체층, 제1 전극과 제2 전극, 및 마이크로-거침 층을 포함하는 LED 칩을 제공한다. 상기 제1 전극과 상기 제2 전극은 상기 반도체층 상에 위치하되, 상기 제1 전극은 상기 제2 전극으로부터 전기적으로 절연된다. 상기 마이크로-거침 층은 상기 반도체층과 상기 기판 사이 또는 상기 반도체층의 상부면 상에 배치된다.
본 발명의 일 실시예에 있어서, 상기 마이크로-거침 층은 실리콘 질화층 또는 마그네슘 질화층을 포함하고, 상기 실리콘 질화층 또는 상기 마그네슘 질화층은 각각 복수개의 불규칙하게 분포된 마스크 패턴들을 포함한다.
본 발명의 일 실시예에 있어서, 상기 마이크로-거침 층은 복수개의 실리콘 질화층들 및 복수개의 인디움 갈륨 질화(indium gallium nitride; InGaN)층들을 포함하고, 상기 실리콘 질화층들 및 상기 InGaN 층들은 서로 적층된다. 덧붙여, 상기 마이크로-거침 층은 복수개의 마그네슘 질화층들과 복수개의 인디움 갈륨 질화(InGaN)층들을 또한 포함할 수 있고, 상기 마그네슘 질화층들 및 상기 InGaN 층들은 서로 적층된다.
본 발명의 일 실시예에 있어서, 상기 마이크로-거침 층은 복수개의 실리콘 질화층들 및 복수개의 알루미늄 인디움 갈륨 질화(aluminum indium gallium nitride; AlInGaN)층들을 포함하고, 상기 실리콘 질화층들 및 상기 AlInGaN 층들은 서로 적층된다. 덧붙여, 상기 마이크로-거침 층은 복수개의 마그네슘 질화층들 및 복수개의 알루미늄 인디움 갈륨 질화(AlInGaN)층들을 또한 포함할 수 있고, 상기 마그네슘 질화층들 및 상기 AlInGaN 층들은 서로 적층된다.
요약하면, 본 발명의 LED 칩에 채택된 상기 마이크로-거침 층은 광자에 대한 전반사를 경감시킬 수 있다. 따라서 외부 양자 효율이 강화되고 이에 따라 상기 LED 칩은 더 양호한 광 효율을 갖는다.
첨부된 도면들이 본 발명을 더 잘 이해할 수 있도록 제공되고, 본 명세서에 포함되어 그 일부를 구성한다. 도면들은 본 발명의 실시예들을 도시하고, 상세한 설명과 함께 본 발명의 원리들을 설명하는데 기여한다.
(제1 실시예)
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 두개의 LED 칩들의 개략적인 단면도들이다. 도 1a 및 도 1b를 참조하면, 본 실시예의 LED 칩들(100 및 100') 각각은 기판(110), 반도체층(120), 마이크로-거침 층(130), 제1 전극(140) 및 제2 전극(150)을 포함한다. 반도체층(120)은 기판(110) 상에 배치되고, 마이크로-거침 층(130)은 반도체층(120) 상에 배치된다. 제1 전극(140) 및 제2 전극(150)은 반도체층(120) 상에 배치되되, 상기 제1 전극(140)이 상기 제2 전극(150)으로부터 전기적으로 절연된다. 제1 전극(140) 및 제2 전극(150)으로부터 순방향 전류가 반도체층(120)에 인가됨에 따라, 광자들이 반도체층(120) 내에서 생성된다. 마이크로-거침 층(130)이 광자들에 대한 전반사를 경감시키는데 기여한다. 따라서 광자들은 LED 칩들(100 또는 100')로부터 쉽게 탈출할 수 있으며, 이에 따라 LED 칩들(100 및 100')은 더 양호한 광 효율을 갖는다.
상술된 마이크로-거침 층(130)은 예컨대, 실리콘 질화층(132)을 포함하고 그 표면은 거칠게 형성된다. 실리콘 질화층(132)의 물질은 실리콘 질화물(SiaNb, 0<a,b<1)을 포함한다. 상기 실리콘 질화층(132)의 바람직한 두께는 2Å~50Å 사이이고, 그것의 바람직한 성장 온도는 600℃~1100℃ 사이이다. 본 발명에서 상기 마이크로-거침 층(130)은 단일의 실리콘 질화층(132)에 제한되지 않는다. 마이크로-거침 층(130)의 다른 조합들이 첨부된 도면들과 함께 이하에서 설명된다.
도 2a 및 도 2b는 각각 두개의 마이크로-거침 층들을 보여주는 부분 단면도이다. 도 2a를 참조하면, 마이크로-거침 층(130)은 복수개의 실리콘 질화층들(132) 과 복수개의 인디움 갈륨 질화층들(134)에 의해 형성되고, 상기 두 종류의 층들은 단주기 초격자(short period super lattice) 구조체의 형태로 서로 적층된다. 상기 실리콘 질화층(132)의 물질은 실리콘 질화물(SiaNb, 0<a,b<1)을 포함하고, 상기 인디움 갈륨 질화층(134)의 물질은 인디움 갈륨 질화물(InhGa1 - hN, 0<h<1)을 포함한다. 이에 더하여, 각 실리콘 질화층(132) 및 각 인디움 갈륨 질화층(134)의 바람직한 두께는 2Å~20Å 사이이고, 이들의 바람직한 성장 온도는 600℃~1100℃ 사이이다. 각 실리콘 질화층(132)의 화합물 조성들, 즉 위에 언급된 화학식에서 'a' 및 'b'는 동일할 필요가 없으며, 각 인디움 갈륨 질화층(134)의 화합물 조성들(위에서 언급된 화학식에서 'h')은 동일할 필요가 없다. 상기 마이크로-거침 층(130)의 바람직한 전체 두게는 200Å을 초과하지 않는다. 상기 실리콘 질화층(132)은 마그네슘 질화층 또는 다른 유사한 물질층들로 대체될 수 있다.
도 2b를 참조하면, 상기 마이크로-거침 층(130)은, 언급된 바와 같이, 복수개의 실리콘 질화층들(132)과 복수개의 알루미늄 인디움 갈륨 질화층들(136)에 의해 형성되고, 상기 두 종류의 층들이 단주기 및 초격자 구조체 형태로 서로 적층된다. 상기 실리콘 질화층(132)의 물질은 실리콘 질화물(SiaNb, 0<a,b<1)을 포함하고, 상기 알루미늄 인디움 갈륨 질화층(136)의 물질은 알루미늄 인디움 갈륨 질화물(AlmInnGa1-m-nN, 0<m,n≤1, m+n<1)을 포함한다. 이에 더하여, 각 실리콘 질화층(132) 및 각 알루미늄 인디움 갈륨 질화층(136)의 바람직한 두께는 2Å~20Å 사이이고, 이들의 바람직한 성장 온도는 600℃~1100℃ 사이이다. 각 실리콘 질화층(132)의 화 합물 조성들, 즉 위에 언급된 화학식에서 'a' 및 'b'는 동일할 필요가 없으며, 각 알루미늄 인디움 갈륨 질화층(134)의 화합물 조성들(위에서 언급된 화학식에서 'm' 및 'n')은 동일할 필요가 없다. 상기 마이크로-거침 층(130)의 바람직한 전체 두게는 200Å을 초과하지 않는다. 상기 실리콘 질화층(132)은 마그네슘 질화층 또는 다른 유사한 물질층들로 대체될 수 있다.
상술된 실시예들에 있어서, 상기 마이크로-거침 층(130)은 각각 두개의 다른 물질들로 형성되고 서로 적층된 복수개의 박막 층들을 포함한다. 그러나, 본 발명은 상기 마이크로-거침 층(130)이 두개의 다른 물질를로 구성되도록 제한하지 않으며, 박막 층들의 물질들은 실리콘 질화물, 마그네슘 질화물, 인디움 갈륨 질화물 또는 알루미늄 인디움 갈륨 질화물에 제한되지 않는다. 실제로, 예를 들면, 본 발명은 셋 이상의 다른 물질들(예컨대, 실리콘 질화물, 마그네슘 질화물, 인디움 갈륨 질화물, 알루미늄 인디움 갈륨 질화물 등)로 이루어진 복수개의 서로 적층된 박막 층들을 사용하여, 단주기 및 초격자의 구조를 갖는 마이크로-거침 층을 형성할 수 있다. 이에 더하여, 상기 마이크로-거침 층(130)은 반드시 상기 박막 층들을 서로 적층함으로써 형성되는 것은 아니다. 다음에, 상기 마이크로-거침 층(130)을 형성하는 다른 방식들이 첨부된 도면과 함께 설명된다.
도 3은 LED 칩의 부분 확대 단면도이다. 도 3을 참조하면, 상기 마이크로-거침 층(130)을 형성하기 위해, 우선 실리콘 질화층(132)이 반도체층(120) 상에 형성되되, 상기 실리콘 질화층(132)은 복수개의 불규칙하게 분포된 마스크 패턴들을 갖 는다. 상기 실리콘 질화층(132)의 물질은 실리콘 질화물(SiaNb, 0<a,b<1), 또한 마그네슘 질화물(MgcNd, 0<c,d<1) 또는 실리콘 및 마그네슘이 고농도로 도핑된 알루미늄 인디움 갈륨 질화물(AlsIntGa1 -s-tN, 0<s,t≤1, s+t<1)을 포함한다. 게다가, 상기 실리콘 질화층(132)의 상기 불규칙하게 분포된 마스크 패턴들(마그테슘 질화물 또는 실리콘 및 마그네슘이 고농도 도핑된 알루미늄 인디움 갈륨 질화물에 대해서도 동일)이 예컨대, 금속 유기 화학 기상 증착(MOCVD)에 의해 형성된다. 각 실리콘 질화층(132)의 바람직한 두께는 5Å~100Å 사이이고, 바람직한 성장 온도는 600℃~1100℃ 사이이다. 다음, 거친 콘택층(rough-contact layer, 138)이 상기 불규칙하게 분포된 마스크 패턴들로부터 위로 형성된다. 여기서, 거친 콘택층(138)의 물질은 알루미늄 인디움 갈륨 질화물(AluInvGa1 -u- vN, 0<u,v≤1, u+v<1)을 포함하고, 그것의 바람직한 두께는 500Å~10000Å 사이이고, 바람직한 성장 온도는 800℃~1100℃ 사이이다. 거친 콘택층(138)은 상기 실리콘 질화층(132) 상에서 직접 성장되지 않고, 상기 실리콘 질화층(132)은 넘는 어느 높이에 이를 때까지 상기 실리콘 질화층(132)에 의해 노출된 반도체층(120)의 상부면 상에서 성장된다. 마이크로-거침 층(130)이 형성된 후, 반도체층(120)이 계속해서 형성되어 전체 LED 칩을 완성한다.
LED 칩 반도체층의 상세한 구조 및 마이크로-거침 층에 대한 상대적인 위치가 이하에서 설명된다.
도 4a 내지 도 4e는 각각 본 발명에 따른 복수개의 LED 칩들을 보여주는 단면도들이다. 도 4a 내지 도 4e를 참조하면, 여기서 상기 LED 칩들(100a, 100b, 100c, 100d 및 100e)의 반도체층들(120)은 제1형 도프트 반도체층(122), 발광층(124) 및 제2형 도프트 반도체층(126)을 더 포함하는 것을 제외하고, 상술된 LED 칩들(100 및 100', 도 1a 및 도 1b에 도시됨)과 유사하다. 제1형 도프트 반도체층(122)은 기판(110) 상에 배치되고, 발광층(124)은 제1 도프트 반도체층(122)의 일 영역 상에 배치되고, 제2형 도프트 반도체층(126)은 상기 발광층(124) 상에 배치된다. 제1 전극(140)은 제1형 도프트 반도체층(122)에 전기적으로 연결되고, 제2 전극은 제2형 도프트 반도체층(126)에 전기적으로 연결된다.
더욱이, 도 4a에서 상기 마이크로-거침 층(130)은 제1형 도프트 반도체층(122) 내에 존재하고; 도 4b에서 상기 마이크로-거침 층(130)은 제1형 도프트 반도체층(122)과 발광층(124) 사이에 존재하고; 도 4c에서 상기 마이크로-거침 층(130)은 발광층(124) 내에 존재하고; 도 4d에서 상기 마이크로-거침 층(130)은 발광층(124)과 제2형 도프트 반도체층(126) 사이에 존재하고; 도 4e에서 상기 마이크로-거침 층(130)은 제2형 도프트 반도체층(122) 내에 존재한다.
도 5a 내지 도 5c는 각각 본 발명에 따른 복수개의 LED 칩들을 보여주는 단면도들이다. 도 5a 및 도 5b를 참조하면, 여기서 LED 칩들(100f 및 100g)은, 상기 LED 칩들(100f 및 100g)의 제1형 도프트 반도체층들(122)이 각각 버퍼층(122a), 제1 콘택층(122b) 및 제1 클래딩층(122c)을 더 포함하는 것을 제외하고, 상술된 LED 칩(100a, 도 4a에 도시됨)과 유사하다. 버퍼층(122a)은 기판(110) 상에 배치되고, 제1 콘택층(122b)은 버퍼층(122a) 상에 배치되고, 제1 클래딩층(122c)은 제1 콘택 층(122b) 상에 배치된다.
이에 더하여, 도 5a에서 상기 마이크로-거침 층(130)은 버퍼층(122a)과 제1 콘택층(122b) 사이에 존재하고, 도 5b에서 상기 마이크로-거침 층(130)은 제1 콘택층(122b)과 제1 클래딩층(122c) 사이에 존재한다.
도 5c를 참조하면, 여기서 LED 칩(100h)은, 상기 LED 칩(100h)의 제2형 도프트 반도체층(126)이 제2 클래딩층(126a) 및 제2 콘택층(126b)을 더 포함하는 것을 제외하고, 상술된 LED 칩(100e, 도 4e에 도시됨)과 유사하다. 제2 클래딩층(126a)은 발광층(124) 상에 배치되고, 제2 콘택층(126b)은 제2 클래딩층(126a) 상에 배치된다. 게다가, 상기 마이크로-거침 층(130)은 제2 클래딩층(126a)과 제2 콘택층(126b) 사이에 존재한다.
상술된 모든 LED 칩들에 있어서, 순방향 전류가 제1 전극 및 제2 전극으로부터 반도체층(120) 내로 주입됨에 따라, 전자와 홀이 재결합을 위해 제1형 도프트 반도체층(122) 및 제2형 도프트 반도체층(126)을 통해 발광층(124) 내로 전달되고, 그 후 광자 형태로 에너지를 방출한다. 마이크로-거침 층(130)이 반도체층(120) 내에 배치되기 때문에, 반도체층(120) 내에서 전반사에 기인하여 앞뒤로 이동하는 광자들이 감소되고, 그 결과 광자들이 상기 LED 칩을 더 쉽게 탈출할 수 있다.
상술된 LED 칩들에 있어서, 기판, 물질 및 각 박막 층의 형태들이 이하에서 설명된다.
기판(110) 물질은 사파이어(Al2O3), 탄화 규소(6H-SiC 또는 4H-SiC), 실리콘 (Si), 산화아연(ZnO), 갈륨비소(GaAs), 스피넬(MgAl2O4) 또는 질화 반도체의 격자 상수에 가까운 격자 상수를 구비하는 다른 단결정 산화물을 포함한다. 기판(110)의 물질 구조 조직은 예컨대, C-평면(C-plane), E-평면(E-plane) 또는 A-평면(A-plane)이다.
제1형 도프트 반도체층(122)은 제2형 도프트 반도체층(126)과 다른 도핑 유형을 갖는다. 본 실시예에 있어서, 제1형 도프트 반도체층(122)은 예컨대, N-형 반도체층이고, 제2형 도프트 반도체층(126)은 따라서 P-형 반도체층이다. 또한, 제1형 도프트 반도체층(122)과 제2형 도프트 반도체층(126)에 대해 앞서 언급된 다른 도핑 유형들은 서로 바뀔 수 있다. 이에 더하여, 발광층(124)은 인디움 갈륨 질화물(InaGa1-aN)로 형성될 수 있고, 갈륨에 대한 인디움의 함량비를 다르게 하여 다른 파장들을 갖는 광을 방출할 수 있다.
상술된 버퍼층(122a)은 예컨대, 알루미늄 갈륨 인디움 질화물(AlaGabIn1 -a- bN, 0≤a,b<1, a+b≤1)로 형성된다. 제1 콘택층(122b)은 N-형 콘택층일 수 있고, 제1 클래딩층(122c)은 N-형 클래딩층일 수 있다. 제2 콘택층(126b)은 P-형 콘택층일 수 있고, 제2 클래딩층(126a)은 P-형 클래딩층일 수 있다. 상기 N-형 콘택층, N-형 클래딩층, P-형 콘택층 및 P-형 클래딩층은 예컨대, 갈륨 질화물 계열의 물질로 형성되고, 이들의 특성은 다른 도펀트들 및 도핑 이온 농도를 조건으로 함으로써 조정될 수 있다.
상술된 제1 전극(140)은 예컨대, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 코발 트(Co), 몰리브덴(Mo), 베릴륨(Be), 금(Au), 티탄(Ti), 크롬(Cr) 주석(Sn), 탄탈(Ta), 티탄 질화물(TiN), 티탄 텅스텐 질화물(TiWNa), 텅스텐 규화물(WSia) 또는 다른 유사한 물질들로 형성된다. 상기 제1 전극(140)은 금속 또는 합금의 단일층 또는 다중층으로 형성된다. 제2 전극(150)은 예컨대, 니켈(Ni), 백금(Pt), 코발트(Co), 팔라듐(Pd), 베릴륨(Be), 금(Au), 티탄(Ti), 크롬(Cr), 주석(Sn), 탄탈(Ta), 티탄 질화물(TiN), 티탄 텅스텐 질화물(TiWNa), 텅스텐 규화물(WSia) 또는 다른 유사한 물질들로 형성된다. 상기 제2 전극(150)은 금속 또는 합금의 단일층 또는 다중층으로 형성된다.
(제2 실시예)
도 6a 및 도 6b는 각각 본 발명의 제2 실시예에 따른 두개의 LED 칩들을 보여주는 단면도들이다. 도 6a를 참조하면, 여기서 LED 칩(200a)은, 상기 LED 칩(200a)의 마이크로-거침 층(130)이 반도체층(120)과 기판(110) 사이에 배치된 것을 제외하고, 상술된 LED 칩들(100 및 100', 도 1a 및 도 1b에 도시됨)과 유사하다. 도 6b를 참조하면, 여기서 LED 칩(200b)은, 상기 LED 칩(200b)의 마이크로-거침 층(130)이 반도체층(120)의 상부면 상에 배치된 것을 제외하고, 상술된 LED 칩들(100 및 100', 도 1a 및 도 1b에 도시됨)과 유사하다.
상술된 LED 칩들(200a 및 200b)에 있어서, 마이크로-거침 층(130)은 각각 반도체층(120)과 기판(110) 사이, 및 반도체층(120)과 상기 반도체층(120)의 상부면 바깥의 대기(도시하지 않음) 사이에 배치된다. 그러므로 상기 마이크로-거침 층 (130)은 반도체층(120)과 기판(110) 사이 및 반도체층(120)과 외부 대기 사이의 두개의 계면들 상에서 각각 전반사를 감소시킬 수 있으며, LED 칩들(200a 및 200b)의 광 효율을 더욱 강화할 수 있다. LED 칩(200b)에서 마이크로-거침 층(130)의 작은 밴드갭(band-gap)에 기인하여, 제2 전극(150)과 마이크로-거침 층(130) 사이의 저항이 종래의 제2 전극(150)과 반도체층(120, 마이크로-거침 층(130)이 없음) 사이의 저항보다 더 작고, 그 결과 오믹 콘택이 더 쉽게 형성될 수 있다.
상술된 본 발명의 모든 LED 칩들에 있어서, 투명 도전층(도시하지 않음)이 더 포함될 수 있으며, 상기 투명 도전층은 반도체층(120) 상에 배치되고 제2 전극(150)에 전기적으로 연결된다. 상기 투명 도전층은 금속 도전층 또는 투명 산화층일 수 있다. 금속 도전층의 물질은 예컨대, 니켈(Ni), 백금(Pt), 코발트(Co), 팔라듐(Pd), 베릴륨(Be), 금(Au), 티탄(Ti), 크롬(Cr), 주석(Sn), 탄탈(Ta) 또는 다른 유사한 물질들이다. 상기 금속 도전층은 금속 또는 합금의 단일층 도는 다중층으로 형성된다. 투명 산화층의 물질은 예컨대, 인디움 틴 산화물(ITO), CTO, ZnO:Al, ZnGa2O4, SnO2:Sb, Ga2O3:Sn, AgInO2:Sn, In2O3:Zn, CuAlO2, LaCuOS, NiO, CuGaO2 또는 SrCu2O2 이고, 상기 투명 산화층은 박막의 단일층 또는 다중층으로 형성된다.
(제3 실시예)
상술된 모든 LED 칩들에 있어서, 마이크로-거침 층(130)은 LED 칩들 내에서 다른 위치들에 배치되나, 본 발명은 마이크로-거침 층(130)의 양을 제한하지 않는다. 예를 들면, 두개의 마이크로-거침 층(130)이 제1형 도프트 반도체층(122)과 상 기 발광층 사이, 및 발광층(124)과 제2형 도프트 반도체층(126) 사이에 각각 동시에 배치될 수 있으며(도 4b 및 도 4d를 참조하여), 그 결과 발광층(124)에서 방출되어 전반사에 의해 앞뒤로 이동하는 광자들이 상당히 감소될 수 있다. 더욱이, 상기 마이크로-거침 층(130)은 상기 LED 칩들 내에서 가능한 어떠한 위치에도 배치될 수 있다. 그 결과, 본 발명의 LED 칩들은 더 양호한 광 효율을 가질 수 있다.
도 7은 종래의 LED 칩과 본 발명의 LED 칩 사이의 밝기 대 입력 전류의 데이터 비교 챠트이다. 여기서, 종래의 LED 칩은 마이크로-거침 층을 포함하지 않으나, 본 실시예의 LED 칩은 서로 적층된 복수개의 실리콘 질화층들 및 복수개의 인디움 갈륨 질화층들(In0.2Ga0.8N)로 형성된 마이크로-거침 층을 포함하고, 상기 마이크로-거침 층은 단주기 및 초격자의 구조를 갖는다. 도 7을 참조하면, 자명하게도 본 발명의 LED 칩의 광 효율은 종래의 LED 칩의 광 효율보다 더 좋다. 달리 말해서, 배치된 상기 마이크로-거침 층이 LED 칩의 광 효율을 강화할 수 있음이 증명된다.
요약하자면, 본 발명의 LED 칩에 있어서, 마이크로-거침 층을 구비하여, 상기 LED 칩의 광 효율이 결과적으로 강화된다.
본 발명의 범위 또는 사상을 벗어나지 않으면서 본 발명의 구조체에 다양한 변형 및 변경이 수행될 수 있다는 것은 당업자에게 분명할 것이다. 앞선 설명의 관점에서, 상세한 설명 및 예들은 단지 예로써 고려되며, 본 발명의 진정한 범위 및 사상은 다음의 청구범위 및 그 균등범위에 의해 지시되는 것으로 의도된다.
본 발명의 실시예들에 따르면, 마이크로-거침 층을 채택하여 광자에 대한 전반사를 경감시키고 외부 양자 효율을 강화할 수 있어, 더 양호한 광 효율을 갖는 LED 칩을 제공할 수 있다.

Claims (22)

  1. 기판;
    상기 기판 상에 배치된 반도체층;
    상기 반도체층 내에 배치되고, 실리콘 질화층 또는 마그네슘 질화층을 포함하여 이루어지는 마이크로-거침 층;
    상기 반도체층 상에 배치된 제1 전극; 및
    상기 반도체층 상에 배치된 제2 전극을 포함하고, 상기 제1 전극은 상기 제2 전극으로부터 전기적으로 절연된 발광 다이오드 칩.
  2. 청구항 1에 있어서, 상기 반도체층은
    상기 기판 상에 배치된 제1형 도프트 반도체층;
    상기 제1형 도프트 반도체층의 일 영역 상에 배치된 발광층; 및
    상기 발광층 상에 배치된 제2형 도프트 반도체층을 포함하고,
    상기 제1 전극은 상기 제1형 도프트 반도체층에 전기적으로 연결되고, 상기 제2 전극은 상기 제2형 도프트 반도체층에 전기적으로 연결된 발광 다이오드 칩.
  3. 청구항 2에 있어서,
    상기 마이크로-거침 층은 상기 제1형 도프트 반도체층 내에 배치된 발광 다이오드 칩.
  4. 청구항 2에 있어서, 상기 마이크로-거침 층은 제1형 도프트 반도체층과 상기 발광층 사이에 배치된 발광 다이오드 칩.
  5. 청구항 2에 있어서, 상기 마이크로-거침 층은 상기 발광층 내에 배치된 발광 다이오드 칩.
  6. 청구항 2에 있어서, 상기 마이크로-거침 층은 상기 발광층과 상기 제2형 도프트 반도체층 사이에 배치된 발광 다이오드 칩.
  7. 청구항 2에 있어서, 상기 마이크로-거침 층은 상기 제2형 도프트 반도체층 내에 배치된 발광 다이오드 칩.
  8. 청구항 2에 있어서, 상기 제1형 도프트 반도체층은 N-형 반도체층이고, 상기 제2형 도프트 반도체층은 P-형 반도체층인 발광 다이오드 칩.
  9. 청구항 2에 있어서, 상기 제1형 도프트 반도체층은
    상기 기판 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치된 제1 콘택층; 및
    상기 제1 콘택층 상에 배치된 제1 클래딩층을 포함하는 발광 다이오드 칩.
  10. 청구항 9에 있어서, 상기 마이크로-거침 층은 상기 버퍼층과 상기 제1 콘택층 사이에 배치된 발광 다이오드 칩.
  11. 청구항 9에 있어서, 상기 마이크로-거침 층은 상기 제1 콘택층과 상기 제1 클래딩층 사이에 배치된 발광 다이오드 칩.
  12. 청구항 2에 있어서, 상기 제2형 도프트 반도체층은
    상기 발광층 상에 배치된 제2 클래딩층; 및
    상기 제2 클래딩층 상에 배치된 제2 콘택층을 포함하는 발광 다이오드 칩.
  13. 청구항 12에 있어서, 상기 마이크로-거침 층은 상기 제2 클래딩층과 상기 제2 콘택층 사이에 배치된 발광 다이오드 칩.
  14. 삭제
  15. 청구항 1에 있어서, 상기 실리콘 질화층 또는 마그네슘 질화층은 복수개의 불규칙하게 분포된 마스크 패턴들을 포함하는 발광 다이오드 칩.
  16. 청구항 1에 있어서, 상기 마이크로-거침 층은
    복수개의 실리콘 질화층들 또는 마그네슘 질화층들; 및
    복수개의 인디움 갈륨 질화층들을 포함하고,
    상기 실리콘 질화층들 및 상기 인디움 갈륨 질화층들이 서로 적층되거나, 또는 상기 마스네슘 질화층들 및 상기 인디움 갈륨 질화층들이 서로 적층된 발광 다이오드 칩.
  17. 청구항 1에 있어서, 상기 마이크로-거침 층은
    복수개의 실리콘 질화층들 또는 마그네슘 질화층들; 및
    복수개의 알루미늄 인디움 갈륨 질화층들을 포함하고,
    상기 실리콘 질화층들 및 상기 알루미늄 인디움 갈륨 질화층들이 서로 적층되거나, 상기 마그네슘 질화층들 및 상기 알루미늄 인디움 갈륨 질화층들이 서로 적층된 발광 다이오드 칩.
  18. 기판;
    상기 기판 상에 배치된 반도체층;
    상기 반도체층 상에 배치된 제1 전극;
    상기 반도체층 상에 배치되고 상기 제1 전극이 전기적으로 절연된 제2 전극; 및
    상기 반도체층과 상기 기판 사이에 배치되거나 상기 반도체층의 상부면 상에 배치되고, 실리콘 질화층 또는 마그네슘 질화층을 포함하여 이루어지는 마이크로-거침 층을 구비하는 발광 다이오드 칩.
  19. 삭제
  20. 청구항 18에 있어서, 상기 실리콘 질화층 또는 상기 마그네슘 질화층은 복수개의 불규칙적으로 분포된 마스크 패턴들을 포함하는 발광 다이오드 칩.
  21. 청구항 18에 있어서, 상기 마이크로-거침 층은
    복수개의 실리콘 질화층들 또는 마그네슘 질화층들; 및
    복수개의 인디움 갈륨 질화층들을 포함하고,
    상기 실리콘 질화층들 및 상기 인디움 갈륨 질화층들이 서로 적층되거나, 상기 마그네슘 질화층들 및 상기 인디움 갈륨 질화층들이 서로 적층된 발광 다이오드 칩.
  22. 청구항 18에 있어서, 상기 마이크로-거침 층은
    복수개의 실리콘 질화층들 또는 마그네슘 질화층들; 및
    복수개의 알루미늄 인디움 갈륨 질화층들을 포함하고,
    상기 실리콘 질화층들 및 상기 알루미늄 인디움 갈륨 질화층들이 서로 적층되거나, 상기 마그네슘 질화층들 및 상기 알루미늄 인디움 갈륨 질화층들이 서로 적층된 발광 다이오드 칩.
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